JPH09198875A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電流で高速動作するＳＤＲＡＭを実現
する。 【解決手段】 クロックバッファ回路（１）からの第１
の内部クロック信号（ｉｎｔＣＬＫ０）に従って外部ク
ロックイネーブル信号（ｅｘｔＣＫＥ）を取込み、入力
バッファイネーブル信号を生成して入力バッファ回路
（３０）へ与える。入力バッファ回路３０は、この入力
バッファイネーブル信号（ｉｎｔＺＣＫＥ０）に従って
その電流経路が遮断される。内部クロック信号の立上が
りに同期して入力バッファイネーブル信号の状態を変化
させているため、外部信号のセットアップ時間を十分確
保して、入力バッファ回路の消費電流を低減することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部から与えら
れるクロック信号に同期して動作するクロック同期型半
導体記憶装置に関し、特に、クロック同期型半導体記憶
装置の外部信号を受ける入力バッファの構成に関する。

【０００２】

【従来の技術】マイクロプロセッサとメモリとの動作速
度の差を解消するために、さまざまな高速アクセス可能
なメモリＬＳＩ（大規模集積回路）が提案されている。
これらのメモリＬＳＩは、いずれも、外部クロック信号
に同期してデータの入出力を行なうことにより、実効的
なデータ転送速度を速くすることを特徴としている。こ
のような外部クロック信号に同期して動作する同期型メ
モリの１つに、シンクロナスＤＲＡＭ（以下、ＳＤＲＡ
Ｍと称す）がある。このＳＤＲＡＭは、メモリセルが、
通常、１キャパシタ／１トランジスタ型のダイナミック
型メモリセルで構成される。

【０００３】図１３は、従来のＳＤＲＡＭの外部ピン端
子の配置の一例を示す図である。図１３において、矩形
型のパッケージ（ＴＳＯＰ：thin small outline packa
ge）の長辺方向に沿った両側に外部ピン端子が配置され
る。このパッケージの長辺方向両端に、電源電圧Ｖｄｄ
を受けるピン端子Ｐ１およびＰ２３ならびに接地電圧Ｖ
ｓｓを受けるピン端子Ｐ２およびＰ２４が配置される。
電源ピン端子Ｐ１および接地ピン端子Ｐ２に隣接して、
データ入出力を行なうためのピン端子Ｐ３、Ｐ４…Ｐ７
およびＰ８が配置される。これらのデータ入出力ピン端
子Ｐ３，Ｐ４，Ｐ７およびＰ８の間に、データ入出力を
行なうバッファ回路に利用される接地電圧ＶｓｓＱおよ
び電源電圧ＶｄｄＱをそれぞれ供給するピン端子Ｐ５，
Ｐ６，Ｐ９およびＰ１０が配置される。

【０００４】パッケージ中央部付近に、外部からの制御
信号を受けるピン端子Ｐ１１〜Ｐ１７が配置される。ピ
ン端子Ｐ１１へは、ライトイネーブル信号ＺＷＥが与え
られる。ピン端子Ｐ１３へは、コラムアドレスストロー
ブ信号ＺＣＡＳが与えられる。ピン端子Ｐ１５へは、ロ
ウアドレスストローブ信号ＺＲＡＳが与えられる。ピン
端子Ｐ１７へは、チップセレクト信号ＺＣＳが与えられ
る。ピン端子Ｐ１２へは、後に説明する入力バッファに
おける外部信号のハイレベルおよびローレベルの判定基
準となる基準電位Ｖｒｅｆが与えられる。この基準電位
Ｖｒｅｆは、また内部回路において他の形態で利用され
てもよい。

【０００５】ピン端子Ｐ１４へは、このＳＤＲＡＭの動
作タイミングを規定する外部クロック信号ＣＬＫが与え
られる。ピン端子Ｐ１６へは、この外部クロック信号Ｃ
ＬＫの有効／無効を規定するクロックイネーブル信号Ｃ
ＫＥが与えられる。ピン端子Ｐ１８へは、何ら外部信号
は与えられず、ノーコネクション（ＮＣ）状態とされ
る。パッケージの下部のピン端子Ｐ１９，Ｐ２０〜Ｐ２
１およびＰ２２へは、外部からのアドレス信号Ａｄが与
えられる。

【０００６】標準のＤＲＡＭと異なり、ＳＤＲＡＭにお
いては、クロック信号ＣＬＫの立上がり時における外部
制御信号ＺＷＥ、ＺＣＡＳ、ＺＲＡＳ、ＺＣＳの状態に
より、実行される内部動作が規定される。その動作態様
について、次に図１４を参照して説明する。図１４
（ａ）に示すように、クロック信号ＣＬＫの立上がりエ
ッジにおいて、チップセレクト信号ＺＣＳおよびロウア
ドレスストローブ信号ＺＲＡＳをＬレベルに設定しかつ
コラムアドレスストローブ信号ＺＣＡＳおよびライトイ
ネーブル信号ＺＷＥをＨレベルに指定すると、アクティ
ブコマンドが与えられ、このＳＤＲＡＭの内部動作が活
性化される。すなわち、このアクティブコマンドに従っ
て、ＳＤＲＡＭにおいて、アドレス信号Ｘが取込まれ、
このアドレス信号Ｘに従ってメモリセル選択動作が開始
される。

【０００７】図１４（ｂ）に示すように、クロック信号
ＣＬＫの立上がりエッジにおいて、チップセレクト信号
ＺＣＳおよびコラムアドレスストローブ信号ＺＣＡＳを
Ｌレベルに設定しかつロウアドレスストローブ信号ＺＲ
ＡＳおよびライトイネーブル信号ＺＷＥをＨレベルに設
定すると、リードコマンドが与えられ、データ読出モー
ドが指定される。このリードコマンドが与えられると、
アドレス信号Ｙが取込まれ、ＳＤＲＡＭにおいては、こ
のアドレス信号Ｙに従ってメモリセルの列選択動作が行
なわれ、選択された行および列のメモリセルのデータＱ
が出力される。通常、このリードコマンドが与えられて
から、「ＺＣＡＳレイテンシー」と呼ばれるクロックサ
イクル期間が経過した後に、有効データＱが出力され
る。図１４（ｂ）においては、ＺＣＡＳレイテンシーが
１の場合の状態を示す。

【０００８】図１４（ｃ）に示すように、クロック信号
ＣＬＫの立上がりエッジにおいて、チップセレクト信号
ＺＣＳ、コラムアドレスストローブ信号ＺＣＡＳ、およ
びライトイネーブル信号ＺＷＥをＬレベルに設定し、ロ
ウアドレスストローブ信号ＺＲＡＳをＨレベルに設定す
ると、ライトコマンドが与えられる。このライトコマン
ドが与えられると、ＳＤＲＡＭのデータ書込動作が指定
され、このライトコマンドが与えられたクロックサイク
ルにおけるデータＤがＳＤＲＡＭに取込まれてアドレス
信号Ｘ，Ｙにより指定された内部の選択メモリセルへ書
込まれる。

【０００９】図１４（ｄ）に示すように、クロック信号
ＣＬＫの立上がりエッジにおいて、チップセレクト信号
ＺＣＳ、ロウアドレスストローブ信号ＺＲＡＳおよびラ
イトイネーブル信号ＺＷＥをＬレベルに設定し、コラム
アドレスストローブ信号ＺＣＡＳをＨレベルに設定する
と、プリチャージコマンドが与えられる。このプリチャ
ージコマンドが与えられると、ＳＤＲＡＭは、内部がプ
リチャージ状態に復帰し、選択状態とされたメモリセル
がすべて非選択状態とされる。またＳＤＲＡＭの内部回
路はすべてプリチャージ状態（スタンバイ状態）に復帰
する。

【００１０】このクロック信号ＣＬＫの立上がりエッジ
に同期して外部信号、すなわち外部制御信号、アドレス
信号、および書込データを装置内部へ取込むことによ
り、外部信号のスキューなどによるタイミングマージン
を考慮する必要がなく、高速で内部動作を開始すること
ができ、高速アクセスが可能となる。また、データ入出
力をクロック信号ＣＬＫに同期して行なうため、データ
書込／読出を高速で行なうことができる。ここで、通常
ＳＤＲＡＭにおいては、リードコマンドまたはライトコ
マンドを与えると、その時に与えられたアドレス信号
（Ｙアドレス）に従ってバースト長と呼ばれる数のデー
タを連続して読出または書込をすることができる。

【００１１】図１５は、ＳＤＲＡＭの内部構成を概略的
に示すブロック図である。図１５において、ＳＤＲＡＭ
は、外部クロック信号ｅｘｔＣＬＫをバッファ処理する
クロックバッファ１と、外部クロックイネーブル信号ｅ
ｘｔＣＫＥをクロックバッファ１の出力信号に同期して
取込みラッチして内部クロックイネーブル信号ｉｎｔＣ
ＫＥを生成するＣＫＥバッファ回路２と、内部クロック
イネーブル信号ｉｎｔＣＫＥの活性化時活性状態とさ
れ、クロックバッファ１の出力信号に従って内部クロッ
ク信号ｉｎｔＣＬＫを生成する内部クロック発生回路４
を含む。内部クロック発生回路４は、この内部クロック
イネーブル信号ｉｎｔＣＫＥの非活性化時、すなわち外
部（内部）クロック信号の無効状態を示すときには、内
部クロック信号ｉｎｔＣＬＫをＬレベルに固定する。

【００１２】ＳＤＲＡＭは、さらに、内部クロック信号
ｉｎｔＣＬＫの立上がりに同期して、外部からの信号Ｚ
ＣＳ、ＺＲＡＳ、ＺＣＡＳ、およびＺＷＥを取込みかつ
ラッチして内部制御信号を生成する外部信号入力バッフ
ァ回路６と、この外部信号入力バッファ回路６からの内
部制御信号に従って指定された動作モードを指定する信
号を発生するコマンドデコーダ８と、コマンドデコーダ
８からの内部動作モード指定信号に従って必要とされる
内部制御信号を発生する内部制御信号発生回路１０を含
む。この内部制御信号発生回路１０は、また内部クロッ
ク信号ｉｎｔＣＬＫに同期して動作し、各種内部制御信
号をこの内部クロック信号ｉｎｔＣＬＫに従って活性／
非活性状態とする。

【００１３】ＳＤＲＡＭは、さらに、行列状に配列され
る複数のメモリセルＭＣを含むメモリセルアレイ１２
と、内部クロック信号ｉｎｔＣＬＫに同期して外部から
のアドレス信号ビットＡｄ０〜Ａｄｎを取込み内部アド
レス信号を生成するアドレスバッファ回路１４と、内部
制御信号発生回路１０からの内部制御信号に応答して活
性状態とされてアドレスバッファ回路１４からの内部行
アドレス信号Ｘをデコードし、メモリセルアレイ１２の
対応の行を選択する行選択系回路１６と、内部制御信号
発生回路１０からの内部制御信号に応答して活性状態と
されてアドレスバッファ回路１４からの内部列アドレス
信号Ｙに従ってメモリセルアレイ１２の列を選択する列
選択系回路１８と、内部制御信号発生回路１０の制御の
もとに、装置内部とデータの入出力を行なうデータ入出
力バッファ回路２０と、内部制御信号発生回路１０の制
御のもとに、メモリセルアレイ１２の選択されたメモリ
セルとデータ入出力バッファ回路２０との間でデータの
授受を行なう書込／読出回路２２を含む。メモリセルア
レイ１２においては、メモリセルの各行に対応してワー
ド線ＷＬが配置され、メモリセルＭＣの各列に対応して
ビット線対ＢＬＰが配置される。

【００１４】行選択系回路１６は、行アドレス信号Ｘを
デコードするＸデコーダ、Ｘデコーダの出力信号に従っ
て選択ワード線ＷＬを選択状態へ駆動するワード線ドラ
イバ、およびこの選択ワード線ＷＬに接続されるメモリ
セルＭＣのデータを検知、増幅およびラッチするセンス
アンプおよびセンスアンプの活性／非活性を制御する回
路を含む。列選択系回路１８は、ビット線対ＢＬＰそれ
ぞれに対応して設けられるＩＯゲート、および列アドレ
ス信号ＹをデコードするＹデコーダを含む。

【００１５】書込／読出回路２２は、それぞれデータ書
込用およびデータ読出用のための複数のレジスタを含
み、内部制御信号発生回路１０から与えられる書込／読
出指示信号に応答して内部クロック信号ｉｎｔＣＬＫに
同期して、データの書込／読出を実行する。上述のよう
に、ＳＤＲＡＭにおいて内部動作タイミングは、すべて
内部クロック信号ｉｎｔＣＬＫにより決定される。クロ
ックイネーブル信号ｉｎｔＣＫＥにより内部クロック信
号ｉｎｔＣＬＫをＬレベルに固定した場合、外部信号
（外部書込データ、アドレス信号ビットおよび外部制御
信号）の取込は行なわれず、また内部制御信号発生回路
１０は、先のクロックサイクルの状態を維持する。内部
信号の状態変化は生じず、したがって信号線の充放電は
行なわれず、消費電流が低減される。

【００１６】図１６は、この外部クロックイネーブル信
号ｅｘｔＣＫＥの作用を説明するための図である。図１
６（Ａ）に示すように、クロックサイクル０において、
外部クロックイネーブル信号ｅｘｔＣＫＥがＨレベルの
ときには、次のクロックサイクル１において外部クロッ
ク信号ｅｘｔＣＬＫに同期して内部クロック信号ｉｎｔ
ＣＬＫが生成される。クロックサイクル０における内部
クロック信号ｉｎｔＣＬＫの状態は前のクロックサイク
ルの信号ｅｘｔＣＫＥの状態により決定される。

【００１７】クロックサイクル１において、外部クロッ
ク信号ｅｘｔＣＬＫの立上がりエッジにおいて、外部ク
ロックイネーブル信号ｅｘｔＣＫＥをＬレベルに設定す
ると、次のクロックサイクル２において、内部クロック
ｉｎｔＣＬＫがＬレベルに固定される。すなわち、クロ
ックサイクル２において、内部クロック信号ｉｎｔＣＬ
Ｋの立上がりが禁止される。したがってこのクロックサ
イクル２において、ＳＤＲＡＭは、クロックサイクル１
と同じ状態を保持する。図１６（Ｂ）は、データ書込／
読出時における外部クロックイネーブル信号ｅｘｔＣＫ
Ｅの利用を説明するための図である。図１６（Ｂ）にお
いては、外部の制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳお
よびＺＷＥは、まとめてコマンドとして示す。

【００１８】クロックサイクル１において、外部クロッ
クイネーブル信号ｅｘｔＣＫＥをＨレベルとし、かつラ
イトコマンドを与えると、この外部クロック信号ｅｘｔ
ＣＬＫの立上がりエッジでデータＤ０が取込まれる。ク
ロックサイクル２において、外部クロックイネーブル信
号ｅｘｔＣＫＥをＬレベルに設定すると、クロックサイ
クル３における内部クロック信号の発生が停止される。
この状態においては、クロックサイクル２においてデー
タＤ１が取込まれて、またクロックサイクル３において
は、外部クロック信号ｅｘｔＣＬＫが立上がっても、内
部クロック信号が発生されていないため、データＤ２の
取込は行なわれない。したがって外部の制御装置である
ＣＰＵ（中央処理装置）は、次のクロックサイクルにお
いても同じデータＤ２を与える。これにより、クロック
サイクル４において、内部クロック信号が発生されてデ
ータＤ２の取込が行なわれ、次いでクロックサイクル５
においてデータＤ３の取込が実行される。ここで、図１
６（Ｂ）においては、バースト長は４に設定された場合
が一例として示される。ここで、バースト長とは、ライ
トコマンドまたはリードコマンドが与えられたとき、連
続して書込または読出すことのできるデータの数を示
す。したがって、データ書込時において、外部クロック
イネーブル信号ｅｘｔＣＫＥを１クロックサイクル期間
Ｌレベルとすることにより、データＤ２の有効状態を長
くして、データＤ３の書込タイミングを１クロックサイ
クル遅らせることができる。ＣＰＵが、書込データＤ３
を準備していない場合においても、このデータＤ３が生
成されるまで書込タイミングを遅らせることができる。

【００１９】この外部クロックイネーブル信号ｅｘｔＣ
ＫＥを利用することにより、外部クロック信号ｅｘｔＣ
ＬＫの立上がりエッジで、連続して書込データを与え、
クロックサイクル４においてデータＤ３を書込むべき場
合に、データＤ３が準備されていない場合においても、
このデータＤ３が準備されるまで書込状況を遅らせるこ
とができ、外部のＣＰＵの動作タイミングに合わせてデ
ータの書込を行なうことができる。またクロックサイク
ル６において、リードコマンドが与えられると、外部ク
ロックイネーブル信号ｅｘｔＣＫＥがＨレベルに固定さ
れている場合には、ＺＣＡＳレイテンシーが経過したク
ロックサイクル１０において有効データＱ０が出力さ
れ、以降クロックサイクル１１、１２および１３におい
てそれぞれデータＱ１、Ｑ２およびＱ３が読出される。
ここで、ＺＣＡＳレイテンシーが３の場合が一例として
示される。しかしながら、クロックサイクル７におい
て、外部クロックイネーブル信号ｅｘｔＣＫＥをＬレベ
ルとすると、クロックサイクル８において内部クロック
信号の発生は停止されるため、データ読出動作が１クロ
ックサイクル停止され、等価的にＺＣＡＳレイテンシー
が１サイクル長くなり、４クロックサイクル経過後のク
ロックサイクル１１において有効データＱ０が出力され
る。

【００２０】クロックサイクル１１において、また外部
クロックイネーブル信号ｅｘｔＣＫＥをＬレベルに設定
すると、クロックサイクル１２において内部クロック信
号の発生が停止されるため、クロックサイクル１１で読
出されて、このクロックサイクル１２において確定した
データＱ１がクロックサイクル１３においても保持され
る。外部クロックイネーブル信号ｅｘｔＣＫＥが以降Ｈ
レベルであるため、クロックサイクル１４および１５に
おいて、残りのデータＱ２およびＱ３がそれぞれ読出さ
れる。したがってこのデータ読出動作時においても、Ｃ
ＰＵがデータを受入れる準備ができているか否かに合わ
せてＳＤＲＡＭからのデータ読出タイミングを調節する
ことができる。

【００２１】またこのようなデータ入出力のタイミング
を遅らせる構成に加えて、さらに内部クロック信号の発
生が停止されるため、外部クロック信号ｅｘｔＣＫＥを
連続的にＬレベルに固定すれば、内部クロック信号ｉｎ
ｔＣＬＫが常時Ｌレベルに固定されるため、ＳＤＲＡＭ
の内部状態は変化せず、消費電流を低減することができ
る。特にスタンバイ時における外部クロック信号ｅｘｔ
ＣＬＫに同期した外部信号の取込を停止させることがで
き、応じて内部信号の状態の変化を防止でき、スタンバ
イ時の消費電流を低減することができる。

【００２２】図１７（Ａ）は、図１５に示すクロックバ
ッファ１および内部クロック発生回路４の構成の一例を
示す図である。図１７（Ａ）において、クロックバッフ
ァ１は、外部クロック信号ｅｘｔＣＬＫをバッファ処理
する入力バッファ１ａと、バッファ１ａの出力信号を反
転するインバータ１ｂを含む。インバータ１ｂから第１
の内部クロック信号ｉｎｔＣＬＫ０が出力される。バッ
ファ１ａから、外部クロック信号ｅｘｔＣＬＫと相補な
論理の内部クロック信号ｉｎｔＺＣＬＫ０が生成され
る。

【００２３】内部クロック発生回路４は、ＣＫＥバッフ
ァ２からの内部クロックイネーブル信号ｉｎｔＺＣＫＥ
とバッファ１ａからの内部クロック信号ｉｎｔＺＣＬＫ
０を受けるＮＯＲ回路４ａと、ＮＯＲ回路４ａの出力信
号を反転するインバータ４ｂを含む。ＮＯＲ回路４ａか
ら第２の内部クロック信号としての内部クロック信号ｉ
ｎｔＣＬＫが出力され、インバータ４ｂから、補の内部
クロック信号ｉｎｔＺＣＬＫが出力される。図１７
（Ｂ）は、図１５に示すＣＫＥバッファ２の構成の一例
を示す図である。図１７（Ｂ）において、ＣＫＥバッフ
ァ２は、外部クロックイネーブル信号ｅｘｔＣＫＥをバ
ッファ処理するバッファ２ａと、バッファ２ａの出力信
号を内部クロック信号ｉｎｔＣＬＫ０に同期してラッチ
し出力する第１のラッチ回路２ｂと、この第１のラッチ
回路２ｂの出力信号を内部クロック信号ｉｎｔＺＣＬＫ
０に同期してラッチし出力する第２のラッチ回路２ｃを
含む。

【００２４】第１のラッチ回路２ｂは、内部クロック信
号ｉｎｔＣＬＫ０およびｉｎｔＺＣＬＫ０により選択的
に活性状態とされる３状態インバータ２１ａを含む。こ
の３状態インバータ２１ａは、内部クロック信号ｉｎｔ
ＣＬＫ０がＬレベルのときに活性状態とされて、バッフ
ァ２ａから与えられた信号を反転する。内部クロック信
号ｉｎｔＣＬＫ０がＨレベルのとき、この３状態インバ
ータ２１ａは、非作動状態とされて出力ハイインピーダ
ンス状態とされる。第１のラッチ回路２ｂは、さらに、
３状態インバータ２１ａの出力信号を受けるインバータ
２１ｂと、インバータ２１ｂの出力信号をインバータ２
１ｂの入力部へ反転して伝達するインバータ２１ｃと、
インバータ２１ｂの出力信号を受けるインバータ２１ｄ
と、内部クロック信号ｉｎｔＣＬＫ０とインバータ２１
ｄの出力信号とを受けるＮＡＮＤ回路２１ｅと、内部ク
ロック信号ｉｎｔＣＬＫ０とインバータ２１ｂの出力信
号とを受けるＮＡＮＤ回路２１ｆと、ＮＡＮＤ回路２１
ｅの出力信号を一方入力に受けるＮＡＮＤ回路２１ｇ
と、ＮＡＮＤ回路２１ｆの出力信号とＮＡＮＤ回路２１
ｇの出力信号ＣＫＥ０とを受けるＮＡＮＤ回路２１ｈを
含む。ＮＡＮＤ回路２１ｈの出力信号はＮＡＮＤ回路２
１ｅの他方入力に与えられる。このＮＡＮＤ回路２１ｇ
および２１ｈは、フリップフロップを構成する。

【００２５】第２のラッチ回路２ｃは、内部クロック信
号ｉｎｔＺＣＬＫ０とＮＡＮＤ回路２１ｇの出力信号Ｃ
ＫＥ０を受けるＮＡＮＤ回路２２ａと、内部クロック信
号ｉｎｔＺＣＬＫ０とＮＡＮＤ回路２１ｈの出力信号Ｃ
ＫＥ０とを受けるＮＡＮＤ回路２２ｂと、ＮＡＮＤ回路
２２ａの出力信号を一方入力に受けるＮＡＮＤ回路２２
ｃと、ＮＡＮＤ回路２２ｂの出力信号とＮＡＮＤ回路２
２ｃの出力信号とを受けて補の内部クロックイネーブル
信号ｉｎｔＺＣＫＥを出力するＮＡＮＤ回路２２ｄを含
む。ＮＡＮＤ回路２２ｄの出力する内部クロックイネー
ブル信号ｉｎｔＣＫＥはＮＡＮＤ回路２２ｃの他方入力
へ与えられる。ＮＡＮＤ回路２２ｃから、内部クロック
イネーブル信号ｉｎｔＺＣＫＥが出力される。このＮＡ
ＮＤゲート２２ｃおよび２２ｄが、フリップフロップを
構成する。次に、この図２４（Ａ）に示すクロックバッ
ファおよび内部クロック発生回路ならびに図１７（Ｂ）
に示すＣＫＥバッファの動作を、その動作波形図である
図１８を参照して説明する。

【００２６】クロックサイクル０において、外部クロッ
クイネーブル信号ｅｘｔＣＫＥがＨレベルのときに、外
部クロック信号ｅｘｔＣＬＫがＨレベルに立上がると、
クロックバッファ１の入力バッファ１ａからの内部クロ
ック信号ｉｎｔＺＣＬＫ０がＬレベルとされ、またイン
バータ１ｂの出力信号がＨレベルへ立下がる。一方、Ｃ
ＫＥバッファ２において、バッファ２ａの出力信号は、
Ｌレベルであり（バッファ２ａは反転機能を有する）、
第１のラッチ回路２ｂにおいては、３状態インバータ２
１ａが内部クロック信号ｉｎｔＣＬＫ０の立上がりに応
答して出力ハイインピーダンス状態とされ、インバータ
２１ｂおよび２１ｃにより、この内部クロック信号ｉｎ
ｔＣＬＫ０の立上がり前に与えられていたＨレベルの信
号がラッチされる。

【００２７】ＮＡＮＤ回路２１ｅおよび２１ｆ各々は、
内部クロック信号ｉｎｔＣＬＫ０の立上がりに応答して
インバータとして作用し、それぞれインバータ２１ｄお
よび２１ｂから与えられる信号を反転してＮＡＮＤ回路
２１ｇおよび２１ｈへ与える。この状態においては、Ｎ
ＡＮＤ回路２１ｅの出力信号はＬレベルとなり、応じて
ＮＡＮＤ回路２１ｇからの信号ＣＫＥ０はＨレベルにな
る。一方、第２のラッチ回路２ｃにおいては、内部クロ
ック信号ｉｎｔＺＣＬＫ０はＬレベルに立下がるため、
ＮＡＮＤ回路２２ａおよび２２ｂの出力信号はＨレベル
となり、第２のラッチ回路２ｃは、この内部クロック信
号ｉｎｔＺＣＬＫ０の立下がる前に与えられていた信号
を保持するラッチ状態とされる。したがってこの状態に
おいては内部クロックイネーブル信号ｉｎｔＣＫＥがＨ
レベルであり、一方、補の内部クロックイネーブル信号
ｉｎｔＺＣＫＥはＬレベルである。したがって内部クロ
ック発生回路４においては、ＮＯＲ回路４ａがインバー
タとして作用し、クロックバッファ１のバッファ１ａか
ら与えられる信号を反転して内部クロック信号ｉｎｔＣ
ＬＫを生成する。信号ｉｎｔＣＫＥおよびｉｎｔＺＣＫ
Ｅの状態は内部クロック信号ｉｎｔＺＣＬＫの立上がり
に応答して決定される。したがって、クロックサイクル
０において、内部クロック信号ｉｎｔＣＬＫが発生され
るか否かは、前のサイクルにおける外部クロックイネー
ブル信号ｅｘｔＣＫＥの状態により決定される。

【００２８】クロックサイクル１において、外部クロッ
ク信号ｅｘｔＣＬＫの立上がりエッジにおいて、外部ク
ロックイネーブル信号ｅｘｔＣＫＥをＬレベルに設定す
る。この状態において、内部クロック信号ｉｎｔＣＬＫ
０が外部クロック信号ｅｘｔＣＬＫに従ってＨレベルに
立上がり、第１のラッチ回路２ｂが、バッファ２ａから
与えられる外部クロックイネーブル信号ｅｘｔＣＫＥを
ラッチし、かつ出力する。したがってこの第１のラッチ
回路２ｂの出力信号ＣＫＥ０が内部クロック信号ｉｎｔ
ＣＬＫ０の立上がりに応答してＬレベルに立下がる。一
方、第２のラッチ回路２ｃは、内部クロック信号ｉｎｔ
ＺＣＬＫ０がＬレベルであるため、ラッチ状態にあり、
内部クロックイネーブル信号ｉｎｔＣＫＥをＨレベル、
補の内部クロックイネーブル信号ｉｎｔＺＣＫＥをＬレ
ベルに保持する。

【００２９】したがってクロックサイクル１において
は、ＮＯＲ回路４ａがインバータとして作用し、バッフ
ァ１ａからの信号に従って内部クロック信号ｉｎｔＣＬ
Ｋが生成される。このクロックサイクル１において、内
部クロック信号ｉｎｔＣＬＫ０（外部クロック信号ｅｘ
ｔＣＬＫ）がＬレベルに立下がると、第１のラッチ回路
２ｂにおいて、３状態インバータ２１ａが、作動状態と
され、バッファ２ａからのＨレベルの信号を反転する。
しかしながら、ＮＡＮＤ回路２１ｄおよび２１ｆは、Ｌ
レベルの内部クロック信号ｉｎｔＣＬＫ０により、それ
ぞれの出力信号をＨレベルに保持し、ＮＡＮＤ回路２１
ｇおよび２１ｈの状態は変化しない。したがって、この
第１のラッチ回路２１ｂの出力信号ＣＫＥ０はＬレベル
に保持される。一方、第２のラッチ回路２ｃは、内部ク
ロック信号ｉｎｔＺＣＬＫ０の立上がりに応答してスル
ー状態となり、第１のラッチ回路２ｂから与えられた信
号を通過させかつラッチする。これに応じて内部クロッ
クイネーブル信号ｉｎｔＣＫＥがＬレベルとなり、補の
内部クロックイネーブル信号ｉｎｔＺＣＫＥがＨレベル
とされる。この結果、内部クロック発生回路４において
は、ＮＯＲ回路４ａの出力信号がＬレベルに固定され、
内部クロック信号ｉｎｔＣＬＫがＬレベルに固定され
る。第２のラッチ回路２ｃは、次に内部クロック信号ｉ
ｎｔＺＣＬＫ０がＨレベルに立上がるまで（すなわち内
部クロック信号ｉｎｔＣＬＫ０がＬレベルに立下がるま
で）内部クロックイネーブル信号ｉｎｔＣＫＥをＬレベ
ルに保持する。したがって、クロックサイクル２におい
ては、内部クロック信号ｉｎｔＣＬＫ０が外部クロック
信号ｅｘｔＣＬＫに従って立上がっても、ＮＯＲ回路４
ａは、その出力信号がＬレベルに固定され、内部クロッ
ク信号ｉｎｔＣＬＫの立上がり（発生）が禁止される。

【００３０】クロックサイクル２において、外部クロッ
クイネーブル信号ｅｘｔＣＫＥがＨレベルであると、内
部クロック信号ｉｎｔＣＬＫ０の立上がりに応答して、
第１のラッチ回路２ｂがラッチ状態とされ、それまでに
取込んでいたＨレベルの信号に従って、その出力信号Ｃ
ＫＥ０をＨレベルに復帰させる。したがって、内部クロ
ック信号ｉｎｔＣＬＫ０の立下がりに応答して、第２の
ラッチ回路２ｃがスルー状態とされると、内部クロック
イネーブル信号ｉｎｔＣＫＥがＨレベルとされ、補の内
部クロック信号ｉｎｔＺＣＫＥがＬレベルとされる。こ
れにより、クロックサイクル３においては、外部クロッ
ク信号ｅｘｔＣＬＫの立上がりに従って内部クロック信
号ｉｎｔＣＬＫがＨレベルに立上がる。

【００３１】上述のように、第１のラッチ回路２ｂにお
いて、内部クロック信号ｉｎｔＣＬＫ０に従って外部ク
ロックイネーブル信号をラッチしかつシフトし、また第
２のラッチ回路２ｃにより、この第１のラッチ回路２ｂ
の出力信号を内部クロック信号ｉｎｔＺＣＬＫ０に従っ
てシフトすることにより、内部クロックイネーブル信号
ｉｎｔＣＫＥは、外部クロック信号ｅｘｔＣＬＫの半サ
イクル遅れて変化しかつその変化状態を１クロックサイ
クル保持するため、内部クロック信号ｉｎｔＣＬＫが立
下がってから確実に次のクロックサイクルの間この内部
クロック信号ｉｎｔＣＬＫをＬレベルに保持することが
できる。また内部クロック信号ｉｎｔＣＬＫ０の立下が
りに応答して、第２のラッチ回路のラッチ状態を解放し
てスルー状態としているため、外部クロックイネーブル
信号ｅｘｔＣＫＥがＨレベルとされた状態においては、
次のクロックサイクルにおいて確実に内部クロック信号
ｉｎｔＣＬＫをＨレベルの活性状態とすることができ
る。

【００３２】上述のように、外部クロックイネーブル信
号ｅｘｔＣＫＥを、第１および第２のラッチ回路２ｂお
よび２ｃにより、内部クロック信号ｉｎｔＣＬＫ０に従
って順次シフト動作させることにより、確実に、この外
部クロックイネーブル信号ｅｘｔＣＫＥがＬレベルとさ
れて、外部クロック信号の無効状態を示すとき、次のク
ロックサイクルにおいて、内部クロック信号ｉｎｔＣＬ
ＫをＬレベルに固定することができる。

【００３３】

【発明が解決しようとする課題】システム構成要素であ
る各種半導体装置の高速化に対応して、システム内で高
速に信号を伝搬するために、新しい規格がインタフェー
スに対しても提案されている。これらの新しい規格に
は、ＧＴＬ（ガニング・トランシーバー・ロジック）、
ＣＴＴ（センター・タップド・ターミネーティド）、Ｈ
ＳＴＬ（ハイ・スピード・トランシーバ・ロジック）、
およびＳＳＴＬ（スタブ・シリーズ・ターミネーティド
・ロジックまたはスタブ・シリーズ・ターミネーティド
・トランシーバ・ロジック）がある。これらのインタフ
ェースでは、入力信号の振幅が小さくされており、信号
線の充放電時間を短くし、消費電力の低減および高速化
を図る。たとえば、ＨＳＴＬおよびＣＴＴにおいて、入
力信号の振幅は、基準電圧Ｖｒｅｆに対し±０．２Ｖの
範囲に定められている。したがって、受信側の素子に設
けられた入力バッファは、この小振幅の信号を増幅する
ことが要求される。これらの新しい規格は、基準電圧に
対してＨレベルおよびＬレベルの振幅が定められてお
り、入力バッファとしては、差動増幅回路が必要とされ
る。

【００３４】図１９は、従来の入力バッファ初段の構成
を示す図である。ここで、入力バッファ初段とは、外部
信号を直接受けるバッファ回路部分を示し、バッファ１
ａ，２ａに相当する。図１９において、初段の入力バッ
ファは、電源電圧Ｖｄｄを供給する電源ノードに接続さ
れる一方導通ノード（ソース）と、ノードＮ１に接続さ
れるゲートおよび他方導通ノード（ドレイン）とを有す
るｐチャネルＭＯＳトランジスタＰＱ１と、電源ノード
に接続される一方導通ノードとノードＮ１に接続される
ゲートと、出力ノードＮ２に接続される他方導通ノード
とを有するｐチャネルＭＯＳトランジスタＰＱ２と、接
地電圧Ｖｓｓを供給する接地ノードに接続される一方導
通ノードと、基準電圧Ｖｒｅｆを受けるように接続され
るゲートと、ノードＮ１に接続される他方導通ノードと
を有するｎチャネルＭＯＳトランジスタＮＱ１と、接地
ノードに接続される一方導通ノードと、外部信号ＥＸＴ
を受けるように接続されるゲートと、出力ノードＮ２に
接続される他方導通ノードとを有するｎチャネルＭＯＳ
トランジスタＮＱ２を含む。この初段の入力バッファの
構成においては、ｐチャネルＭＯＳトランジスタＰＱ１
およびＰＱ２がカレントミラー回路を構成する。外部信
号ＥＸＴは、外部から与えられる制御信号ＺＣＳ、ＺＲ
ＡＳ、ＺＣＡＳおよびＺＷＥ、アドレス信号Ａｄｄ、お
よび書込データＤのいずれであってもよい。

【００３５】外部信号ＥＸＴが基準電位Ｖｒｅｆよりも
高い場合には、ｎチャネルＭＯＳトランジスタＮＱ２の
コンダクタンスが、ｎチャネルＭＯＳトランジスタＮＱ
１のそれよりも大きくなる。ＭＯＳトランジスタＮＱ１
は、ｐチャネルＭＯＳトランジスタＰＱ１から電流が供
給され、このｐチャネルＭＯＳトランジスタＰＱ１と同
じ大きさの電流がｐチャネルＭＯＳトランジスタＰＱ２
を介して流れる（ＭＯＳトランジスタＰＱ１およびＰＱ
２のサイズが同じ場合）。したがって、この状態におい
ては、ＭＯＳトランジスタＰＱ２を介して流れる電流は
すべてＭＯＳトランジスタＮＱ２を介して接地ノードへ
放電され、ノードＮ２は、Ｌレベルとなる。

【００３６】一方、外部信号ＥＸＴの電位レベルが基準
電圧Ｖｒｅｆよりも低い場合には、ｎチャネルＭＯＳト
ランジスタＮＱ１のコンダクタンスが、ＭＯＳトランジ
スタＮＱ２のコンダクタンスよりも大きくなる。この場
合には、ｐチャネルＭＯＳトランジスタＰＱ２を介して
流れる電流は、ｎチャネルＭＯＳトランジスタＮＱ２を
介して流れる電流よりも大きくなり、ノードＮ２の電位
レベルはＨレベルとされる。この図１９に示すような、
差動増幅回路を初段の入力バッファに利用することによ
り、外部信号ＥＸＴの振幅が小さい場合においても、高
速で増幅して大きな振幅の内部信号ＺＯＵＴを生成する
ことができる。

【００３７】基準電圧Ｖｒｅｆは、通常、電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓの中間電圧（Ｖｄｄ＋Ｖｓｓ）／２
の電位レベルである。外部信号ＥＸＴは、その振幅が小
さく、Ｖｒｅｆ±０．２（ＨＳＴＬおよびＣＴＴインタ
フェースの場合：ＧＴＬの場合、Ｖｒｅｆ±０．０５）
である。しかし、スタンバイ時等において、外部信号Ｅ
ＸＴの電位レベルが電源電圧Ｖｄｄまたは接地電圧Ｖｓ
ｓのレベルに固定された場合においても、基準電圧Ｖｒ
ｅｆは、中間電位レベルであるため、この差動増幅回路
においては、電源ノードから接地ノードへ常時電流が流
れる。すなわち、外部信号ＥＸＴが電源電圧Ｖｄｄレベ
ルの場合には、ＭＯＳトランジスタＮＱ２を介して接地
ノードへ電流が流れ、一方、外部信号ＥＸＴが接地電圧
Ｖｓｓレベルの場合、ＭＯＳトランジスタＮＱ１を介し
て接地ノードへ電流が流れる。ＳＤＲＡＭの記憶容量が
増大した場合、アドレス信号ビットを受ける入力バッフ
ァの数が増大し、また多ビットデータを入出力する場
合、データ入力バッファの数も増大する。またＳＤＲＡ
Ｍの多機能化に合わせて、外部制御信号の種類も増加す
る。したがってこのような外部信号の数が増えた場合、
応じて入力バッファの数も増大し、図１９に示すような
差動増幅回路を初段入力バッファとして用いた場合、こ
の差動増幅回路を介して常時流れる電流が大きくなり、
低消費電流のＳＤＲＡＭを実現することができなくなる
という問題が生じる。

【００３８】それゆえ、この発明の目的は、入力バッフ
ァの消費電流を大幅に低減することのできるクロック同
期型半導体記憶装置を提供することである。この発明の
他の目的は、外部クロック信号の周波数が高い場合にお
いても、アクセス動作に影響を及ぼすことなく確実に入
力バッファの消費電流を低減することのできるクロック
同期型半導体記憶装置を提供することである。

【００３９】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、外部から与えられる外部クロック信号
に従って第１の内部クロック信号を生成するクロックバ
ッファ手段と、外部クロック信号の有効を指示する外部
から与えられる外部クロックイネーブル信号を第１の内
部クロック信号に同期してラッチしてこの外部クロック
イネーブル信号の活性化時活性状態とされる入力バッフ
ァイネーブル信号を生成するラッチ手段と、入力バッフ
ァイネーブル信号を遅延して内部クロックイネーブル信
号を生成するクロックイネーブル手段と、この内部クロ
ックイネーブル信号の活性化時に活性状態とされ、外部
クロック信号に従って第２の内部クロック信号を生成す
る内部クロック生成手段と、入力バッファイネーブル信
号の活性化時活性状態とされて、外部から与えられる信
号をバッファ処理する入力バッファ手段と、第２の内部
クロック信号に同期して入力バッファ手段の出力信号を
ラッチして内部信号を生成する内部信号生成手段を備え
る。入力バッファ手段は、第１および第２の電源供給ノ
ード上の電圧を動作電源電圧として動作しかつこの入力
バッファイネーブル信号の非活性化時第１および第２の
電源供給ノード間の電流が流れる経路を遮断する手段を
含む。

【００４０】請求項２に係る同期型半導体記憶装置は、
第１の電位レベルと第２の電位レベルとの間で変化す
る、外部から与えられる外部クロック信号に従って第１
の内部クロック信号を生成するクロックバッファ手段
と、外部クロック信号の有効を指示する、外部から与え
られる外部クロックイネーブル信号を、第１の内部クロ
ック信号の第１の電位レベルから第２の電位レベルへの
変化に同期してラッチしかつ出力する第１のラッチ手段
と、この第１のラッチ手段の出力信号を遅延して内部ク
ロックイネーブル信号を生成するクロックイネーブル手
段と、第１のラッチ手段の出力信号に応答して第１およ
び第２の電源供給ノード間の電流経路が選択的に遮断さ
れ、動作時外部からの信号をバッファ処理する入力バッ
ファ手段と、内部クロックイネーブル信号の活性化時活
性化され、外部クロック信号に従って第２の内部クロッ
ク信号を生成する内部クロック生成手段と、第１のラッ
チ手段と実質的に同一の構成を有し、入力バッファ手段
からの信号を第２の内部クロック信号の第１の電位レベ
ルから第２の電位レベルへの変化に応答してラッチして
内部信号を生成して出力する内部信号生成手段を備え
る。

【００４１】請求項３に係る同期型半導体記憶装置は、
請求項２のラッチ手段が、第１の内部クロック信号が第
２の電位レベルのときに与えられた信号を通過させるス
ルー状態となり、かつ第１の内部クロック信号が第１の
電位レベルのときに与えられる信号にかかわらず出力信
号の状態を保持するラッチ状態とされる第１のラッチ
と、この第１のラッチに結合され、第１の内部クロック
信号が第１の電位レベルのときにラッチ状態となりかつ
第１の内部クロック信号が第２の電位レベルのときにス
ルー状態とされる第２のラッチを備える。

【００４２】請求項４に係る同期型半導体記憶装置は、
請求項１ないし３のいずれかのクロックイネーブル手段
が、第１の内部クロック信号に同期して第１のラッチ手
段と相補的にラッチ状態とされるラッチ回路を備える。
請求項５に係る同期型半導体記憶装置は、請求項１ない
し４のいずれかのクロックバッファ手段が、外部クロッ
ク信号をバッファ処理するバッファ回路と、このバッフ
ァ回路の出力信号の第１の電位レベルから第２の電位レ
ベルへの変化に同期して第１の電位レベルから第２の電
位レベルへ変化する信号を生成して第１の内部クロック
信号として出力するクロック生成回路を備える。

【００４３】請求項６に係る同期型半導体記憶装置は、
請求項５の同期型半導体記憶装置が、さらに、バッファ
回路の出力信号を遅延する遅延回路を備える。請求項７
に係る同期型半導体記憶装置は、請求項３の同期型半導
体記憶装置の第１のラッチ手段が、外部クロック信号を
バッファ処理するバッファ回路と、このバッファ回路の
出力信号を遅延して第１のラッチへ与える遅延回路をさ
らに備える。請求項８に係る同期型半導体記憶装置は、
請求項１ないし７のいずれかの同期型半導体記憶装置
が、さらに、入力バッファ手段と内部信号生成手段との
間に設けられる遅延回路を備える。

【００４４】第１の内部クロック信号に従って外部クロ
ックイネーブル信号に従って入力バッファイネーブル信
号を生成し、この入力バッファイネーブル信号に従って
入力バッファ手段の電流経路を遮断する。外部クロック
イネーブル信号に従って入力バッファイネーブル信号が
生成されており、第２の内部クロック信号の発生が停止
されるサイクルにおいては、装置内部は、その前のサイ
クルの状態を維持するため、外部信号を取込む必要がな
い。したがって、必要なときのみ入力バッファ手段を作
動状態とし、不必要なときには入力バッファ手段の電流
経路を遮断しているため、回路動作に悪影響を及ぼすこ
となく消費電流を低減することができる。

【００４５】また、第１の内部クロック信号に同期して
入力バッファイネーブル信号を外部クロックイネーブル
信号に従って生成することにより、外部クロックイネー
ブル信号が活性状態とされるサイクル、すなわち内部ク
ロック信号が無効状態から有効状態に復帰するサイクル
においては、内部クロック信号が無効状態とされるサイ
クルにおいて、入力バッファイネーブル信号が外部クロ
ックイネーブル信号に従って変化し、これにより、取込
むべき外部信号が与えられる（セットアップされる）前
に入力バッファイネーブル信号を活性状態として、入力
バッファを作動状態とすることができ、高速動作時にお
いても確実に外部信号のセットアップ時間を保証するこ
とができ、確実に外部信号に従って内部信号を生成する
ことができる。

【００４６】また、ラッチ手段と内部信号生成手段とを
実質的に同一構成とすることにより、入力バッファイネ
ーブル信号の状態が確定したとき、既に外部信号が取込
まれて内部信号が確定状態とされており、必要とされる
外部信号を確実に内部へ取込むことができる。

【００４７】

【発明の実施の形態】

［発明の出発概念］図１は、この発明の出発点としての
ＳＤＲＡＭの要部の構成を示す図である。図１におい
て、ＳＤＲＡＭは、外部クロック信号ｅｘｔＣＬＫをバ
ッファ処理して中間クロック／信号ＣＬＫＸならびに第
１の内部クロック信号ｉｎｔＣＬＫ０およびｉｎｔＺＣ
ＬＫ０を生成するクロックバッファ回路１と、内部クロ
ックイネーブル信号ｉｎｔＣＫＥに従って選択的に活性
状態とされ、中間クロック信号ＣＬＫＸから第２の内部
クロック信号ｉｎｔＣＬＫ０を生成する内部クロック発
生回路４を含む。これらの回路１および４の構成は、後
に詳細に説明するが、内部クロック信号ｉｎｔＣＬＫ０
およびｉｎｔＺＣＬＫ０は中間クロック信号ＣＬＫＸを
バッファ処理して生成される。

【００４８】ＳＤＲＡＭは、さらに、外部クロックイネ
ーブル信号ｅｘｔＣＫＥをバッファ処理するバッファ回
路２ａと、このバッファ回路２ａの出力信号を第１の内
部クロック信号ｉｎｔＣＬＫ０に同期してラッチしかつ
出力する第１のラッチ回路２ｂと、この第１のラッチ回
路２ｂの出力信号を、この第１の内部クロック信号ｉｎ
ｔＺＣＬＫ０に同期してラッチしかつ出力する第２のラ
ッチ回路２ｃを含む。この第２のラッチ回路２ｃから、
内部クロックイネーブル信号ｉｎｔＣＫＥおよびｉｎｔ
ＺＣＫＥが出力される。バッファ回路２ａ、ラッチ回路
２ｂおよび２ｃの構成は、先の図１７（Ｂ）に示す構成
と同じである。クロックイネーブル信号ｉｎｔＣＫＥが
Ｈレベルのときには、外部クロック信号（内部クロック
信号）の有効状態が示され、内部クロックイネーブル信
号ｉｎｔＣＫＥがＬレベルのときには、外部クロック信
号（内部クロック信号）の無効状態が示される。

【００４９】入力バッファ３０は、基準電圧Ｖｒｅｆと
外部信号（制御信号、アドレス信号および書込データの
いずれか）ＥＸＴとを差動的に増幅して、出力信号ＺＯ
ＵＴを生成する。この入力バッファ回路３０は、先の図
１９に示す初段入力バッファと同様、カレントミラー回
路を構成するｐチャネルＭＯＳトランジスタＰＱ１およ
びＰＱ２と、基準電圧Ｖｒｅｆと外部信号ＥＸＴとを比
較する比較段を構成するｎチャネルＭＯＳトランジスタ
ＮＱ１およびＮＱ２を含む。この入力バッファ３０は、
さらに、電源ノード３１とｐチャネルＭＯＳトランジス
タＰＱ１およびＰＱ２の各々の一方導通ノードとの間に
接続され、そのゲートに内部クロックイネーブル信号ｉ
ｎｔＺＣＫＥを受けるｐチャネルＭＯＳトランジスタＰ
Ｑ３、およびＭＯＳトランジスタＮＱ２と並列に設けら
れかつそのゲートに内部クロックイネーブル信号ｉｎｔ
ＺＣＫＥを受けるｎチャネルＭＯＳトランジスタＮＴを
含む。次に、この図１に示す構成の動作を、その動作波
形図である図２を参照して説明する。クロックサイクル
０より前のクロックサイクルにおいて、外部クロックイ
ネーブル信号ｅｘｔＣＫＥはＨレベルに設定されている
と仮定する。

【００５０】クロックサイクル０において、外部クロッ
クイネーブル信号ｅｘｔＣＫＥはＨレベルに設定され、
外部クロック信号ｅｘｔＣＬＫの有効が指定される。こ
の状態においては、前のクロックサイクルにおいて外部
クロック信号ｅｘｔＣＫＥはＨレベルに保持されていた
ので、クロックバッファ回路１から内部クロック信号ｉ
ｎｔＣＬＫ０が生成されると、この第１の内部クロック
信号ｉｎｔＣＬＫ０に従って内部クロック発生回路４か
ら、内部クロック信号ｉｎｔＣＬＫが発生される。ここ
で、「発生される」は、クロック信号がＬレベル（第１
の電位レベル）からＨレベル（第２の電位レベル）へ立
上がる状態を示す。この状態においては、入力バッファ
３０において、ｐチャネルＭＯＳトランジスタＰＱ３
は、内部クロックイネーブル信号ｉｎｔＺＣＫＥがＬレ
ベルであり導通状態を維持しており、外部信号ＥＸＴと
基準電圧Ｖｒｅｆとの比較を行ない、その比較結果に従
って出力信号ＺＯＵＴを生成する。

【００５１】クロックサイクル１において、外部クロッ
クイネーブル信号ｅｘｔＣＫＥがＬレベルに設定され、
外部クロック信号ｅｘｔＣＬＫの無効が指定される。こ
の状態においては、内部クロック信号ｉｎｔＣＬＫ０
は、クロックバッファ１から発生されてラッチ回路２ｂ
および２ｃへ与えられる。ラッチ回路２ｂおよび２ｃ
は、先に説明したように、外部クロックイネーブル信号
ｅｘｔＣＫＥを半クロックサイクル遅延して伝達する。
したがって、内部クロック信号ｉｎｔＣＬＫ０がＨレベ
ルの間、ラッチ回路２ｃは先の状態を保持しており、内
部クロックイネーブル信号ｉｎｔＺＣＫＥはＬレベルを
維持する。したがって内部クロック信号ｉｎｔＣＬＫが
発生され、入力バッファ回路３０が動作し、外部信号Ｅ
ＸＴと基準電圧Ｖｒｅｆとの比較を行なう。

【００５２】クロックサイクル１において、第１の内部
クロック信号ｉｎｔＣＬＫ０がＬレベルに立下がると、
ラッチ回路２ｃがスルー状態とされ、第１のラッチ回路
２ｂから与えられた信号を取込み出力する。したがって
この状態において、内部クロックイネーブル信号ｉｎｔ
ＺＣＫＥがＨレベルとなり、ｐチャネルＭＯＳトランジ
スタＰＱ３が非導通状態、またはｎチャネルＭＯＳトラ
ンジスタＮＴが導通状態とされる。これにより、入力バ
ッファ回路３０において、電源ノード３１から接地ノー
ド３２へ電流が流れる経路が遮断される。出力信号ＺＯ
ＵＴは、ＭＯＳトランジスタＮＴにより放電されてＬレ
ベルを維持する。ＭＯＳトランジスタＭＴにより、外部
信号ＥＸがＬＬレベルのときに出力信号ＺＯＵＴがハイ
インピーダンス状態となり、ノイズの影響を受けやすく
なるのを防止する。このクロックサイクル１において、
外部クロック信号ｅｘｔＣＬＫの立上がりエッジで与え
られた外部信号ＥＸＴ（（ａ））は、取込まれて内部動
作が実行される。

【００５３】クロックサイクル２において、外部クロッ
ク信号ｅｘｔＣＬＫがＨレベルに立上がると、応じて第
１の内部クロック信号ｉｎｔＣＬＫ０がＬレベルに立上
がる。この状態において、外部クロックイネーブル信号
ｅｘｔＣＫＥはＨレベルに復帰しており、外部クロック
信号ｅｘｔＣＬＫの有効状態が指定される。しかしなが
ら、ラッチ回路２ｃは、Ｌレベルの内部クロック信号ｉ
ｎｔＺＣＬＫによりラッチ状態を維持しており、内部ク
ロックイネーブル信号ｉｎｔＺＣＫＥはＨレベルを維持
する。同様、内部クロックイネーブル信号ｉｎｔＣＫＥ
はＬレベルの非活性状態であり、したがって内部クロッ
ク発生回路４からの内部クロック信号ｉｎｔＣＬＫはＬ
レベルを維持する。この状態においては、内部動作は行
なわれないため、このクロックサイクル２において与え
られた外部信号ＥＸＴ（（ｂ））は取込む必要がない。
したがって、入力バッファ回路３０においてｐチャネル
ＭＯＳトランジスタＰＱ３が非導通状態とされ、この入
力バッファ回路３０が非動作状態とされても内部動作に
対し何ら悪影響は及ぼさない。

【００５４】クロックサイクル２において、内部クロッ
ク信号ｉｎｔＣＬＫ０がＬレベルに立下がると、第１の
ラッチ回路２ｂがラッチ状態となり、また第２のラッチ
回路２ｃがスルー状態とされ、内部クロック信号ｉｎｔ
ＣＫＥが外部クロックイネーブル信号ｅｘｔＣＫＥに従
ってＨレベルとされ、また補の内部クロックイネーブル
信号ｉｎｔＺＣＫＥがＬレベルとされる。これにより、
ｐチャネルＭＯＳトランジスタＰＱ３が導通状態とさ
れ、またｎチャネルＭＯＳトランジスタＮＴが非導通状
態とされ、入力バッファ回路３０が作動状態とされる。

【００５５】したがって、クロックサイクル３におい
て、外部クロック信号ｅｘｔＣＬＫの立上がりエッジで
外部信号ＥＸＴを取込んで、入力バッファ回路３０でこ
れを増幅して内部信号を生成し、内部動作を行なうこと
ができる。外部クロック信号ｅｘｔＣＬＫの立上がりに
対し、外部信号ＥＸＴは、セットアップ時間ｔｓｕおよ
びホールド時間ｔｈｄが規定される。これらの時間は、
正確に内部信号を生成するために外部信号を確定状態に
保持する必要があるために規定される。内部クロックイ
ネーブル信号ｉｎｔＺＣＫＥは、内部クロック信号ｉｎ
ｔＣＬＫ０の立下がりに従って変化するため、クロック
サイクル１における外部信号ＥＸＴ（（ａ））のホール
ド時間ｔｈｄは、確実に保証することができ、正確にこ
のクロックサイクル１における外部信号ＥＸＴ
（（ａ））は取込むことができる。また、クロックサイ
クル２において与えられる外部信号ＥＸＴ（（ｂ））に
対しては、内部信号は内部クロック信号ｉｎｔＣＬＫに
同期して取込まれて発生されるため、この外部信号ＥＸ
Ｔ（（ｂ））の取込は確実に防止される。

【００５６】また、外部クロック信号ｅｘｔＣＬＫの無
効状態から有効状態への復帰時、すなわちクロックサイ
クル２からクロックサイクル３への移行時において、内
部クロックイネーブル信号ｉｎｔＺＣＫＥがＬレベルと
される時点は内部クロック信号ｉｎｔＣＬＫ０の立下り
時点であり、クロックサイクル３において取込まれるべ
き外部信号ＥＸＴのセットアップ開始時点よりも早い時
点である。したがって、この外部信号ＥＸＴ（（ｃ））
に対し、確実にセットアップ時間ｔｓｕを保証すること
ができ、正確にこの外部信号ＥＸＴ（（ｃ））を取込み
内部信号を生成することができる。また中間クロック信
号ＣＬＫＸをバッファ処理して内部クロック信号ｉｎｔ
ＣＬＫ０およびｉｎｔＣＬＫを生成することにより、内
部クロック信号ｉｎｔＣＬＫを早いタイミングで発生す
ることができ、内部動作開始タイミングを早くすること
ができる。

【００５７】外部クロック信号ｅｘｔＣＬＫが比較的低
速であり、内部クロックイネーブル信号ｉｎｔＺＣＫＥ
のＬレベルへの移行タイミングと、外部信号ＥＸＴ
（（ｃ））のセットアップ開始時点との時間差ｔｒが正
の場合には、上述のように、不必要なときに、入力バッ
ファ回路３０の動作を停止させた後この入力バッファ回
路を作動状態へ復帰させる場合においても、正確に外部
信号ＥＸＴを取込み内部信号を生成することができる。
しかしながら、外部クロック信号ｅｘｔＣＬＫが高速の
クロック信号とされて、外部信号ＥＸＴのセットアップ
時間ｔｓｕが、外部クロック信号ｅｘｔＣＬＫの半サイ
クル時間に近くなった場合、正確に外部信号ＥＸＴを取
込むことができなくなる可能性がある。この状態につい
て、次に図３を参照して説明する。

【００５８】図３において、クロックサイクル０におけ
る信号ｉｎｔＣＫＥ，ｉｎｔＺＣＫＥおよびｉｎｔＣＬ
Ｋの状態は前のクロックサイクルにおける外部クロック
イネーブル信号ｅｘｔＣＫＥの状態により決定される。
クロックサイクル１において、外部クロックイネーブル
信号ｅｘｔＣＫＥをＬレベルに設定する。この状態にお
いては、クロックサイクル２において内部クロック信号
ｉｎｔＣＬＫの発生が停止される。クロックサイクル３
において再び内部クロック信号ｉｎｔＣＬＫが発生され
る。クロックサイクル２において、第１の内部クロック
信号ＣＬＫ０がＬレベルとされてから第２のラッチ回路
２ｃにおける遅延時間が経過した後に、内部クロックイ
ネーブル信号ｉｎｔＺＣＫＥがＬレベルへ変化する。一
方このとき、クロックサイクル３において取込まれるべ
き外部信号ＥＸＴ（（ｃ））がセットアップされる。ホ
ールド時間ｔｈｄおよびセットアップ時間ｔｓｕは仕様
で定められた一定値である。外部クロック信号ｅｘｔＣ
ＬＫの周期が短いとき、この内部クロックイネーブル信
号ｉｎｔＺＣＫＥがＬレベルとされるのが、外部信号Ｅ
ＸＴ（（ｃ））がセットアップされた後となる可能性が
存在する。この内部クロックイネーブル信号ｉｎｔＺＣ
ＫＥがＬレベルとされるタイミングと、外部信号ＥＸＴ
がセットアップされるタイミングとの時間差（以下、リ
セット時間と称す）ｔｒが負となると、外部信号ＥＸＴ
のセットアップ時間ｔｓｕが実効的に短くなり、正確
に、この外部信号ＥＸＴ（（ｃ））を取込み、内部信号
を生成することができなくなる可能性がある。

【００５９】以下、高速クロック信号に同期して動作す
る場合においても、より確実に外部信号を取込むことの
できる構成について説明する。 ［実施の形態１］図４は、この発明の実施の形態１に従
うＳＤＲＡＭの要部の構成を示す図である。図４におい
て、図１に示す構成と対応する部分には同一の参照番号
を付し、その詳細説明は省略する。この図４に示す構成
において、外部信号ＥＸＴを受ける入力バッファ回路３
０の電流経路遮断用のｐチャネルＭＯＳトランジスタＰ
Ｑ３のゲートへは、第１のラッチ回路２ｂの出力の信号
ｉｎｔＺＣＫＥ０が入力バッファイネーブル信号として
与えられる。この第２のラッチ回路２ｃからの内部クロ
ックイネーブル信号ｉｎｔＺＣＫＥは、内部クロック発
生回路４へ与えられて、内部クロック信号ｉｎｔＣＬＫ
の有効／無効を制御する。入力バッファ回路３０の出力
信号は内部クロック発生回路４からの内部クロック信号
ｉｎｔＣＬＫに応答してラッチ状態となるラッチ回路３
５へ与えられる。ラッチ回路３５は、内部クロック信号
ｉｎｔＣＬＫの立上がりに従って入力バッファ回路３０
から与えられた信号を取込み、この内部クロック信号ｉ
ｎｔＣＬＫがＬレベルの間ラッチする。このラッチ回路
３５からの内部信号ｉｎｔＣＯＭは、内部制御信号（コ
マンドを生成する外部制御信号に対応する）、アドレス
信号ビットまたは内部書込データであり、それぞれコマ
ンドデコーダ、アドレスデコーダまたは書込回路へ与え
られる（図１５参照）。

【００６０】次に図４に示す構成の動作をそのタイミン
グチャート図である図５を参照して説明する。クロック
サイクル０における信号ｉｎｔＣＫＥおよびｉｎｔＣＬ
Ｋの状態は前のクロックサイクルにおける外部クロック
イネーブル信号ｅｘｔＣＫＥの状態により決定される。
クロックサイクル１において、外部クロックイネーブル
信号ｅｘｔＣＫＥが外部クロック信号ｅｘｔＣＬＫの立
上がりにおいてＬレベルに設定され、外部クロック信号
の無効が指定される。外部クロック信号ｅｘｔＣＬＫの
立上がりに同期して、クロックバッファ１からの内部ク
ロック信号ｉｎｔＣＬＫ０がＨレベルに立上がる。この
内部クロック信号ｉｎｔＣＬＫ０が立上がりに同期して
ラッチ回路２ｂがバッファ回路２ａから与えられた信号
を取込みラッチし、かつ内部クロック信号ｉｎｔＣＬＫ
０の立下がりに応答してラッチ状態とされる。したがっ
てラッチ回路２ｂからの入力バッファイネーブル信号ｉ
ｎｔＺＣＫＥ０は、内部クロック信号ｉｎｔＣＬＫ０が
立上がるとＨレベルに立上がり、入力バッファ回路３０
の電流経路遮断用のｐチャネルＭＯＳトランジスタＰＱ
３を非導通状態とする。

【００６１】ラッチ回路３５は、その構成を後に詳細に
説明するが、ラッチ回路２ｂと実質的に同じ構成を備え
ており、内部クロック信号ｉｎｔＣＬＫがＨレベルに立
上がるとスルー状態とされ、この入力バッファ回路３０
から与えられる信号を取込み、内部クロック信号ｉｎｔ
ＣＬＫがＬレベルのときラッチ状態となる。入力バッフ
ァイネーブル信号ｉｎｔＺＣＫＥ０がＨレベルに立上が
った時点においては、既にラッチ回路３５においてこの
入力バッファ回路３０の出力信号が取込まれており、内
部信号ｉｎｔＣＯＭは、外部信号ＥＸＴに対応した状態
となっている。

【００６２】次いでこの内部クロック信号ｉｎｔＣＬＫ
０がＬレベルに立下がると、ラッチ回路２ｃがスルー状
態となり、ラッチ回路２ｂの出力信号に従って内部クロ
ックイネーブル信号ｉｎｔＺＣＫＥがＨレベルとなり
（内部クロックイネーブル信号ｉｎｔＣＫＥがＬレベル
となり）、内部クロック発生回路４がディスエーブル状
態とされ、内部クロック信号ｉｎｔＣＬＫをＬレベルに
固定する。したがって、クロックサイクル２において、
外部クロック信号ｅｘｔＣＬＫに従って第１の内部クロ
ック信号ｉｎｔＺＣＬＫ０が変化しても、内部クロック
発生回路４からの内部クロック信号ｉｎｔＣＬＫはＬレ
ベルを維持する。このクロックサイクル２において、外
部クロックイネーブル信号ｅｘｔＣＫＥはＨレベルに復
帰しており、内部クロック信号ｉｎｔＣＬＫ０の立上が
りに応答して、ラッチ回路２ｂがスルー状態となり、入
力バッファイネーブル信号ｉｎｔＺＣＫＥ０をＬレベル
に復帰させる。これにより、ｐチャネルＭＯＳトランジ
スタＰＱ３が導通状態とされ、入力バッファ回路３０が
作動状態とされる。このとき、外部信号ＥＸＴ
（（ｂ））は、ラッチ回路３５へは取込まれない（内部
クロック信号ｉｎｔＣＬＫはＬレベルに固定されてい
る）。したがって、内部信号ｉｎｔＣＯＭは、先のクロ
ックサイクル１において与えられた外部信号ＥＸＴ
（（ａ））に対応した状態（ａ）を維持する。

【００６３】次いで、内部クロック信号ｉｎｔＣＬＫ０
が外部クロック信号ｅｘｔＣＬＫに従ってＬレベルとな
ると、ラッチ回路２ｃがスルー状態となり、Ｌレベルの
入力バッファイネーブル信号ｉｎｔＣＫＥ０に従って内
部クロックイネーブル信号ｉｎｔＺＣＫＥがＬレベル
（内部クロックイネーブル信号ｉｎｔＣＫＥがＨレベ
ル）に復帰し、内部クロック発生回路４は作動状態とさ
れる。内部クロックイネーブル信号ｉｎｔＣＫＥがＨレ
ベルに立上がるタイミングが次のクロックサイクル３に
おいて取込まれる部信号ＥＸＴ（（ｃ））のセットアッ
プタイミングより遅い場合であっても、入力バッファイ
ネーブル信号ｉｎｔＺＣＫＥ０は既にＬレベルの活性状
態に復帰しており、リセット時間ｔｒがほぼ半クロック
サイクル期間あり、入力バッファ回路３０は確実に、外
部信号ＥＸＴをバッファ処理してラッチ回路３５へ与え
ることができる。したがって、この第１の内部クロック
信号ｉｎｔＣＬＫ０に同期して動作するラッチ回路２ｂ
からの信号ｉｎｔＺＣＫＥ０を入力バッファイネーブル
信号として利用することにより、外部クロック信号ｅｘ
ｔＣＬＫが高速のクロック信号であっても、リセット時
間ｔｒを確実に確保することができ、高速動作時におい
ても消費電流を低減してかつ確実に外部信号を取込んで
内部信号を生成することができる。

【００６４】クロックサイクル３においては、内部クロ
ック信号ｉｎｔＣＬＫ０の立上がりに同期して、内部ク
ロック信号ｉｎｔＣＬＫが立上がり、ラッチ回路３５が
入力バッファ回路３０から与えられた外部信号ＥＸＴ
（（ｃ））を取込んで、内部信号ｉｎｔＣＯＭ
（（ｃ））を出力する。上述のように、内部クロック信
号ｉｎｔＺＣＫＥよりも早いタイミングで第１の内部ク
ロック信号ｉｎｔＺＣＬＫ０に同期して変化する信号ｉ
ｎｔＺＣＫＥ０を入力バッファイネーブル信号として利
用して、入力バッファ回路３０の電源の供給ノード（電
源ノード３１および接地ノード３２両者を含む）の間の
電流の流れる経路を遮断することにより、高速動作時に
おいても、入力バッファ回路を必要なときのみ動作させ
かつ外部信号のセットアップ時間を保証することがで
き、正確に外部信号ＥＸＴを取込み内部信号ｉｎｔＣＯ
Ｍを生成することができる。これにより、高速かつ低消
費電流で動作するＳＤＲＡＭを得ることができる。

【００６５】［クロックバッファ回路の構成］図６は、
図４に示すクロックバッファ回路１および内部クロック
発生回路４の構成の一例を示す図である。図６におい
て、クロックバッファ１は、外部クロック信号ｅｘｔＣ
ＬＫを受けてバッファ処理するバッファ回路１ａと、バ
ッファ回路１ａの出力信号を反転するインバータ１ｃ
と、電源電圧Ｖｃｃとインバータ１ｃの出力信号とを受
けるＮＡＮＤ回路１ｄと、ＮＡＮＤ回路１ｄの出力を反
転するインバータ１ｅを含む。ＮＡＮＤ回路１ｄから補
の第１の内部クロック信号ｉｎｔＺＣＬＫ０が出力さ
れ、インバータ１ｅから第１の内部クロック信号ｉｎｔ
ＣＬＫ０が出力される。バッファ回路１ａは、たとえば
カレントミラー型差動増幅回路の構成を備える。このバ
ッファ回路１ａは常時動作し、外部クロック信号ｅｘｔ
ＣＬＫをバッファ処理しかつ反転して出力する。

【００６６】図５に示すように、内部クロック信号ｉｎ
ｔＣＬＫの立上がりが、インバータ１ｃにより遅延され
る場合、外部信号ＥＸＴのセットアップ時間ｔｓｕに対
し、さらにこのインバータ１ｃの有する遅延時間ｔｓ
ｕ′が実効的なセットアップ時間として付け加えられ
る。外部信号ＥＸＴは、内部クロック信号ｉｎｔＣＬＫ
に同期して取込まれてラッチされるためである。したが
って、この外部信号ＥＸＴの外部クロック信号ｅｘｔＣ
ＬＫに対するセットアップ時間ｔｓｕを短くしても、内
部で十分な時間のセットアップ時間（ｔｓｕ＋ｔｓ
ｕ′）を確保することができ、応じてサイクル期間を短
くすることができ、高速動作が可能となる。このセット
アップ時間およびホールド時間は、内部信号を確実に生
成するために内部アクセス動作に関係なく外部信号を一
定の状態に保持するために必要とされる時間であり、こ
れらの時間が短ければ短いほど、クロックサイクル期間
を短くすることができるためである。同様、外部クロッ
クイネーブル信号ｅｘｔＣＫＥに対しても、内部クロッ
ク信号ｉｎｔＣＬＫ０がインバータ１ｃにより遅延され
ているため、このセットアップ時間を実効的に長くする
ことができる。

【００６７】内部クロック発生回路４は、内部クロック
イネーブル信号ｉｎｔＣＫＥとインバータ１ｃの出力信
号を受けるＮＡＮＤ回路４ａと、ＮＡＮＤ回路４ａの出
力信号を受けるインバータ４ｂを含む。ＮＡＮＤ回路４
ａから補の内部クロック信号ｉｎｔＺＣＬＫが出力さ
れ、インバータ４ｂから内部クロック信号ｉｎｔＣＬＫ
が出力される。ＮＡＮＤ回路４ａは、インバータ１ｃの
出力信号と内部クロックイネーブル信号ｉｎｔＣＫＥを
受けるＡＮＤ回路で置換えられてもよい。その場合に
は、ただし、インバータ１ｃからは外部クロック信号ｅ
ｘｔＣＬＫと逆相のクロック信号が出力される。ＮＡＮ
Ｄ回路１ｄおよび４ａにより内部クロック信号ｉｎｔＺ
ＣＬＫ０およびｉｎｔＺＣＬＫの遅延時間は同じとな
り、早いタイミングで内部クロック信号ｉｎｔＣＬＫを
立上げて外部信号をラッチして内部信号ｉｎｔＣＯＭを
確定状態とでき、内部動作開始タイミングを早くでき
る。

【００６８】図７は、図６に示すクロックバッファ回路
１の変更例の構成および動作を示す図でる。図７（Ａ）
において、クロックバッファ回路１は、インバータ１ｃ
の出力信号ＣＬＫＸを反転しかつ遅延する遅延回路１ｇ
と、インバータ１ｃの出力信号と遅延回路１ｇの出力信
号を受けるＡＮＤ回路１ｈと、ＡＮＤ回路１ｈの出力信
号を受けるインバータ１ｆを含む。ＡＮＤ回路１ｈか
ら、補の内部クロック信号ｉｎｔＺＣＬＫ０が出力さ
れ、インバータ１ｆから内部クロック信号ｉｎｔＣＬＫ
０が出力される。

【００６９】この図７（Ａ）に示す構成の場合、ＡＮＤ
回路１ｈからは、図７（Ｂ）に示すように、インバータ
１ｃの入力信号φの立下がりに応答して、遅延回路１ｇ
が有する遅延時間Ｈレベルとされる内部クロック信号ｉ
ｎｔＣＬＫ０が出力される。内部クロック信号ｉｎｔＣ
ＬＫ０およびｉｎｔＣＬＫの立上がりのみが外部クロッ
ク信号ｅｘｔＣＬＫに同期し、その立下がりは、外部ク
ロック信号ｅｘｔＣＬＫの立下がりには同期しない。し
かしながら、このＳＤＲＡＭにおいては、入力段におい
て内部クロック信号ｉｎｔＣＬＫ０およびｉｎｔＣＬＫ
の立上がりに同期してラッチ回路がラッチ動作を行なっ
ており、確実に外部信号を取込み内部信号を生成するこ
とができる。この遅延回路１ｇが有する遅延時間は、１
クロックサイクル期間よりも短いが図７（Ｂ）に示すよ
うに、外部クロック信号ｅｘｔＣＬＫの半サイクルより
も短くてもよく、また長くてもよい（長い場合は破線で
示す）。内部クロック信号ｉｎｔＣＬＫの必要最小限の
Ｈレベル期間が確保されていればよい。

【００７０】図８は、内部クロックイネーブル信号ｉｎ
ｔＣＫＥおよび内部信号ｉｎｔＣＯＭを発生する部分の
具体的構成を示す図である。図８において、ＣＫＥバッ
ファ２は、外部クロックイネーブル信号ｅｘｔＣＫＥを
受けるバッファ２ａと、バッファ２ａの出力信号を遅延
する遅延回路２ｄと、遅延回路２ｄの出力信号を第１の
内部クロック信号ｉｎｔＣＬＫ０に同期して取込み、ラ
ッチしかつシフトして入力バッファイネーブル信号ｉｎ
ｔＣＫＥ０およびｉｎｔＺＣＫＥ０を出力するラッチ回
路２ｂと、このラッチ回路２ｂの出力信号をこの第１の
内部クロック信号ｉｎｔＺＣＬＫ０に同期して取込み、
ラッチし出力するラッチ回路２ｃを含む。

【００７１】ラッチ回路２ｂは、図１７（Ｂ）に示す構
成と同様、内部クロック信号ｉｎｔＣＬＫ０がＬレベル
のときにスルー状態とされ、内部クロック信号ｉｎｔＣ
ＬＫ０がＨレベルのときにラッチ状態とされるラッチ２
ｂａと、内部クロック信号ｉｎｔＣＬＫ０がＬレベルの
ときにラッチ状態とされ、かつ第１の内部クロック信号
ｉｎｔＣＬＫ０がＨレベルのときにスルー状態とされる
ラッチ２ｂｂを含む。この第１のラッチ２ｂａおよび第
２のラッチ２ｂｂの構成は、図１７（Ｂ）に示す構成と
同じであり、対応する部分には同一の参照番号を付す。
また、第２のラッチ回路２ｃの内部構成も、図１７
（Ｂ）に示す構成と同じであり、対応する部分には同一
の参照番号を付す。

【００７２】外部信号ＥＸＴから内部信号ｉｎｔＣＯＭ
を生成する入力バッファ回路は、入力バッファイネーブ
ル信号ｉｎｔＺＣＫＥ０に同期して選択的に活性状態と
される入力バッファ３０と、入力バッファ３０の出力信
号を遅延する遅延回路３７と、遅延回路３７の出力信号
を内部クロック信号ｉｎｔＣＬＫに同期して取込み、ラ
ッチしかつシフトして内部信号ｉｎｔＣＯＭおよびｉｎ
ｔＺＣＯＭを生成するラッチ回路３５を含む。このラッ
チ回路３５は、内部クロック信号ｉｎｔＣＬＫがＬレベ
ルのときにスルー状態とされ、かつ内部クロック信号ｉ
ｎｔＣＬＫがＨレベルのときにラッチ状態とされるラッ
チ３５ａと、ラッチ３５ａの出力信号を受けるように結
合され、内部クロック信号ｉｎｔＣＬＫがＨレベルのと
きにスルー状態とされ、内部クロック信号ｉｎｔＣＬＫ
がＬレベルのときにラッチ状態とされるラッチ３５ｂを
含む。入力バッファ３０は、図１に示すバッファと同
様、カレントミラー型差動増幅回路の構成を備え、入力
バッファイネーブル信号ｉｎｔＺＣＫＥ０がＬレベルの
ときに作動状態とされかつ入力バッファイネーブル信号
ｉｎｔＺＣＫＥ０がＨレベルのときにその電流経路が遮
断されて非作動状態とされる。

【００７３】ラッチ３５ａは、内部クロック信号ｉｎｔ
ＣＬＫおよびｉｎｔＺＣＬＫに同期して選択的に作動状
態とされて遅延回路３７の出力信号を反転する３状態イ
ンバータ４１ａと、３状態インバータ４１ａの出力信号
を受けるインバータ４１ｂと、インバータ４１ｂの出力
信号を反転してインバータ４１ｂの入力部へ伝達するイ
ンバータ４１ｃと、インバータ４１ｂの出力信号を反転
するインバータ４１ｄを含む。インバータ４１ｂおよび
４１ｃはラッチ回路を構成する。３状態インバータ４１
ａは、内部クロック信号ｉｎｔＣＬＫがＬレベルであ
り、かつ補の内部クロック信号ｉｎｔＺＣＬＫがＨレベ
ルのときに作動状態とされてインバータとして作用し、
内部クロック信号ｉｎｔＣＬＫがＨレベルでありかつ補
の内部クロック信号ｉｎｔＺＣＬＫがＬレベルのときに
は、出力ハイインピーダンス状態とされる。

【００７４】ラッチ３５ｂは、内部クロック信号ｉｎｔ
ＣＬＫとインバータ４１ｄの出力信号を受けるＮＡＮＤ
回路４１ｅと、内部クロック信号ｉｎｔＣＬＫとインバ
ータ４１ｂの出力信号を受けるＮＡＮＤ回路４１ｆと、
ＮＡＮＤ回路４１ｅの出力信号をその一方入力に受けて
内部信号ｉｎｔＣＯＭを出力するＮＡＮＤ回路４１ｇ
と、ＮＡＮＤ回路４１ｆの出力信号と内部信号ｉｎｔＣ
ＯＭを受けて補の内部信号ｉｎｔＺＣＯＭを出力するＮ
ＡＮＤ回路４１ｈを含む。ＮＡＮＤ回路４１ｈの出力す
る信号ｉｎｔＺＣＯＭはまたＮＡＮＤ回路４１ｇの他方
入力へ与えられる。

【００７５】このラッチ回路２ｂとラッチ回路３５は、
その内部構成は実質的に同じである。ラッチしシフトす
るタイミングを規定するクロック信号が異なるだけであ
る。第１の内部信号ｉｎｔＣＬＫ０は、図６に示すよう
に、インバータ１ｂを介して出力され、内部クロック信
号ｉｎｔＣＬＫはＮＯＲ回路４ａを介して出力される。
一方、補の第１の内部クロック信号ｉｎｔＺＣＬＫ０は
遅延回路１ｃから出力され、また補の内部クロック信号
ｉｎｔＺＣＬＫは、ＮＯＲ回路４ａからインバータ４ｂ
を介して出力される。したがって、内部クロック信号ｉ
ｎｔＣＬＫ０およびｉｎｔＣＬＫの変化タイミングの差
はほぼこのインバータ１ｂとＮＯＲ回路４ａにおける遅
延時間の差であり、ほぼ無視することができる値であ
る。

【００７６】同様、補の第１の内部クロック信号ｉｎｔ
ＺＣＬＫ０は、遅延回路からインバータ２段を介して出
力される構成とされれば、補の内部クロック信号ｉｎｔ
ＺＣＬＫおよびｉｎｔＺＣＬＫ０もほぼ同じタイミング
で発生される。したがって、入力バッファイネーブル信
号ｉｎｔＺＣＫＥ０が外部クロックイネーブル信号ｅｘ
ｔＣＫＥに従ってＨレベルとされるとき、この内部信号
ｉｎｔＣＯＭも既に外部信号ＥＸＴの状態に対応した状
態に変化して、ラッチ３５ｂにより保持されていると考
えることができる。したがって入力バッファイネーブル
信号ｉｎｔＺＣＫＥ０が早いタイミングで非活性状態
（Ｈレベル）とされても、そのときには、外部信号ＥＸ
Ｔは確実にラッチ回路３５で内部信号ｉｎｔＣＯＭとし
てラッチされていると考えることができる。次に、遅延
回路２ｄおよび３７の作用について説明する。

【００７７】図９は、図６ないし図８に示すバッファ回
路１ａ、２ａおよび３０各々の次段に設けられた遅延回
路１ｃ、２ｄおよび３７の作用を説明するためのタイミ
ングチャート図である。図９において、外部クロック信
号ｅｘｔＣＬＫは、遅延回路１ｃにより時間Ｔｄ０遅延
されて、第１の内部クロック信号ｉｎｔＣＬＫ０とな
る。内部クロック信号ｉｎｔＣＬＫは、ＮＯＲゲート４
ａの遅延を考慮して、外部クロック信号ｅｘｔＣＬＫに
対し時間Ｔｄ１遅れて変化する。外部信号ＥＸＴ
（（ａ））が、外部クロック信号ｅｘｔＣＬＫに対しセ
ットアップ時間Ｔｓｕを有し、かつ外部クロック信号ｅ
ｘｔＣＬＫに対するホールド時間が０の場合を考える。
この外部信号ＥＸＴは、遅延回路３７により時間Ｔｄ２
遅延される。したがってこの場合、この遅延回路３７の
出力信号（ａ）は、内部クロック信号ｉｎｔＣＬＫに対
し次式で表わされるセットアップ時間ｔｓｕおよびホー
ルド時間ｔｈを有する。

【００７８】ｔｓｕ＝Ｔｓｕ＋Ｔｄ１−Ｔｄ２、 ｔｈ＝Ｔｈ（＝０）＋Ｔｄ２−Ｔｄ１ したがって、Ｔｄ２＞Ｔｄ１の条件が満足されれば、外
部信号ＥＸＴの外部クロック信号ｅｘｔＣＬＫに対する
ホールド時間が０の場合であっても、内部クロック信号
ｉｎｔＣＬＫに対するホールド時間ｔｈが正の値（Ｔｄ
２−Ｔｄ１）とされ、早いタイミングで内部クロック信
号ｉｎｔＣＬＫ０が立上がっても（Ｔｄ０が極めて小さ
いとき）、確実に外部信号ＥＸＴを取込み、第１のラッ
チ３５ａの出力信号ｉｎｔＣＯＭ０を確定状態とするこ
とができる。

【００７９】また外部信号ＥＸＴ（（ｃ））の場合、遅
延回路３７の出力する信号の内部クロック信号ｉｎｔＣ
ＬＫに対するセットアップ時間ｔｓｕは、外部信号ＥＸ
Ｔ（ｃ）の外部クロック信号ｅｘｔＣＬＫに対するセッ
トアップ時間Ｔｓｕよりも短くなる。したがってこの場
合、必要最小限のセットアップ時間ｔｓｕを確保するた
めには、外部信号ＥＸＴ（（ｃ））のセットアップタイ
ミングを早くする必要が生じる。この遅延時間Ｔｄ２
は、遅延回路３７の出力信号のホールド時間を確保する
ために設けられるものであり、その値はリセット時間ｔ
ｒよりも十分小さく（ホールド時間はセットアップ時間
より短い）、したがってこの場合においても入力バッフ
ァイネーブル信号ｉｎｔＺＣＫＥ０がＬレベルに立下が
るタイミングは、外部信号ＥＸＴ（（ｃ））のセットア
ップタイミングよりも十分早く、高速動作時においても
確実に外部信号ＥＸＴのセットアップを行なうことがで
きる。内部クロック信号ｉｎｔＣＬＫの無効時、入力バ
ッファイネーブル信号ｉｎｔＺＣＫＥ０は、第１の内部
クロック信号ｉｎｔＣＬＫ０の立上がりに同期してＨレ
ベルとされる。入力バッファイネーブル信号ｉｎｔＺＣ
ＫＥ０は、図８に示すラッチ２ｂｂを介して生成され
る。したがって、内部クロック信号ｉｎｔＣＬＫ０がＨ
レベルに立上がってから、２段のゲート（ＮＡＮＤ回
路）の遅延が少なくとも必要とされる。一方、内部クロ
ック信号ｉｎｔＣＬＫは、１段のゲート（ＮＯＲ回路４
ａ）により、内部クロック信号ｉｎｔＺＣＬＫ０に従っ
て生成される。したがって、内部クロック信号ｉｎｔＣ
ＬＫの立上がりよりも、入力バッファイネーブル信号ｉ
ｎｔＺＣＫＥ０の立上がりは少なくとも１段のゲート分
遅くなる。このとき、内部クロック信号ｉｎｔＣＬＫと
入力バッファイネーブル信号ｉｎｔＺＣＫＥ０の立上が
りの時間差が小さく、ラッチ回路３５により外部信号Ｅ
ＸＴが取込まれる前に入力バッファ３０が非活性状態と
されることが考えられるが、内部クロック信号ｉｎｔＣ
ＬＫがＬレベルのときには、３状態インバータ４１ａが
作動状態とされており、その出力信号はラッチ４１ｂお
よび４１ｃによりラッチされており、また遅延回路３７
の出力信号がこの内部クロック信号ｉｎｔＣＬＫのＬレ
ベルからＨレベルへの遷移時において確定状態にあれ
ば、確実に外部信号ＥＸＴを取込み、ラッチして内部信
号ｉｎｔＣＯＭを生成することができる。

【００８０】このとき、特に、図６に示すように内部ク
ロック信号ｉｎｔＣＬＫ０およびｉｎｔＣＬＫがほぼ同
じタイミングで生成される場合、ラッチ回路２ｂおよび
３５は同じ構成を実質的に有しているため、入力バッフ
ァイネーブル信号ｉｎｔＺＣＫＥ０がＬレベルからＨレ
ベルに変化したとき、この内部信号ｉｎｔＣＯＭも、外
部信号ＥＸＴに従った状態に設定されていると考えるこ
とができ、したがって早いタイミングで入力バッファイ
ネーブル信号ｉｎｔＺＣＫＥ０が立上がっても、確実に
外部信号ＥＸＴを取込み内部信号ｉｎｔＣＯＭを生成す
ることができる。

【００８１】上述の説明においては、１クロックサイク
ル期間のみ外部クロックイネーブル信号ｅｘｔＣＫＥが
Ｌレベルとされる動作が示される。しかしながら、スタ
ンバイ時において連続的に外部クロックイネーブル信号
ｅｘｔＣＫＥをＬレベルに設定すれば、入力バッファイ
ネーブル信号ｉｎｔＣＫＥ０は連続的にＨレベルを維持
し、入力バッファ３０の電流経路がその間遮断され、消
費電流が低減される。図１０（Ａ）は、ＣＫＥバッファ
の変更例の構成を示す図である。図１０（Ａ）に示す、
ＣＫＥバッファの構成においては、内部クロックイネー
ブル信号ｉｎｔＣＫＥおよびｉｎｔＺＣＫＥを出力する
フリップフロップ２ｃに代えて、ラッチ回路２ｂからの
入力バッファイネーブル信号ｉｎｔＣＫＥ０およびｉｎ
ｔＺＣＫＥ０をそれぞれ遅延する遅延回路２ｅが設けら
れる。遅延回路２ｅは、入力バッファイネーブル信号ｉ
ｎｔＣＫＥ０を遅延して内部クロックイネーブル信号ｉ
ｎｔＣＫＥを出力する遅延回路２ｅａと、入力バッファ
イネーブル信号ｉｎｔＺＣＫＥ０を遅延して内部クロッ
クイネーブル信号ｉｎｔＺＣＫＥを出力する遅延回路２
ｅｂを含む。

【００８２】この図１０（Ａ）に示すような遅延回路２
ｅを用いた場合、図１０（Ｂ）に示すように、入力バッ
ファイネーブル信号ｉｎｔＣＫＥ０が、内部クロック信
号ｉｎｔＣＬＫ０の立上がりに同期して立下がった場
合、所定時間（遅延回路２ｅの有する遅延時間）経過後
に内部クロックイネーブル信号ｉｎｔＣＫＥ０がＬレベ
ルに立下がる。フリップフロップ２ｃは、外部クロック
イネーブル信号ｅｘｔＣＫＥを半クロックサイクル遅延
して伝達しかつ１クロックサイクル期間その状態を保持
する機能を備える。この１クロックサイクル期間保持す
る機能は、ラッチ回路２ｂにより実現される。したがっ
て、この遅延回路２ｅを用いても、確実に、活性状態の
外部クロックイネーブル信号ｅｘｔＣＫＥが与えられた
次のサイクルにおける内部クロック信号ｉｎｔＣＬＫの
発生を停止させることができる。

【００８３】この遅延回路２ｅを用いる場合、その遅延
時間によっては、内部クロック信号ｉｎｔＣＬＫがＨレ
ベルのときに、内部クロックイネーブル信号ｉｎｔＣＫ
ＥがＬレベルとされる可能性が存在する。この状態を避
けるためには、遅延回路２ｅａおよび２ｅｂの遅延時間
を、半クロックサイクル以上、１クロックサイクル未満
に設定すればよい。なお、クロック周波数が異なれば、
このクロックの１周期も異なり、内部クロック信号ｉｎ
ｔＣＬＫ０（ｉｎｔＣＬＫ）のＨレベルの期間の長さも
異なる。この場合、遅延回路２ｅａおよび２ｅｂそれぞ
れにおいて複数の遅延時間を実現する遅延素子を設け、
用いられる外部クロック信号ｅｘｔＣＬＫの周波数に応
じてその適当な遅延時間の遅延素子を選択する構成が利
用されればよい。このような構成としては、たとえばＳ
ＤＲＡＭに通常設けられるコマンドレジスタに、遅延時
間選択用のデータを格納し、縦続接続された遅延素子
を、その格納データに応じて選択的に短絡する構成を利
用することができる。

【００８４】［入力バッファ回路の変更例］図１１は、
この発明の実施の形態１において利用される入力バッフ
ァ回路の変更例の構成を示す図である。この図１１にお
いて、入力バッファ３０は、外部信号ＥＸＴと基準電圧
Ｖｒｅｆを差動的に増幅する差動増幅回路３０ａと、こ
の差動増幅回路３０ａの内部接地ノード（差動ｎチャネ
ルＭＯＳトランジスタの共通ソースノード）と接地ノー
ド３２との間に接続されるｎチャネルＭＯＳトランジス
タＮＱ３を含む。このＭＯＳトランジスタＮＱ３は、そ
のゲートに入力バッファイネーブル信号ｉｎｔＣＫＥ０
を受ける。差動増幅回路３０ａは、電源ノード３１から
電源電圧Ｖｄｄを供給される。この図１１に示す構成に
おいては、入力バッファイネーブル信号ｉｎｔＣＫＥ０
がＬレベルとされると、ｎチャネルＭＯＳトランジスタ
ＮＱ３が非導通状態とされ、この差動増幅回路３０ａか
ら接地ノード３２へ電流が流れる経路が遮断され、差動
増幅回路３０ａは非作動状態とされる。

【００８５】この差動増幅回路３０ａは、負入力に外部
信号ＥＸＴを受け、正入力に基準電圧Ｖｒｅｆを受けて
いるが、その内部構造は、図１に示す入力バッファ回路
３０に含まれるトランジスタＰＱ１、ＰＱ２、ＮＱ１、
ＮＴおよびＮＱ２で構成される差動増幅回路と同じ構成
を備える。この差動増幅回路３０ａは、異なる内部構造
を備えていてもよく、基準電圧Ｖｒｅｆと外部信号ＥＸ
Ｔとを差動増幅する機能を備えていればよい。この図１
１に示す構成においても、内部クロック信号ｉｎｔＣＬ
Ｋが発生されない場合に、差動増幅回路３０ａの電源ノ
ード３１と接地ノード３２との間の電流が流れる経路が
遮断されるため、必要なときのみこの入力バッファ回路
３０を動作させることができ、消費電流を低減すること
ができる。

【００８６】［入力バッファ回路の変更例２］図１２
は、この発明の実施の形態１に従う入力バッファ回路の
変更例２の構成を示す図である。図１２において、入力
バッファ３０を構成する差動増幅回路３０ａは、電源ノ
ード３１からｐチャネルＭＯＳトランジスタＰＱ３を介
して電源電圧Ｖｄｄを供給され、またｎチャネルＭＯＳ
トランジスタＮＱ３を介して接地ノード３２から接地電
圧Ｖｓｓを供給される。ＭＯＳトランジスタＰＱ３のゲ
ートには入力バッファイネーブル信号ｉｎｔＺＣＫＥ０
が与えられ、ＭＯＳトランジスタＮＱ３のゲートには、
入力バッファイネーブル信号ｉｎｔＣＫＥ０が与えられ
る。この図１２に示す構成の場合、入力バッファイネー
ブル信号ｉｎｔＺＣＫＥ０およびｉｎｔＣＫＥ０に従っ
て、ＭＯＳトランジスタＰＱ３およびＮＱ３がともに非
導通状態とされ、差動増幅回路３０ａは、電源ノード３
１および接地ノード３２から分離される。この状態にお
いて、出力信号ＺＯＵＴがリーク電流またはノイズなど
の影響で変動した場合においても、差動増幅回路３０ａ
においては何ら電流は消費されず（出力ノードと電源供
給ノード（電源ノード３１および接地ノード３２両者を
含む）から分離されているため）、消費電流をより低減
することができる。

【００８７】［他の適用例］上述の説明においては、Ｓ
ＤＲＡＭの入力バッファ回路が説明されている。しかし
ながら、たとえばシンクロナスＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）のようなメモリであっ
ても、クロック信号に同期して外部信号の取込が行なわ
れるメモリ装置であるかぎり同様の効果を得ることがで
きる。

【００８８】

【発明の効果】以上のように、この発明に従えば、クロ
ック同期型半導体記憶装置において、内部クロック信号
の前縁（立上り）に同期して入力バッファイネーブル信
号を発生して入力バッファの電流経路を遮断する構成に
しているため、内部クロック信号非発生時から発生状態
への復帰時においても、確実に与えられた外部信号のセ
ットアップ時間を確保することができ、高速動作する低
消費電流のクロック同期型半導体記憶装置を実現するこ
とができる。

【００８９】このとき、外部信号が取込まれて内部信号
状態が確定してから入力バッファ回路を非作動状態とし
ているため、この外部信号のホールド時間が短い時間に
おいても、確実に外部信号に対応した内部信号を生成す
ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態に従うＳＤＲＡＭの出
発点の構成を示す図である。

【図２】 図１に示す構成の動作を示すタイミングチャ
ート図である。

【図３】 図１に示す構成の問題点を説明するためのタ
イミングチャート図である。

【図４】 この発明の実施の形態に従うＳＤＲＡＭの要
部の構成を示す図である。

【図５】 図４に示す構成の動作を示すタイミングチャ
ート図である。

【図６】 図４に示すクロックバッファ回路の構成の一
例を示す図である。

【図７】 （Ａ）は、図４に示すクロックバッファ回路
の変更例の構成を示し、（Ｂ）はその動作波形を示す図
である。

【図８】 図４に示すＣＫＥバッファおよび外部信号入
力バッファの構成の一例を示す図である。

【図９】 図８に示す構成の動作を示すタイミングチャ
ート図である。

【図１０】 （Ａ）は、図８に示すＣＫＥバッファの変
更例の構成を示し、（Ｂ）は、その動作波形を示す図で
ある。

【図１１】 この発明の実施の形態に従う入力バッファ
回路の変更例１の構成を示す図である。

【図１２】 この発明の実施の形態１に従う入力バッフ
ァ回路の変更例２の構成を示す図である。

【図１３】 ＳＤＲＡＭの外部ピン配置を示す図であ
る。

【図１４】 ＳＤＲＡＭの動作を説明するためのタイミ
ングチャート図である。

【図１５】 ＳＤＲＡＭの全体の構成を概略的に示す図
である。

【図１６】 （Ａ）は、クロックイネーブル信号の差異
を説明するためのタイミングチャート図であり、（Ｂ）
は、このクロックイネーブル信号の利用の一例を示すタ
イミングチャート図である。

【図１７】 （Ａ）は、従来のクロックバッファ回路の
構成を示し、（Ｂ）は、従来のＣＫＥバッファ回路の構
成の一例を示す図である。

【図１８】 図１７（Ａ）および（Ｂ）に示す構成の動
作を示すタイミングチャートである。

【図１９】 従来のＳＤＲＡＭの入力バッファ初段の構
成の一例を示す図である。

【符号の説明】

１ クロックバッファ回路、２ ＣＫＥバッファ、２ａ
入力バッファ回路、２ｂ，２ｃ ラッチ回路、３ 入
力バッファ回路、４ 内部クロック信号発生回路、ＰＱ
３ ｐチャネルＭＯＳトランジスタ、３５ ラッチ回
路、３１ 電源ノード、３２ 接地ノード、１ｄ，４ａ
ＮＡＮＤ回路、１ｈ ＡＮＤ回路、１ｆインバータ、
２ｄ 遅延回路、３７ 遅延回路、２ｂａ 第１のラッ
チ、２ｂｂ 第２のラッチ、３５ａ 第１のラッチ、３
５ｂ 第２のラッチ、２ｅａ，２ｅｂ 遅延回路、ＮＱ
３ ｎチャネルＭＯＳトランジスタ、３０ａ 差動増幅
回路。なお、図において同一符号は、同一または相当部
分を示す。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる外部クロック信号に
   同期して動作する同期型半導体記憶装置であって、 前記外部クロック信号に従って第１の内部クロック信号
   を生成するクロックバッファ手段、 前記外部クロック信号の有効を指示する外部から与えら
   れる外部クロックイネーブル信号を前記第１の内部クロ
   ック信号に同期して取込み前記外部クロックイネーブル
   信号の活性化時活性状態とされる入力バッファイネーブ
   ル信号を生成して出力するラッチ手段、 前記入力バッファイネーブル信号を遅延して内部クロッ
   クイネーブル信号を生成するクロックイネーブル手段、 前記内部クロックイネーブル信号の活性化時に活性状態
   とされ、前記外部クロック信号に従って第２の内部クロ
   ック信号を生成する内部クロック生成手段、および前記
   入力バッファイネーブル信号の活性化時活性状態とされ
   て前記外部クロック信号および前記外部クロックイネー
   ブル信号と異なる外部から与えられる信号をバッファ処
   理する入力バッファ手段を備え、前記入力バッファ手段
   は第１および第２の電源供給ノード上の電圧を動作電源
   電圧として動作しかつ前記入力バッファイネーブル信号
   の非活性化時前記第１および第２の電源供給ノード間の
   電流が流れる経路を遮断する手段を含み、さらに前記第
   ２の内部クロック信号に同期して前記入力バッファ手段
   の出力信号をラッチして内部信号を生成する内部信号生
   成手段を備える、同期型半導体記憶装置。
2. 【請求項２】 外部から与えられる、第１の電位レベル
   と第２の電位レベルとの間で変化する外部クロック信号
   に同期して動作する同期型半導体記憶装置であって、 前記外部クロック信号に従って第１の内部クロック信号
   を生成するクロックバッファ手段、 前記外部クロック信号の有効を指示する外部から与えら
   れる外部クロックイネーブル信号を、前記第１の内部ク
   ロック信号の前記第１の電位レベルから前記第２の電位
   レベルへの変化に同期してラッチしかつ出力するラッチ
   手段、 前記ラッチ手段の出力信号を遅延して内部クロックイネ
   ーブル信号を生成するクロックイネーブル手段、 第１および第２の電源供給ノードの間に結合され、前記
   ラッチ手段の出力信号に応答して前記第１および第２の
   電源ノード間の電流が流れる経路が選択的に遮断され、
   かつ電源供給ノード間の導通時動作して外部から与えら
   れる信号をバッファ処理する入力バッファ手段、 前記内部クロックイネーブル信号の活性化時活性化さ
   れ、前記外部クロック信号に従って第２の内部クロック
   信号を生成するクロック生成手段、および前記ラッチ手
   段と実質的に同一の構成を有し、前記入力バッファ手段
   からの信号を前記第２の内部クロック信号の前記第１の
   電位レベルから前記第２の電位レベルへの変化に応答し
   てラッチして内部信号を生成する内部信号生成手段を備
   える、同期型半導体記憶装置。
3. 【請求項３】 前記ラッチ手段は、 前記外部クロックイネーブル信号をバッファ処理するバ
   ッファ回路と、 前記バッファ回路の出力信号を受けるように結合され、
   前記第１の内部クロック信号が前記第２の電位レベルの
   ときに前記バッファ回路の出力信号を通過させるスルー
   状態となり、かつ前記第１の内部クロック信号が前記第
   １の電位レベルのときに、前記バッファ回路から与えら
   れた信号にかかわらず、その出力信号の状態を保持する
   ラッチ状態とされる第１のラッチと、 前記第１のラッチに結合され、前記第１の内部クロック
   信号が前記第１の電位レベルのときに前記ラッチ状態と
   なりかつ前記第１の内部クロック信号が前記第２の電位
   レベルのときに前記スルー状態とされる第２のラッチを
   備える、請求項１または２記載の同期型半導体記憶装
   置。
4. 【請求項４】 前記クロックイネーブル手段は、前記第
   １の内部クロック信号に同期して前記ラッチ手段と相補
   的にラッチ状態とされるラッチ回路を備える、請求項１
   ないし３のいずれかに記載の同期型半導体記憶装置。
5. 【請求項５】 前記クロックバッファ手段は、 前記外部クロック信号をバッファ処理するバッファ回路
   と、 前記バッファ回路の出力信号の第１の電位レベルから第
   ２の電位レベルへの変化に同期して前記第１のレベルか
   ら前記第２の電位レベルへ変化する信号を生成して前記
   第１の内部クロック信号を生成する手段を備える、請求
   項１ないし４のいずれかに記載の同期型半導体記憶装
   置。
6. 【請求項６】 前記バッファ回路の出力信号を遅延して
   前記第１の内部クロック信号生成手段へ与える遅延回路
   をさらに備える、請求項５記載の同期型半導体記憶装
   置。
7. 【請求項７】 前記ラッチ手段は、前記バッファ回路と
   前記第１のラッチとの間に設けられる遅延回路をさらに
   備える、請求項３記載の同期型半導体記憶装置。
8. 【請求項８】 前記入力バッファ手段と前記内部信号生
   成手段の間に設けられる遅延回路をさらに備える、請求
   項１ないし７のいずれかに記載の同期型半導体記憶装
   置。