KR100743633B1 - 반도체 메모리 장치의 명령어 디코딩 회로 - Google Patents

반도체 메모리 장치의 명령어 디코딩 회로 Download PDF

Info

Publication number
KR100743633B1
KR100743633B1 KR1020050134033A KR20050134033A KR100743633B1 KR 100743633 B1 KR100743633 B1 KR 100743633B1 KR 1020050134033 A KR1020050134033 A KR 1020050134033A KR 20050134033 A KR20050134033 A KR 20050134033A KR 100743633 B1 KR100743633 B1 KR 100743633B1
Authority
KR
South Korea
Prior art keywords
signal
output
combining
clock pulse
command signals
Prior art date
Application number
KR1020050134033A
Other languages
English (en)
Other versions
KR20070070970A (ko
Inventor
유성녀
권대한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050134033A priority Critical patent/KR100743633B1/ko
Publication of KR20070070970A publication Critical patent/KR20070070970A/ko
Application granted granted Critical
Publication of KR100743633B1 publication Critical patent/KR100743633B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 특정 동작을 수행하기 위해 외부로부터 입력된 명령 신호들을 디코딩하지 않을 때 발생하는 누설 전류를 줄이기 위한 반도체 메모리 장치의 명령어 디코딩 회로에 관한 것이다. 이 회로는, 명령 펄스 신호(RAS_P,CAS_P)를 조합한 후, 내부 동작의 기준이 되는 클럭 펄스 신호에 동기시켜서 제어 신호(CLKPD_DEC)로 출력하는 제어부(100)와, 제어 신호(CLKPD_DEC)의 상태에 따라 외부로부터 입력되는 명령 신호들(IN1~IN4)을 선택적으로 디코딩하여서 내부 동작을 수행하기 위한 출력 신호(OUT)로 출력하는 디코딩부(200)를 포함한다.

Description

반도체 메모리 장치의 명령어 디코딩 회로{COMMAND DECODING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 명령어 디코더를 설명하기 위한 회로도.
도 2는 본 발명에 따른 반도체 메모리 장치의 명령어 디코딩 회로의 바람직한 실시 예를 나타내는 블록도.
도 3은 도 2의 디코더들에 대한 실시 예를 나타내는 블록도.
도 4는 본 발명에 따른 명령어 디코더들의 제어부(100)를 나타내는 회로도.
도 5는 본 발명에 따른 명령어 디코더들의 제어부(100)의 동작을 설명하기 위한 파형도.
도 6은 본 발명에 따른 명령어 디코더들의 디코딩부(200)의 동작을 설명하기 위한 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 특정 동작을 수행하기 위해 외부로부터 입력된 명령 신호들을 디코딩하는 반도체 메모리 장치의 명령어 디코딩 회로에 관한 것이다.
일반적으로, 디램(DRAM)은 외부로부터 칩 선택신호(CS), 로오 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 및 라이트 인에이블 신호(WE) 등의 명령 신호들을 입력받으며, 상기 명령 신호들의 조합에 의해 액티브(active), 쓰기(write), 읽기(read), 프리차지(prechage), 인터럽트(interrupt), 및 리프레쉬(refresh) 등의 동작들을 수행한다.
상기 명령 신호들은 도 1과 같은 명령어 디코더에 따라 상기 동작을 수행시키기 위한 신호를 변환되어 출력된다. 일 예로 명령 신호들이 입력 신호들(IN1~IN4)로 입력되는 경우를 가정하여 상기 동작을 도 1을 참조하여 설명한다.
종래의 명령어 디코더는 일정 주기마다 하이 레벨의 펄스를 발생하는 클럭 펄스 신호(CLKP)가 하이 펄스 상태로 입력될 때, 다수의 낸드 게이트(NA1~NA3)와 인버터(IV1~IV3)를 통하여 발생된 디코딩 신호(IN_DEC)와 디코딩 신호(IN_DEC)의 위상이 반전된 신호(INB_DEC)의 상태에 따라 서로 다른 전류 패스 경로가 형성된다.
즉, 종래의 명령어 디코더는 클럭 펄스 신호(CLKP)가 하이 펄스 상태로 입력되고 입력 신호들(IN1~IN4)을 조합하여서 하이 레벨의 디코딩 신호(IN_DEC)를 출력할 경우, NMOS 트랜지스터(NM1,NM2)가 턴 온되어서 도 1에 표기된 실선의 화살(PATH_A) 방향으로 전류가 흐르고, 이후, 세 개의 인버터(IV6~IV8)를 통하여 인에이블된 출력 신호(OUT)를 출력한다.
이때, 실선의 화살(PATH_A) 방향은 전원에서 PMOS 트랜지스터(PM1), NMOS 트랜지스터(NM4), NMOS 트랜지스터(NM2), 및 NMOS 트랜지스터(NM1)를 거쳐 접지로 흐 르는 전류의 방향을 의미한다.
반면에, 종래의 명령어 디코더는 클럭 펄스 신호(CLKP)가 하이 펄스 상태로 입력되고 입력 신호들(IN1~IN4)을 조합하여서 로우 레벨의 디코딩 신호(IN_DEC)를 출력할 경우, NMOS 트랜지스터(NM2)가 턴 온되어서 도 1에 표기된 점선의 화살(PATH_B) 방향으로 전류가 흐르고, 이후, 세 개의 인버터(IV6~IV8)를 통하여 디스에이블된 출력 신호(OUT)를 출력한다.
이때, 점선의 화살(PATH_B) 방향은 전원에서 PMOS 트랜지스터(PM3), NMOS 트랜지스터(NM5), NMOS 트랜지스터(NM3), 및 NMOS 트랜지스터(NM1)를 거쳐 접지로 흐르는 전류의 방향을 의미한다.
그러나, 도 1과 같은 종래의 회로에 있어서, 요구된 동작을 수행할 경우, 즉, 명령 신호들 중 최소한 하나 이상이 인에이블 된 상태에서는 실선의 화살(PATH_A) 방향으로 전류 패스 경로가 형성되고, 상기 요구된 동작을 수행하지 않을 경우, 즉, 명령 신호들 모두 디스에이블된 상태에서는 점선의 화살(PATH_B) 방향으로 전류 패스 경로가 형성된다.
결국, 종래의 도 1과 같이 명령 신호에 대응하여 디코딩을 수행하는 회로는 외부로부터 요구된 동작을 수행하지 않을 경우에도 점선의 화살(PATH_B) 방향으로 전류 패스 경로가 형성되므로, 사용하지 않을 때도 전류를 소모하는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 외부로부터 동작 요구가 없을 경우, 명령어 디코딩 회로에서 발생하는 전류 소모를 줄이기 위함이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 명령어 디코딩 회로는, 외부로부터 입력되는 제 1 명령 신호들이 인에이블 상태이면 상기 제 1 명령 신호들에 동기된 상태로 클럭 펄스 신호를 출력하고, 상기 제 1 명령 신호들이 디스에이블 상태이면 상기 클럭 펄스 신호를 디스에이블 상태로 출력하는 제어부와, 상기 클럭 펄스 신호에 의하여 외부로부터 입력되는 제 2 명령 신호들을 디코딩하여 출력하고, 상기 클럭 펄스 신호가 디스에이블 상태이면 상기 제 2 명령 신호들을 출력하기 위한 방전 경로를 차단함을 특징으로 하는 디코더부를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 명령 신호들은 최소한 로오 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호를 포함하는 것이 바람직하다.
상기 구성에서, 상기 제 2 명령 신호들은 로오 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호, 및 라이트 인에이블 신호 중 최소한 하나 이상을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제어부는, 상기 제 1 명령 신호들을 논리 조합하는 제 1 조합 수단; 상기 조합 수단에서 출력된 신호의 상태에 따라 접지 레벨을 가진 신호와 전원 레벨을 가진 신호를 선택적으로 출력하는 제 1 스위칭 수단; 상기 스위칭 수단에서 출력된 신호를 래치하는 제 1 래치 수단; 상기 제어 신호의 상태에 따 라 상기 제 1 래치 수단에서 출력된 신호를 선택적으로 래치하는 제 2 래치 수단; 상기 제 2 래치 수단에서 출력된 신호를 반전 지연하여서 상기 스위칭 수단을 제어하기 위한 신호로 출력하는 반전/지연 수단; 및 상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 조합하는 제 2 조합 수단;을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제 1 조합 수단은, 상기 제 1 명령 신호들을 노아 조합하는 노아 게이트와, 상기 노아 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제 1 스위칭 수단은, 상기 제 1 조합 수단에서 출력된 신호에 따라 접지 레벨의 신호를 선택적으로 출력하는 NMOS 트랜지스터; 상기 반전/지연 수단에서 출력된 신호에 따라 전원 레벨의 신호를 선택적으로 출력하는 제 1 PMOS 트랜지스터; 및 상기 제 1 조합 수단에서 출력된 신호에 따라 상기 제 1 PMOS 트랜지스터에서 출력된 신호를 선택적으로 출력하는 제 2 PMOS 트랜지스터;로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제 2 래치 수단은, 상기 클럭 펄스 신호가 펄스를 발생할 때 상기 제 1 래치 수단에서 출력된 신호를 통과시키는 제 1 패스 게이트; 상기 제 1 패스 게이트에서 출력된 신호를 래치하는 제 1 래치; 상기 클럭 펄스 신호가 디스에이블 상태일 때 상기 제 2 래치에서 출력된 신호를 통과시키는 제 2 패스 게이트; 및 상기 제 2 패스 게이트에서 출력된 신호를 래치하는 제 2 래치;로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제 2 조합 수단은, 상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 낸드 조합하는 낸드 게이트와, 상기 낸드 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제어부는 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호를 입력받는 인버터 수단과, 상기 인버터 수단에서 출력되는 신호가 인에이블될 때 상기 제 1 스위칭 수단의 출력 노드의 전위를 하이 레벨로 상승시키는 제 2 스위칭 수단을 더 구비하는 것이 바람직하다.
상기 구성에서, 상기 디코딩부는, 상기 제 2 명령 신호들을 조합하여서 제 1 신호와 상기 제 1 신호의 위상이 반전된 제 2 신호로 출력하는 조합 수단; 상기 클럭 펄스 신호에 의해 동작하며, 상기 제 1 및 제 2 신호의 전위 차를 비교 증폭하여서 제 3 신호로 출력하는 증폭 수단; 및 상기 제 3 신호를 반전 지연시켜서 상기 출력 신호로 출력하는 출력 수단;을 포함하는 것이 바람직하다.
상기 구성에서, 상기 증폭 수단은 상기 제 1 신호가 하이 레벨이고 상기 제어 신호가 인에이블될 때 상기 제 3 신호의 전위가 접지 레벨로 하강하며, 상기 제 1 신호가 로우 레벨이고 상기 제어 신호가 인에이블될 때 상기 제 3 신호의 전위가 전원 레벨로 상승하는 것이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 명령어 디코딩 회로는 외부로부터 입력되는 제 1 명령 신호들을 디코딩하여서 제 1 신호와 상기 제 1 신호의 위상이 반전된 제 2 신호로 출력하는 디코딩부; 외부로부터 입력되는 제 2 명령 신호들이 인에이블 상태이면 상기 제 2 명령 신호들에 동기된 클럭 펄스 신호에 의해 턴 온되고, 상기 제 2 명령 신호들이 디스에이블 상태이면 디스에이블 상태의 상기 클럭 펄스 신호에 의해 턴 오프되며, 상기 제 2 명령 신호들이 인에이블 상태이면 상기 제 1 및 제 2 신호의 전위 차를 비교 증폭하여서 제 3 신호로 출력하는 증폭부; 및 상기 제 3 신호를 반전 지연시켜서 상기 출력 신호로 출력하는 출력부;을 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 명령 신호들은 로오 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호, 및 라이트 인에이블 신호 중 최소한 하나 이상을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제 2 명령 신호들은 최소한 로오 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호를 포함하는 것이 바람직하다.
상기 구성에서, 상기 증폭부는, 상기 제 2 명령 신호들을 조합하여서 상기 제 2 명령 신호들에 동기된 클럭 펄스 신호를 출력하는 제어 수단과, 상기 클럭 펄스 신호가 인에이블 상태일 때 상기 제 1 및 제 2 신호의 전위 차를 비교 증폭하여서 상기 제 3 신호로 출력하는 증폭 수단;을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제어 수단은, 상기 제 2 명령 신호들을 논리 조합하는 제 1 조합 수단; 상기 조합 수단에서 출력된 신호의 상태에 따라 접지 레벨을 가진 신호와 전원 레벨을 가진 신호를 선택적으로 출력하는 제 1 스위칭 수단; 상기 스위칭 수단에서 출력된 신호를 래치하는 제 1 래치 수단; 상기 클럭 펄스 신호의 상태에 따라 상기 제 1 래치 수단에서 출력된 신호를 선택적으로 래치하는 제 2 래치 수단; 상기 제 2 래치 수단에서 출력된 신호를 반전 지연하여서 상기 스위칭 수단 을 제어하기 위한 신호로 출력하는 반전/지연 수단; 및 상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 조합하는 제 2 조합 수단;을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제 1 조합 수단은, 상기 제 2 명령 신호들을 노아 조합하는 노아 게이트와, 상기 노아 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제 1 스위칭 수단은, 상기 제 1 조합 수단에서 출력된 신호에 따라 접지 레벨의 신호를 선택적으로 출력하는 NMOS 트랜지스터; 상기 반전/지연 수단에서 출력된 신호에 따라 전원 레벨의 신호를 선택적으로 출력하는 제 1 PMOS 트랜지스터; 및 상기 제 1 조합 수단에서 출력된 신호에 따라 상기 제 1 PMOS 트랜지스터에서 출력된 신호를 선택적으로 출력하는 제 2 PMOS 트랜지스터;로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제 2 래치 수단은, 상기 클럭 펄스 신호가 하이 레벨의 펄스를 발생할 때 상기 제 1 래치 수단에서 출력된 신호를 통과시키는 제 1 패스 게이트; 상기 제 1 패스 게이트에서 출력된 신호를 래치하는 제 1 래치; 상기 클럭 펄스 신호가 로우 레벨 상태일 때 상기 제 2 래치에서 출력된 신호를 통과시키는 제 2 패스 게이트; 및 상기 제 2 패스 게이트에서 출력된 신호를 래치하는 제 2 래치;로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제 2 조합 수단은, 상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 낸드 조합하는 낸드 게이트와, 상기 낸드 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제어 수단은 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호를 입력받는 인버터 수단과, 상기 인버터 수단에서 출력되는 신호가 인에이블될 때 상기 제 1 스위칭 수단의 출력 노드의 전위를 하이 레벨로 상승시키는 제 2 스위칭 수단을 더 구비하는 것이 바람직하다.
상기 구성에서, 상기 증폭 수단은 상기 제 1 신호가 하이 레벨이고 상기 클럭 펄스 신호가 인에이블될 때 상기 제 3 신호가 접지 레벨로 하강하며, 상기 제 1 신호가 로우 레벨이고 상기 클럭 펄스 신호가 인에이블될 때 상기 제 3 신호가 전원 레벨로 상승하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예는 도 2와 같은 블록 다이어그램을 갖는 회로에 적용된다. 도 2에서는 반도체 메모리 장치에 구비된 다수의 어드레스 버퍼와 명령어 디코더들 중 일부를 도시하며, 도시된 명령어 디코더들(20~70)은 각각 데이터를 처리하기 위한 디코더, 버스트 동작에 관련된 디코더, DDR 모드와 SDR 모드에 따른 읽기 및 쓰기 동작에 관여하는 디코더 등으로 구분할 수 있다.
구체적으로, 도 2에는 명령 신호로써 어드레스 신호(ADD<0:12>)와, 외부로부터 입력된 명령 신호들(CS,RAS,CAS,WE)이 버퍼링된 후 반전된 명령 신호들(CSB,RASB,CASB,WEB)이 제공되며, 이 신호들의 동기화를 위하여 클럭 펄스 신호(CLKP)가 제공된다.
그리고, 도 2에는 어드레스 버퍼(10)와 명령어 디코더들(20~70)이 구성되며, 각 명령어 디코더들(20~70)은 반전된 명령 신호들(CSB,RASB,CASB,WEB)을 디코딩하고, 어드레스 버퍼(10)는 각 명령어 디코더들(20~70)에서 조합된 신호에 의해 수행되는 동작에 해당하는 어드래스(ADD<0:12>)를 래치한다.
여기서, 어드레스 버퍼(10)와 명령어 디코더들(20~70)은 각각 도 3과 같이 제어부(100)와 디코딩부(200)를 구비한다. 제어부(100)는 명령 펄스 신호(RAS_P,CAS_P)의 인에이블/디스에이블 상태에 따라 클럭 펄스 신호(CLKP)를 인에이블된 제어 신호(CLKPD_DEC)로 제공하거나 고정된 전위를 갖는 디스에이블 상태의 제어 신호(CLKPD_DEC)로 제공하며, 디코딩부(200)는 제어부(100)에서 제공되는 제어 신호(CLKPD_DEC)에 의하여 디코딩을 수행한다.
구체적으로, 도 4 내지 도 6을 참조하여 실시예의 동작을 설명한다.
제어부(100)는 도 4에 도시된 바와 같이, 특정 동작을 수행하기 위해 명령 펄스 신호(RAS_P,CAS_P) 중 하나가 하이 펄스를 발생하므로, 이 명령 펄스 신호(RAS_P,CAS_P)를 이용하여서 디코딩부(200)를 제어하기 위한 제어 신호(CLKPD_DEC)를 생성한다.
이러한 제어부(100)의 동작을 도 4 및 도 5를 참조하여 상세히 살펴보기로 한다. 여기서, 도 5에 표기된 'ACT0'과 'ACT1'은 액티브 명령이고, 'WT0'과 'WT1'은 쓰기 명령을 의미한다. 그리고, 도 5에 표기된 'RD0'과 'RD1'은 읽기 명령이고, 'PREA'는 프리차지 명령을 의미한다.
우선, PMOS 트랜지스터(PM5)는 인버터(IV9)를 통해 반전된 파워 업(POWUP)에 의해 턴 온되어서 노드(ND1)의 전위를 하이 레벨로 상승시킨다. 따라서, 제어부(100)는 낸드 게이트(NA4)에 의해 클럭 펄스 신호(CLKP)의 상태와 관계없이 로우 레벨의 제어 신호(CLKPD_DEC)를 출력한다. 즉, 제어부(100)는 파워 업(POWUP)가 인에이블될 때 초기화된다. 여기서, 파워 업(POWUP) 신호는 반도체 메모리 장치에 구비된 내부 소자들을 초기화시키기 위한 신호이다.
그리고, 파워 업(POWUP) 신호가 디스에이블되고 명령 펄스 신호(RAS_P,CAS_P) 중 하나가 하이 펄스 상태로 입력될 때, 즉, 외부로부터 특정 명령이 입력될 때, NMOS 트랜지스터(NM6)는 턴 온되어서 노드(ND1)의 전위를 접지 레벨로 하강시킨다. 따라서, 래치 신호(CLKPD)는 래치(LAT1)에 의해 하이 레벨 상태를 유지한다.
이 상태에서 클럭 펄스 신호(CLKP)가 하이 펄스로 입력될 때, 낸드 게이트(NA4)와 인버터(IV15)는 하이 레벨의 래치 신호(CLKPD)와 하이 레벨의 클럭 펄스 신호(CLKP)를 낸드 조합한 후 위상을 반전하여서 하이 레벨의 출력 신호(CLKPD_DEC)로 출력한다. 그리고, 클럭 펄스 신호(CLKP)에 의해 패스 게이트(PG1)가 턴 온되므로, 래치(LAT2)는 하이 레벨의 래치 신호(CLKPD)를 입력받아서 래치한다.
이와 같이, 제어부(100)는 명령 펄스 신호(RAS_P,CAS_P) 중 하나가 하이 펄스 상태로 입력되고 클럭 펄스 신호(CLKP)가 하이 펄스 상태로 입력될 때, 인에이블 상태의 제어 신호(CLKPD_DEC)를 출력한다.
그 후, 클럭 펄스 신호(CLKP)가 로우 레벨 상태로 되므로, 래치(LAT3)는 패 스 게이트(PG2)의 동작에 의해 로우 레벨의 전위를 가진 신호를 입력받아서 래치한다. 또한, 낸드 게이트(NA4)는 로우 레벨의 클럭 펄스 신호(CLKP)를 입력받으므로 래치 신호(CLKPD)의 상태와 관계없이 하이 레벨의 신호를 출력하고, 이후, 인버터(IV15)는 낸드 게이트(NA4)에서 출력된 신호의 위상을 반전시켜서 로우 레벨의 제어 신호(CLKPD_DEC)로 출력한다.
그리고 나서, 세 개의 인버터(IV12~IV14)는 래치(LAT3)에서 입력된 신호를 지연 반전시켜서 노드(ND2)로 전달하고, 이후, PMOS 트랜지스터(PM6)는 인버터(IV14)에서 출력된 신호에 의해 턴 온되어서 전원 레벨의 전위를 PMOS 트랜지스터(PM7)로 전달한다.
이때, 명령 펄스 신호(RAS_P,CAS_P)가 펄스 신호이므로, PMOS 트랜지스터(PM7)는 PMOS 트랜지스터(PM6)가 턴 온되기 이전에 턴 온 상태를 유지하고 있다. 따라서, 노드(ND1)의 전위는 PMOS 트랜지스터(PM6,PM7)의 동작에 의해 전원 레벨로 상승한다.
이후, 래치(LAT1)는 노드(ND1)의 전위를 래치한 후 로우 레벨의 래치 신호(CLKPD)를 출력하고, 낸드 게이트(NA4)는 이 로우 레벨의 래치 신호(CLKPD)를 입력받으므로 클럭 펄스 신호(CLKP)의 상태와 관계없이 하이 레벨의 신호를 출력한다. 따라서, 제어 신호(CLKPD_DEC)는 로우 레벨 상태로 유지된다.
이와 같이, 제어부(100)는 명령 펄스 신호(RAS_P,CAS_P) 중 하나가 하이 펄스 상태로 입력되고 클럭 펄스 신호(CLKP)가 하이 펄스 상태로 입력된 후, 클럭 펄스 신호(CLKP)가 로우 레벨 상태로 될 때 디스에이블된 제어 신호(CLKPD_DEC)를 출 력한다.
그리고 나서, 제어부(100)는 명령 펄스 신호(RAS_P,CAS_P)가 모두 로우 레벨 상태로 되므로 클럭 펄스 신호(CLKP)의 상태와 관계없이 제어 신호(CLKPD_DEC)의 디스에이블 상태를 계속 유지시킨다.
디코딩부(200)는 도 6과 같은 회로로 구현될 수 있다. 즉, 디코딩부(200)는 외부로부터 입력되는 명령 신호들(IN1~IN4)을 조합하여서 디코딩 신호(IN_DEC)와 디코딩 신호(IN_DEC)의 위상이 반전된 반전 디코딩 신호(INB_DEC)로 출력하는 조합부(210); 제어 신호(CLKPD_DEC)에 의해 동작하며, 디코딩 신호(IN_DEC)와 반전 디코딩 신호(INB_DEC)의 전위 차를 비교 증폭하여서 노드(ND2)의 전위 레벨 상태를 변화시키는 증폭부(220); 및 노드(ND2)의 전위 레벨을 갖는 신호를 반전 지연시켜서 출력 신호(OUT)로 출력하는 출력부(230);를 포함한다.
이와 같은 구성을 갖는 디코딩부(200)의 동작을 도 6을 참조하여 상세히 살펴보면 아래와 같다.
우선, 조합부(210)는 다수의 낸드 게이트(NA5~NA7)와 다수의 인버터(IV16~IV18)를 통하여 명령 신호들(IN1~IN4)을 조합하여서 디코딩 신호(IN_DEC)와 반전 디코딩 신호(INB_DEC)로 출력한다. 여기서, 명령 신호들(IN1~IN4)은 메모리 동작들을 수행하기 위해 입력되는 명령 신호(RAS,CAS,WE,CS)을 버퍼링한 후 반전한 명령 신호들(CSB,RASB,CASB,WEB)과 서로 대응된다.
즉, 조합부(210)는 외부로부터 명령이 입력되지 않은 경우 로우 레벨의 디코딩 신호(IN_DEC)와 하이 레벨의 반전 디코딩 신호(INB_DEC)를 출력하고, 외부로부 터 해당 명령이 입력된 경우 하이 레벨의 디코딩 신호(IN_DEC)와 로우 레벨의 반전 디코딩 신호(INB_DEC)를 출력한다.
여기서, 제어 신호(CLKPD_DEC)가 디스에이블될 경우, 증폭부(220)에 구비된 NMOS 트랜지스터(M7)는 턴 오프되어서 노드(ND3)와 접지 사이에 전류 패스 경로를 형성시키지 않고, 증폭부(220)에 구비된 PMOS 트랜지스터(PM9,PM11)는 턴 온되어서 전원 레벨을 갖는 신호를 NMOS 트랜지스터(NM7)로 전달한다.
따라서, 증폭부(220)는 노드(ND3)와 접지 사이에 전류 패스 경로를 형성시키지않는 동시에 디코딩 신호(IN_DEC)의 전위 레벨 상태와 관계없이 노드(ND4,ND5)를 프리차지시킨다.
이후, 제어 신호(CLKPD_DEC)가 인에이블되고 디코딩부(210)에서 하이 레벨의 디코딩 신호(IN_DEC)를 출력할 경우, NMOS 트랜지스터(NM7,NM8)는 턴 온되고 NMOS 트랜지스터(NM9)는 턴 오프된다.
따라서, 증폭부(220)는 PMOS 트랜지스터(PM8,PM10)와 NMOS 트랜지스터(NM10,NM11)의 동작에 의해 노드(ND4)의 전위를 접지 레벨로 하강시키는 동시에 노드(ND5)의 전위를 전원 레벨로 상승시킨다.
그리고, 제어 신호(CLKPD_DEC)가 인에이블되고 디코딩부(210)에서 로우 레벨의 디코딩 신호(IN_DEC)를 출력할 경우, NMOS 트랜지스터(NM7,NM9)는 턴 온되고 NMOS 트랜지스터(NM8)는 턴 오프된다.
따라서, 증폭부(220)는 PMOS 트랜지스터(PM8,PM10)와 NMOS 트랜지스터(NM10,NM11)의 동작에 의해 노드(ND5)의 전위를 접지 레벨로 하강시키는 동시에 노 드(ND4)의 전위를 전원 레벨로 상승시킨다.
이후, 출력부(230)는 직렬로 연결된 다수의 인버터(VI21~IV23)를 통하여 노드(ND4)의 전위를 갖는 신호를 반전 지연시켜서 출력 신호(OUT)로 출력한다. 즉, 출력부(230)는 노드(ND4)의 전위가 하이 레벨일 경우 디스에이블된 출력 신호(OUT)를 출력하고, 노드(ND4)의 전위가 로우 레벨일 경우 인에이블된 출력 신호(OUT)를 출력한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 명령어 디코딩 회로는 동작하지 않을 때, 즉, 디코딩 신호(IN_DEC)가 로우 레벨일 때, 노드(ND3)와 접지 사이에 전류 패스 경로가 형성되지 않는다. 이는, 반도체 메모리 장치가 특정 동작을 수행하기 위해 해당 명령어 디코더를 동작시킬 때만 인에이블되는 제어 신호(CLKPD_DEC)에 의해 제어되기 때문이다.
다시 말해, 본 발명에 따른 명령어 디코딩 회로는 반도체 메모리 장치의 동작을 수행하기 위해 둘 중 하나가 하이 펄스로 입력되는 명령 펄스 신호(RAS_P,CAS_P)를 이용하여서 제어 신호(CLKPD_DEC)를 생성한다.
따라서, 본 발명에 따른 명령어 디코딩 회로는 명령 신호들(IN1~IN4)이 디스에이블될 때, 제어 신호(CLKPD_DEC)가 디스에이블되므로 노드(ND3)와 접지 사이에 전류 패스 경로가 형성되지 않는다. 즉, 본 발명에 따른 명령어 디코딩 회로는 동작하지 않을 때 전류 소모가 줄어드는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 명령어 디 코더에서, 외부로부터 동작 명령이 입력되지 않을 때 전원에서 접지 사이에 전류 패스 경로가 형성되는 것을 막음으로써, 전류 소모를 줄일 수 있는 효과가 있다.

Claims (22)

  1. 외부로부터 입력되는 제 1 명령 신호들이 인에이블 상태이면 상기 제 1 명령 신호들에 동기된 상태로 클럭 펄스 신호를 출력하고, 상기 제 1 명령 신호들이 디스에이블 상태이면 상기 클럭 펄스 신호를 디스에이블 상태로 출력하는 제어부와,
    상기 클럭 펄스 신호에 의하여 외부로부터 입력되는 제 2 명령 신호들을 디코딩하여 출력하고, 상기 클럭 펄스 신호가 디스에이블 상태이면 상기 제 2 명령 신호들을 출력하기 위한 방전 경로를 차단함을 특징으로 하는 디코더부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  2. 제 1 항에 있어서,
    상기 제 1 명령 신호들은 최소한 로오 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  3. 제 1 항에 있어서,
    상기 제 2 명령 신호들은 로오 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호, 및 라이트 인에이블 신호 중 최소한 하나 이상을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  4. 제 1 항에 있어서,
    상기 제어부는,
    상기 제 1 명령 신호들을 논리 조합하는 제 1 조합 수단;
    상기 조합 수단에서 출력된 신호의 상태에 따라 접지 레벨을 가진 신호와 전원 레벨을 가진 신호를 선택적으로 출력하는 제 1 스위칭 수단;
    상기 스위칭 수단에서 출력된 신호를 래치하는 제 1 래치 수단;
    상기 제어 신호의 상태에 따라 상기 제 1 래치 수단에서 출력된 신호를 선택적으로 래치하는 제 2 래치 수단;
    상기 제 2 래치 수단에서 출력된 신호를 반전 지연하여서 상기 스위칭 수단을 제어하기 위한 신호로 출력하는 반전/지연 수단; 및
    상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 조합하는 제 2 조합 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  5. 제 4 항에 있어서,
    상기 제 1 조합 수단은,
    상기 제 1 명령 신호들을 노아 조합하는 노아 게이트와,
    상기 노아 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  6. 제 4 항에 있어서,
    상기 제 1 스위칭 수단은,
    상기 제 1 조합 수단에서 출력된 신호에 따라 접지 레벨의 신호를 선택적으로 출력하는 NMOS 트랜지스터;
    상기 반전/지연 수단에서 출력된 신호에 따라 전원 레벨의 신호를 선택적으로 출력하는 제 1 PMOS 트랜지스터; 및
    상기 제 1 조합 수단에서 출력된 신호에 따라 상기 제 1 PMOS 트랜지스터에서 출력된 신호를 선택적으로 출력하는 제 2 PMOS 트랜지스터;로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  7. 제 4 항에 있어서,
    상기 제 2 래치 수단은,
    상기 클럭 펄스 신호가 펄스를 발생할 때 상기 제 1 래치 수단에서 출력된 신호를 통과시키는 제 1 패스 게이트;
    상기 제 1 패스 게이트에서 출력된 신호를 래치하는 제 1 래치;
    상기 클럭 펄스 신호가 디스에이블 상태일 때 상기 제 2 래치에서 출력된 신호를 통과시키는 제 2 패스 게이트; 및
    상기 제 2 패스 게이트에서 출력된 신호를 래치하는 제 2 래치;로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  8. 제 4 항에 있어서,
    상기 제 2 조합 수단은,
    상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 낸드 조합하는 낸드 게이트와,
    상기 낸드 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  9. 제 4 항에 있어서,
    상기 제어부는 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호를 입력받는 인버터 수단과, 상기 인버터 수단에서 출력되는 신호가 인에이블될 때 상기 제 1 스위칭 수단의 출력 노드의 전위를 하이 레벨로 상승시키는 제 2 스위칭 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  10. 제 1 항에 있어서,
    상기 디코딩부는,
    상기 제 2 명령 신호들을 조합하여서 제 1 신호와 상기 제 1 신호의 위상이 반전된 제 2 신호로 출력하는 조합 수단;
    상기 클럭 펄스 신호에 의해 동작하며, 상기 제 1 및 제 2 신호의 전위 차를 비교 증폭하여서 제 3 신호로 출력하는 증폭 수단; 및
    상기 제 3 신호를 반전 지연시켜서 상기 출력 신호로 출력하는 출력 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  11. 제 10 항에 있어서,
    상기 증폭 수단은 상기 제 1 신호가 하이 레벨이고 상기 제어 신호가 인에이블될 때 상기 제 3 신호의 전위가 접지 레벨로 하강하며, 상기 제 1 신호가 로우 레벨이고 상기 제어 신호가 인에이블될 때 상기 제 3 신호의 전위가 전원 레벨로 상승하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  12. 외부로부터 입력되는 제 1 명령 신호들을 디코딩하여서 제 1 신호와 상기 제 1 신호의 위상이 반전된 제 2 신호로 출력하는 디코딩부;
    외부로부터 입력되는 제 2 명령 신호들이 인에이블 상태이면 상기 제 2 명령 신호들에 동기된 클럭 펄스 신호에 의해 턴 온되고, 상기 제 2 명령 신호들이 디스에이블 상태이면 디스에이블 상태의 상기 클럭 펄스 신호에 의해 턴 오프되며, 상기 제 2 명령 신호들이 인에이블 상태이면 상기 제 1 및 제 2 신호의 전위 차를 비교 증폭하여서 제 3 신호로 출력하는 증폭부; 및
    상기 제 3 신호를 반전 지연시켜서 상기 출력 신호로 출력하는 출력부;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  13. 제 12 항에 있어서,
    상기 제 1 명령 신호들은 로오 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호, 및 라이트 인에이블 신호 중 최소한 하나 이상을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  14. 제 12 항에 있어서,
    상기 제 2 명령 신호들은 최소한 로오 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  15. 제 12 항에 있어서,
    상기 증폭부는,
    상기 제 2 명령 신호들을 조합하여서 상기 제 2 명령 신호들에 동기된 클럭 펄스 신호를 출력하는 제어 수단과,
    상기 클럭 펄스 신호가 인에이블 상태일 때 상기 제 1 및 제 2 신호의 전위 차를 비교 증폭하여서 상기 제 3 신호로 출력하는 증폭 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  16. 제 15항에 있어서,
    상기 제어 수단은,
    상기 제 2 명령 신호들을 논리 조합하는 제 1 조합 수단;
    상기 조합 수단에서 출력된 신호의 상태에 따라 접지 레벨을 가진 신호와 전원 레벨을 가진 신호를 선택적으로 출력하는 제 1 스위칭 수단;
    상기 스위칭 수단에서 출력된 신호를 래치하는 제 1 래치 수단;
    상기 클럭 펄스 신호의 상태에 따라 상기 제 1 래치 수단에서 출력된 신호를 선택적으로 래치하는 제 2 래치 수단;
    상기 제 2 래치 수단에서 출력된 신호를 반전 지연하여서 상기 스위칭 수단을 제어하기 위한 신호로 출력하는 반전/지연 수단; 및
    상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 조합하는 제 2 조합 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  17. 제 16항에 있어서,
    상기 제 1 조합 수단은,
    상기 제 2 명령 신호들을 노아 조합하는 노아 게이트와,
    상기 노아 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  18. 제 16항에 있어서,
    상기 제 1 스위칭 수단은,
    상기 제 1 조합 수단에서 출력된 신호에 따라 접지 레벨의 신호를 선택적으 로 출력하는 NMOS 트랜지스터;
    상기 반전/지연 수단에서 출력된 신호에 따라 전원 레벨의 신호를 선택적으로 출력하는 제 1 PMOS 트랜지스터; 및
    상기 제 1 조합 수단에서 출력된 신호에 따라 상기 제 1 PMOS 트랜지스터에서 출력된 신호를 선택적으로 출력하는 제 2 PMOS 트랜지스터;로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  19. 제 16 항에 있어서,
    상기 제 2 래치 수단은,
    상기 클럭 펄스 신호가 하이 레벨의 펄스를 발생할 때 상기 제 1 래치 수단에서 출력된 신호를 통과시키는 제 1 패스 게이트;
    상기 제 1 패스 게이트에서 출력된 신호를 래치하는 제 1 래치;
    상기 클럭 펄스 신호가 로우 레벨 상태일 때 상기 제 2 래치에서 출력된 신호를 통과시키는 제 2 패스 게이트; 및
    상기 제 2 패스 게이트에서 출력된 신호를 래치하는 제 2 래치;로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  20. 제 16 항에 있어서,
    상기 제 2 조합 수단은,
    상기 제 1 래치 수단에서 출력된 신호와 상기 클럭 펄스 신호를 낸드 조합하 는 낸드 게이트와,
    상기 낸드 게이트에서 출력된 신호의 위상을 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  21. 제 16 항에 있어서,
    상기 제어 수단은 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호를 입력받는 인버터 수단과, 상기 인버터 수단에서 출력되는 신호가 인에이블될 때 상기 제 1 스위칭 수단의 출력 노드의 전위를 하이 레벨로 상승시키는 제 2 스위칭 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
  22. 제 15 항에 있어서,
    상기 증폭 수단은 상기 제 1 신호가 하이 레벨이고 상기 클럭 펄스 신호가 인에이블될 때 상기 제 3 신호가 접지 레벨로 하강하며, 상기 제 1 신호가 로우 레벨이고 상기 클럭 펄스 신호가 인에이블될 때 상기 제 3 신호가 전원 레벨로 상승하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 회로.
KR1020050134033A 2005-12-29 2005-12-29 반도체 메모리 장치의 명령어 디코딩 회로 KR100743633B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134033A KR100743633B1 (ko) 2005-12-29 2005-12-29 반도체 메모리 장치의 명령어 디코딩 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134033A KR100743633B1 (ko) 2005-12-29 2005-12-29 반도체 메모리 장치의 명령어 디코딩 회로

Publications (2)

Publication Number Publication Date
KR20070070970A KR20070070970A (ko) 2007-07-04
KR100743633B1 true KR100743633B1 (ko) 2007-07-27

Family

ID=38506179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134033A KR100743633B1 (ko) 2005-12-29 2005-12-29 반도체 메모리 장치의 명령어 디코딩 회로

Country Status (1)

Country Link
KR (1) KR100743633B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970060219A (ko) * 1996-01-17 1997-08-12 키타오카 타카시 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970060219A (ko) * 1996-01-17 1997-08-12 키타오카 타카시 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치

Also Published As

Publication number Publication date
KR20070070970A (ko) 2007-07-04

Similar Documents

Publication Publication Date Title
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
KR101020288B1 (ko) 서브워드라인 구동회로
KR100638748B1 (ko) 반도체메모리소자
JP2006147122A (ja) 半導体メモリ装置のローカル入出力ラインプリチャージ回路
US7508731B2 (en) Semiconductor memory device with a fixed burst length having column control unit
KR20220058970A (ko) 반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법
KR20100000223A (ko) 반도체 메모리 소자와 그의 구동 방법
US6738295B2 (en) Semiconductor memory device and associated data read method
US7061826B2 (en) Command decoder of semiconductor memory device
JP5618772B2 (ja) 半導体装置
JP6752126B2 (ja) センスアンプ回路
KR100743634B1 (ko) 반도체 메모리 장치의 명령어 디코딩 회로
KR100573828B1 (ko) 셀데이터의 손실을 방지하기 위한 반도체 메모리 소자
KR100853469B1 (ko) 반도체 메모리장치
KR100771551B1 (ko) 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
KR100743633B1 (ko) 반도체 메모리 장치의 명령어 디코딩 회로
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
US20120155193A1 (en) Burst termination control circuit and semiconductor memory device using the same cross-references to related application
KR100540480B1 (ko) 데이터 신호와 어드레스 신호의 스큐를 감소시킬 수 있는메모리 장치
JP4112754B2 (ja) 半導体記憶装置
KR100668750B1 (ko) 반도체 장치의 데이터 입력회로
KR100991384B1 (ko) 반도체 메모리 소자와 그의 동작 방법
US8520456B2 (en) Semiconductor memory apparatus for reducing current consumption
US8149636B2 (en) Semiconductor memory device with pulse width determination
KR100948068B1 (ko) 내부 명령 신호 생성회로와 그를 포함하는 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee