KR970060219A - 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치 - Google Patents

입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치 Download PDF

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Abstract

클럭 버퍼 회로(1)로부터의 제1 내부 신호(intCLKO)에 따라 외부 클럭 인에이블 신호(extCLK)가 취해지고, 이 클럭 버퍼 회로(1)로부터 입력 버퍼 인에이블 신호가 생성되어 입력 버퍼 회로(30)에 인가된다. 입력 버퍼 회로(30)는 이 입력 버퍼 인에이블 신호(intZCKEO)에 따라 그 전류 경로가 차단된다. 내부 클럭 신호의 상승에 동기적으로 입력 버퍼 인에이블 신호의 상태로 변화시키므로, 외부 신호의 셋업 시간이 충분하게 확보되고, 입력 버퍼 회로의 소비 전류가 감소될 수 있다.

Description

입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 실시예에 다른 SDRAM의 주요 부분의 구성을 도시하는 도면.

Claims (12)

  1. 외부로부터 인가되는 외부 클럭 신호(extCLK)에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서, 상기 외부 클럭 신호에 따라 제1 내부 클럭 신호(intCLKO)를 생성하는 클럭 버퍼 수단(1)과, 상기 외부 클럭 신호의 유효를 지시하는 외부로부터 인가되는 외부 클럭 인에이블 신호를 상기 제1 내부 클럭 신호에 동기하여 취하고 상기 외부 클럭 인에이블 신호의 활성화시 활성 상태로 되는 입력 버퍼 인에이블 신호를 생성하여 출력하는 래치 수단(2a, 2b)과, 상기 입력 버퍼 인에이블 신호를 지연하여 내부 클럭 인에이블 신호를 생성하는 클럭 인에이블 수단(2c, 2e)과, 상기 내부 클럭 인에이블 신호의 활성화시에 활성 상태로 되어 상기 외부 클럭 신호에 따라 제2 내부 클럭 신호(inkCLK)를 생성하는 내부 클럭 생성 수단(4)과, 상기 입력 버퍼 인에이블 신호의 활성화시 활성 상태로 되어 상기 외부 클럭 인에이블 신호 및 상기 외부 클럭 신호와 상이한 외부로부터 인가되는 신호를 버퍼 처리하는 입력 버퍼 수단(30)으로서, 상기 입력 버퍼 수단은 제1 및 제2 전원 공급 노드상의 전압을 동작 전원 전압으로서 이용하고 상기 입력 버퍼 인에이블 신호의 비활성화시 상기 제1 및 제2 전원 공급 노드 사이의 전류가 흐르는 경로를 차단하는(PQ3;NQ3;PQ3,NQ3)을 포함하는 상기 입력 버퍼 수단과, 상기 제2 내부 클럭 신호에 동기하여 상기 입력 버퍼 수단의 출력 신호를 래치하고 내부 신호(intCOM)를 생성하는 내부 신호 생성 수단(35)을 포함하는 동기형 반도체 기억 장치.
  2. 제1항에 있어서, 상기 외부 클럭 신호는 제1 전위 레벨과 제2 전위 레벨 사이에서 반복적으로 변화하고, 상기 래치 수단(2a, 2b)은 상기 외부 클럭 인에이블 신호를, 상기 제1 내부 클럭 신호의 상기 제1 전위 레벨로부터 상기 제2 전위 레벨로의 전위 레벨 변화에 동기하여 래치하고 출력하는 수단(2b)을 포함하고, 상기 내부 신호 생성 수단(35)은 상기 래치 수단과 실질적으로 동일한 공통구성을 갖고, 상기 제1 전위 레벨로부터 상기 제2 전위 레벨로의 상기 제2 내부 클럭 신호의 변화에 응답하여 상기 입력 버퍼 수단의 출력 신호를 래치하여 상기 내부 신호를 생성하는 동기형 반도체 기억 장치.
  3. 제1항에 있어서, 상기 래치 수단(2a, 2b)은, 상기 외부 클럭 인에이블 신호를 버퍼 처리하는 버퍼 회로(2a)와, 상기 버퍼 회로의 출력 신호를 수신하도록 결합되어, 상기 제1 내부 클럭 신호가 상기 제2 전위 레벨인 때에 상기 버퍼 회로의 출력 신호를 통과시키는 스루 상태(a through state)로 되고, 상기 제1 내부 클럭 신호가 상기 제1 전위 레벨인 때에 상기 버퍼 회로로부터 인가된 신호에 관계없이 그 출력 신호의 상태를 유지하는 래치 상태(a latch state)로 되는 제1 래치(2ba)와, 상기 제1 래치에 결합되어 상기 제1 내부 클럭 신호가 상기 제1 전위 레벨인 때에 상기 래치 상태로 되고 상기 제1 내부 클럭 신호가 상기 제2 전위 레벨인 때에 상기 스루 상태로 되는 제2 래치(2bb)를 포함하는 동기형 반도체 기억 장치.
  4. 제1항에 있어서, 상기 클럭 인에이블 수단(2c; 2e)은 상기 제1 내부 클럭 신호에 동기하여 상기 래치 수단(2a, 2b)과 상보적으로 래치 상태로 되는 래치 회로(2c)를 포함하는 동기형 반도체 기억 장치.
  5. 제1항에 있어서, 상기 클럭 버퍼 수단(1)은, 상기 외부 클럭 신호를 버퍼 처리하는 버퍼 회로(1a)와, 상기 버퍼 회로(1a)의 출력 신호의 변화에 동기하여 변화하는 신호를 상기 제1 내부 클럭 신호로서 생성하는 수단(1d, 1e)을 포함하는 동기형 반도체 기억 장치.
  6. 제5항에 있어서, 상기 버퍼 회로(1a)의 출력 신호를 지연하여 상기 제1 내부 클럭 신호 생성 수단(1d, 1e)에 인가하는 지연 회로(1c)를 더 포함하는 동기형 반도체 기억 장치.
  7. 제3항에 있어서, 상기 래치 수단(2a, 2b)은, 상기 버퍼 회로(2a)와 상기 제1 래치(2ba) 사이에 제공되는 지연 회로(2d)를 포함하는 동기형 반도체 기억 장치.
  8. 제1항에 있어서, 상기 입력 버퍼 수단(30)과 상기 내부 신호 생성 수단(35) 사이에 제공되는 지연 회로(37)를 더 포함하는 동기형 반도체 기억 장치.
  9. 제1항에 있어서, 상기 클럭 버퍼 수단(1)은 상기 외부 클럭 신호를 버퍼 처리하는 버퍼 회로(1a, 1c)와, 상기 버퍼 회로의 출력 신호를 수신하도록 결합되어 상기 버퍼 회로의 출력 신호에 응답하여 상기 제1 내부 클럭 신호로서 원샷 펄스(a one shot pulse) 신호를 생성하는 펄스 생성기(1g, 1h, 1f)를 포함하는 동기형 반도체 기억 장치.
  10. 제1항에 있어서, 상기 클럭 버퍼(91)는 상기 외부 클럭 신호를 버퍼 처리하는 버퍼(1a, 1c)와, 상기 버퍼의 출력을 게이트 처리(gating)하여 상기 제1 내부 클럭 신호를 생성하는 게이트(1d, 1e)를 포함하고, 상기 내부 클럭 생성 수단(4)은 상기 내부 클럭 인에이블 신호에 응답하여 인에이블되어 상기 버퍼의 상기 출력 신호를 게이트 처리하여 상기 내부 클럭 신호를 생성하는 다른 게이트(4a, 4b)를 포함하되, 상기 게이트 및 상기 다른 게이트는 동일한 공통 게이트 지연(a same common gate delay)을 실질적으로 제공하는 동기형 반도체 기억 장치.
  11. 제1항에 있어서, 상기 입력 버퍼 수단(30)은 외부로부터 인가되는 신호(EXT)와 기준 전위(Vref)를 차동적으로 증폭하여 상기 내부 신호 생성 수단(35)에 인가하는 전류 미러형 차동 증폭기(a current-mirror type differential amplifier) (PQ1, PQ2, NQ1, NQ2)를 포함하는 동기형 반도체 기억 장치.
  12. 제11항에 있어서, 상기 전류 미러형 차동 증폭기(PQ1, PQ2, NQ1, NQ2)는 상기 내부 클럭 인에이블 신호의 비활성화에 응답하여 상기 전류 미러형 차동 증폭기의 출력을 상기 제2 전원 공급 노드에 결합하는 소자(NT)를 더 포함하는 동기형 반도체 기억 장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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