JPH0426989A - ダイナミックメモリ装置 - Google Patents
ダイナミックメモリ装置Info
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- G11C—STATIC STORES
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば音声処理装置や画像処理装置等の、
特に低消費電力を必要とする分野に使用されるダイナミ
ックメモリ装置に関する。
特に低消費電力を必要とする分野に使用されるダイナミ
ックメモリ装置に関する。
（従来の技術）
ダイナミックメモリはリフレッシュ動作が必要であると
ともに、貫通電流が多いため、一般に消費電流が多いも
のである。ダイナミックメモリにおいて、貫通電流が生
じる場所は、アドレスの“１”０”を認識するための参
照電位を生成する回路が主である。
ともに、貫通電流が多いため、一般に消費電流が多いも
のである。ダイナミックメモリにおいて、貫通電流が生
じる場所は、アドレスの“１”０”を認識するための参
照電位を生成する回路が主である。
第１５図は従来の参照電位生成回路の一例を示すもので
ある。この回路は、第１の電位ＶＣＣと第２の電位Ｖｓ
ｓを抵抗Ｒ１、Ｒ２によって接続し、これら抵抗Ｒ１、
Ｒ２の接続点から参照電位Ｖｒｅｆを取出すものである
。したがって、このような回路では貫通電流が必然的に
発生する。
ある。この回路は、第１の電位ＶＣＣと第２の電位Ｖｓ
ｓを抵抗Ｒ１、Ｒ２によって接続し、これら抵抗Ｒ１、
Ｒ２の接続点から参照電位Ｖｒｅｆを取出すものである
。したがって、このような回路では貫通電流が必然的に
発生する。
その他、貫通電流が発生する部分としては、ワード線と
ビット線がショートした部分がある。ワード線とビット
線がショートした場合、このダイナミックメモリは通常
不良品として扱われる。しかし、リダンダンシー技術に
よって救済されている場合は、良品として扱われるもの
の、ショートした部分において貫通電流が生ずる。
ビット線がショートした部分がある。ワード線とビット
線がショートした場合、このダイナミックメモリは通常
不良品として扱われる。しかし、リダンダンシー技術に
よって救済されている場合は、良品として扱われるもの
の、ショートした部分において貫通電流が生ずる。
（発明が解決しようとする課題）
近時、ダイナミックメモリを音声処理や画像処理に使用
したり、磁気ディスクの代わりに使用したいという要望
がある。しかし、ダイナミックメモリは上記のように、
消費電流が多いため、電池等によってバックアップする
ことが非常に困難である。したがって、この種の低消費
電力を必要とする分野への応用が困難なものである。
したり、磁気ディスクの代わりに使用したいという要望
がある。しかし、ダイナミックメモリは上記のように、
消費電流が多いため、電池等によってバックアップする
ことが非常に困難である。したがって、この種の低消費
電力を必要とする分野への応用が困難なものである。
現在、このような低消費電力を必要とする分野では、ス
タティックメモリが使用されている。しかし、スタティ
ックメモリはダイナミックメモリに比べてビット単価が
非常に高いため、回路のコストが高騰するものであった
。
タティックメモリが使用されている。しかし、スタティ
ックメモリはダイナミックメモリに比べてビット単価が
非常に高いため、回路のコストが高騰するものであった
。
一方、低消費電力を必要とする分野において、ダイナミ
ックメモリを使用する方法として、リフレッシュ周期を
データシートが保証している標準品の周期よりも長く設
定し、リフレッシュ電流を少なくしたり、待機時の電源
電圧を低下する等が考えられる。しかし、この場合、電
源電圧が変動すると、メモリセルの電位が変動し、“０
”１”の判別が不可能となることが考えられるため得策
ではない。
ックメモリを使用する方法として、リフレッシュ周期を
データシートが保証している標準品の周期よりも長く設
定し、リフレッシュ電流を少なくしたり、待機時の電源
電圧を低下する等が考えられる。しかし、この場合、電
源電圧が変動すると、メモリセルの電位が変動し、“０
”１”の判別が不可能となることが考えられるため得策
ではない。
この発明は、上記従来のダイナミックメモリ装置が有す
る課題を解決するものであり、その目的とするところは
、待機状態ではほとんど電流を消費しない低消！！電力
のダイナミックメモリ装置を提供しようとするものであ
る。
る課題を解決するものであり、その目的とするところは
、待機状態ではほとんど電流を消費しない低消！！電力
のダイナミックメモリ装置を提供しようとするものであ
る。
［発明の構成］
（課題を解決するための手段）
この発明は、上記課題を解決するため、直流電源とメモ
リセルアレイの相互間に設けられ、読出し制御信号が待
機状態の場合、前記直流電源がらメモリセルアレイへの
直流電位の供給を遮断する遮断回路と、前記読出し制御
信号が読出し状態に設定された場合、メモリセルアレイ
の直流電位が所定レベルに達するまで、読出しアドレス
の取込みを遅延させる遅延回路とによって構成されてい
る。
リセルアレイの相互間に設けられ、読出し制御信号が待
機状態の場合、前記直流電源がらメモリセルアレイへの
直流電位の供給を遮断する遮断回路と、前記読出し制御
信号が読出し状態に設定された場合、メモリセルアレイ
の直流電位が所定レベルに達するまで、読出しアドレス
の取込みを遅延させる遅延回路とによって構成されてい
る。
また、前記遅延回路は、ローアドレスの取込みを遅延さ
せるアドレスバッファ回路によって構成されている。
せるアドレスバッファ回路によって構成されている。
さらに、前記読出し制御信号はＲＡＳ （ロー・アドレ
ス・ストローブ）であり、前記遮断回路は、参照電位生
成回路を構成する第１、第２の電位の相互間に抵抗を介
在されて直列接続され、■■■がハイレベルの場合、オ
フ状態となるトランジスタによって構成されている。
ス・ストローブ）であり、前記遮断回路は、参照電位生
成回路を構成する第１、第２の電位の相互間に抵抗を介
在されて直列接続され、■■■がハイレベルの場合、オ
フ状態となるトランジスタによって構成されている。
また、前記遮断回路は■■■が所定時間以上ハイレベル
であることを検出する検出回路をさらに有し、この検出
回路の出力によって制御される。
であることを検出する検出回路をさらに有し、この検出
回路の出力によって制御される。
さらに、電源電圧を所定の電位に変換する電源変換回路
を有するダイナミックメモリにおいて、前記電源変換回
路とメモリセルアレイの相互間に設けられ、前記電源変
換回路からメモリセルアレイへの直流電位の供給を遮断
する遮断回路と、前記読出し制御信号が読出し状態に設
定された場合、メモリセルアレイの直流電位が所定レベ
ルに達するまで、読出しアドレスの取込みを待つ遅延回
路とを設けている。
を有するダイナミックメモリにおいて、前記電源変換回
路とメモリセルアレイの相互間に設けられ、前記電源変
換回路からメモリセルアレイへの直流電位の供給を遮断
する遮断回路と、前記読出し制御信号が読出し状態に設
定された場合、メモリセルアレイの直流電位が所定レベ
ルに達するまで、読出しアドレスの取込みを待つ遅延回
路とを設けている。
また前記遅延回路は、ローアドレスの取込みを遅延させ
るアドレス・バッファ回路によって構成されている。
るアドレス・バッファ回路によって構成されている。
さらに、前記読出し制御信号は■■■（ロー・アドレス
・ストローブ）であり、前記遮断回路は、電源変換回路
とメモリセルアレイの相互間に介在され、■■■がハイ
レベルの場合、オフ状態となるトランジスタによって構
成されている。
・ストローブ）であり、前記遮断回路は、電源変換回路
とメモリセルアレイの相互間に介在され、■■■がハイ
レベルの場合、オフ状態となるトランジスタによって構
成されている。
また、前記遮断回路は■■■が所定時間以上ハイレベル
であることを検出する検出回路をさらに有し、この検出
回路の出力によって制御される。
であることを検出する検出回路をさらに有し、この検出
回路の出力によって制御される。
さらに、メモリセルとビット線への電位供給源との相互
間に設けられ、読出し制御信号が待機状態の場合、ビッ
ト線に対する電位の供給を遮断する遮断回路と、前記ビ
ット線と所定の電位Ｖ ｓ ｓとの相互間に介在され、
前記読出し制御信号が待機状態の場合、ビット線に（Ｖ
ｓｓ−１メモリセルのトランスファゲートの閾値電圧１
）以上の電位を供給する供給回路とによって構成されて
いる。
間に設けられ、読出し制御信号が待機状態の場合、ビッ
ト線に対する電位の供給を遮断する遮断回路と、前記ビ
ット線と所定の電位Ｖ ｓ ｓとの相互間に介在され、
前記読出し制御信号が待機状態の場合、ビット線に（Ｖ
ｓｓ−１メモリセルのトランスファゲートの閾値電圧１
）以上の電位を供給する供給回路とによって構成されて
いる。
また、前記供給回路は、読出し制御信号がハイレベルの
場合、オン状態となるトランジスタ、およびこのトラン
ジスタと前記所定の電位ＶＳＳとの相互間に接続された
抵抗とによって構成されている。
場合、オン状態となるトランジスタ、およびこのトラン
ジスタと前記所定の電位ＶＳＳとの相互間に接続された
抵抗とによって構成されている。
さらに、前記読出し制御信号はＲＡＳ （ロー・アドレ
ス・ストローブ）であり、前記遮断回路は、■■■がハ
イレベルの場合、オフ状態となるトランジスタによって
構成されている。
ス・ストローブ）であり、前記遮断回路は、■■■がハ
イレベルの場合、オフ状態となるトランジスタによって
構成されている。
（作用）
すなわち、この発明は、読出し制御信号（ＲＡＳ：口−
・アドレス・ストローブ）がハイレベルとなると遮断回
路がオフ状態となって、貫通電流を遮断している。待機
状態には貫通電流が流れないため、消費電力低減するこ
とができ、ダイナミックメモリを電池によってバックア
ップすることが可能となる。
・アドレス・ストローブ）がハイレベルとなると遮断回
路がオフ状態となって、貫通電流を遮断している。待機
状態には貫通電流が流れないため、消費電力低減するこ
とができ、ダイナミックメモリを電池によってバックア
ップすることが可能となる。
また、■■■が所定時間以上／Ｘイレベルの場合のみ遮
断回路によって電位の供給を停止することにより、■■
■が短い周期で変化する高速動作の場合は、通常のダイ
ナミックメモリと同様の動作が可能となる。
断回路によって電位の供給を停止することにより、■■
■が短い周期で変化する高速動作の場合は、通常のダイ
ナミックメモリと同様の動作が可能となる。
さらに、電源電圧を所定の電位に変換する電源変換回路
を有するダイナミックメモリにおいては、電源変換回路
とメモリセルアレイの相互間に直流電位の供給を遮断す
る遮断回路を設けることにより、貫通電流を防止できる
。
を有するダイナミックメモリにおいては、電源変換回路
とメモリセルアレイの相互間に直流電位の供給を遮断す
る遮断回路を設けることにより、貫通電流を防止できる
。
また、遮断回路をメモリセルとビ・ソト線への電位供給
源との相互間に設け、読出し制御信号が待機状態の場合
、ビット線に対する電位の供給を遮断するようにしても
貫通電流を防止できる。この場合、充電時間を短縮化す
ることができる。
源との相互間に設け、読出し制御信号が待機状態の場合
、ビット線に対する電位の供給を遮断するようにしても
貫通電流を防止できる。この場合、充電時間を短縮化す
ることができる。
さらに、遮断回路をメモリセルとビット線への電位供給
源との相互間に設けるとともに、ビ・ソト線と所定の電
位Ｖｓｓとの相互間に、読出し制御信号が待機状態の場
合、ビット線に（Ｖｓｓ−メモリセルのトランスファゲ
ートの閾値電圧１）以上の電位を供給する供給回路を介
在することにより、データの破壊を防止できる。
源との相互間に設けるとともに、ビ・ソト線と所定の電
位Ｖｓｓとの相互間に、読出し制御信号が待機状態の場
合、ビット線に（Ｖｓｓ−メモリセルのトランスファゲ
ートの閾値電圧１）以上の電位を供給する供給回路を介
在することにより、データの破壊を防止できる。
（実施例）
以下、この発明の実施例について図面を参照して説明す
る。
る。
第１図は、この発明の第１の実施例を示すものであり、
ダイナミックメモリの参照電位生成回路における貫通電
流の防止回路を示すものである。
ダイナミックメモリの参照電位生成回路における貫通電
流の防止回路を示すものである。
同図（ａ）は、第１の電位Ｖｃｃと第２のＶｓｓの相互
間には抵抗Ｒ１、ｐチャネルトランジスタＱ１、抵抗Ｒ
２が直列接続され、ｐチャネルトランジスタＱ１と抵抗
Ｒ２との接続点に１から参照電位Ｖｒｅｆｌを取出すも
のである。前記トランジスタＱ１は第２図に示す如く、
ＲＡＳ （ロー・アドレス・ストローブ）と同期したＶ
ＤＣＧＩ信号（ＲＡＳそのものでも良い）によって動作
されるようになっている。
間には抵抗Ｒ１、ｐチャネルトランジスタＱ１、抵抗Ｒ
２が直列接続され、ｐチャネルトランジスタＱ１と抵抗
Ｒ２との接続点に１から参照電位Ｖｒｅｆｌを取出すも
のである。前記トランジスタＱ１は第２図に示す如く、
ＲＡＳ （ロー・アドレス・ストローブ）と同期したＶ
ＤＣＧＩ信号（ＲＡＳそのものでも良い）によって動作
されるようになっている。
同図（ｂ）は、第１の電位Ｖｃｃと第２のＶｓｓの相互
間に抵抗Ｒ１、ｐチャネルトランジスタＱ２、Ｑ３、抵
抗Ｒ２を直列接続した回路であり、トランジスタＱ２と
Ｑ３の相互接続点に２から参照電位Ｖｒｅｆ２を取出す
ものである。
間に抵抗Ｒ１、ｐチャネルトランジスタＱ２、Ｑ３、抵
抗Ｒ２を直列接続した回路であり、トランジスタＱ２と
Ｑ３の相互接続点に２から参照電位Ｖｒｅｆ２を取出す
ものである。
これらトランジスタＱ２、Ｑ３は第２図に示すＲＡＳに
同期したＶＤＣＧＩによって動作される。
同期したＶＤＣＧＩによって動作される。
上記構成において、■■■がローレベルとなるとＶＤＣ
ＧＩ信号もローレベルとなり、トランジスタＱ１、Ｑ２
、Ｑ３はオン状態となる。また、■■■がハイレベルと
なるとＶＤＣＧＩ信号もハイレベルとなり、トランジス
タＱ１、Ｑ２、Ｑ３はオフ状態となる。したがって、こ
の状態において貫通電流がなくなり、次に■■■がロー
レベルとなるまでこの状態が保持される。
ＧＩ信号もローレベルとなり、トランジスタＱ１、Ｑ２
、Ｑ３はオン状態となる。また、■■■がハイレベルと
なるとＶＤＣＧＩ信号もハイレベルとなり、トランジス
タＱ１、Ｑ２、Ｑ３はオフ状態となる。したがって、こ
の状態において貫通電流がなくなり、次に■■■がロー
レベルとなるまでこの状態が保持される。
ＲＡＳのハイ状態が継続すると、参照電位Ｖｒｅｆｌは
第２の電位Ｖｓｓに接近し、参照電位Ｖｒｅｆ２はリー
クによって第１電位Ｖｃｃあるいは第２の電位Ｖｓｓに
近接する。
第２の電位Ｖｓｓに接近し、参照電位Ｖｒｅｆ２はリー
クによって第１電位Ｖｃｃあるいは第２の電位Ｖｓｓに
近接する。
■■■がローレベルとなると、参照電位生成回路が動作
して参照電位は元の電位に復帰されるが、Ｖｒｅｆが安
定するまではローアドレスの取込みを待つ必要がある。
して参照電位は元の電位に復帰されるが、Ｖｒｅｆが安
定するまではローアドレスの取込みを待つ必要がある。
第１図に示す参照電位生成回路を用いた場合、約１μｓ
ｅｃ待てば電位が安定する。したがって、■■■がロー
レベルとなってから１μｓｅｃ以上経過してからローア
ドレスの取込みを行うことにより、通常のダイナミック
メモリと同様の動作を行うことができる。
ｅｃ待てば電位が安定する。したがって、■■■がロー
レベルとなってから１μｓｅｃ以上経過してからローア
ドレスの取込みを行うことにより、通常のダイナミック
メモリと同様の動作を行うことができる。
第３図は、ローアドレスの取込みを遅らす回路の一例と
して、例えばアドレス・バッファ回路３１を示すもので
ある。
して、例えばアドレス・バッファ回路３１を示すもので
ある。
このアドレス・バッファ回路は、信号φ１、φ２、φ３
によって制御されている。したがって、信号φ１、φ２
、φ３を遅延させることにより、アドレスの取込みを遅
らせることができる。信号φ１、φ２、φ３はＲＡＳか
ら生成される。
によって制御されている。したがって、信号φ１、φ２
、φ３を遅延させることにより、アドレスの取込みを遅
らせることができる。信号φ１、φ２、φ３はＲＡＳか
ら生成される。
第４図は信号φ１、φ２、φ３の生成回路を示すもので
ある。すなわち、オア回路ＯＲＩにはＲＡＳおよび遅延
回路Ｄ１によって遅延された内部ＲＡＳ信号が供給され
、このオア回路ＯＲＩからはＲＩＮＴ信号が出力される
。このＲＩＮＴ（８号はローアドレスバッファ制御信号
発生回路ＣＧに供給され、このローアドレスバッファ制
御信号発生回路ＣＧからは信号φ１、φ２、φ３が出力
される。この構成によれば、第５図に示すごとく、ＲＡ
Ｓに対してｔ。時間遅延した信号φ１、φ２、φ３を生
成できる。
ある。すなわち、オア回路ＯＲＩにはＲＡＳおよび遅延
回路Ｄ１によって遅延された内部ＲＡＳ信号が供給され
、このオア回路ＯＲＩからはＲＩＮＴ信号が出力される
。このＲＩＮＴ（８号はローアドレスバッファ制御信号
発生回路ＣＧに供給され、このローアドレスバッファ制
御信号発生回路ＣＧからは信号φ１、φ２、φ３が出力
される。この構成によれば、第５図に示すごとく、ＲＡ
Ｓに対してｔ。時間遅延した信号φ１、φ２、φ３を生
成できる。
一方、従来の参照電位生成回路おいては、貫通電流を防
止するため、出力インピーダンスを高くしなければなら
ない。したがって、電源電圧が変動しても出力インピー
ダンスが高いため参照電位が即応せず、一定の電位を保
持することとなる。
止するため、出力インピーダンスを高くしなければなら
ない。したがって、電源電圧が変動しても出力インピー
ダンスが高いため参照電位が即応せず、一定の電位を保
持することとなる。
この場合、アドレスを誤選択することが考えられる。
これに対して、上記本願発明では、待機時に回路を動作
させないため出力インピーダンスを低くすることができ
、電源電圧の変動に対して参照電位を即応させることが
できる。したがって、アドレスの誤選択を防止すること
ができる。
させないため出力インピーダンスを低くすることができ
、電源電圧の変動に対して参照電位を即応させることが
できる。したがって、アドレスの誤選択を防止すること
ができる。
また、出力インピーダンスを低くしておくことにより、
ローアドレスの取込み時間を短縮することができる。
ローアドレスの取込み時間を短縮することができる。
さらに、トランジスタロ１乃至Ｑ３を駆動する信号とし
て、第２図に示すように、■■■がローレベルとなる場
合は同期し、■■■がハイレベルとなる場合は一定時間
（ｔ ＲＰＤ ）だけ遅延してハイレベルとなるＶＤＣ
Ｇ２を使用することにより、■■■がロー ハイ、ロー
と短時間に切替わるような高速動作の場合は、全く通常
のダイナミックメモリと同様の動作が可能となる。つま
り、高速動作の場合は、ローアドレスの取込みを待つ必
要がなくなる。
て、第２図に示すように、■■■がローレベルとなる場
合は同期し、■■■がハイレベルとなる場合は一定時間
（ｔ ＲＰＤ ）だけ遅延してハイレベルとなるＶＤＣ
Ｇ２を使用することにより、■■■がロー ハイ、ロー
と短時間に切替わるような高速動作の場合は、全く通常
のダイナミックメモリと同様の動作が可能となる。つま
り、高速動作の場合は、ローアドレスの取込みを待つ必
要がなくなる。
第６図（ａ）は、信号ＶＤＣＧ２を生成する回路の一例
を示すものである。すなわち、アンド回路Ａ１にはＲＡ
Ｓ、およびｔ ＲＰＤの遅延時間を有する遅延回路Ｄ２
によって遅延された■■■が供給される。
を示すものである。すなわち、アンド回路Ａ１にはＲＡ
Ｓ、およびｔ ＲＰＤの遅延時間を有する遅延回路Ｄ２
によって遅延された■■■が供給される。
この構成によれば、同図（ｂ）に示すごとく、ＲＡＳに
対してｔ ＲＰＤ時間遅延した信号ＶＤＣＧ２を生成で
きる。この信号ＶＤＣＧ２を使用することにより、内部
回路の動作をｔ ＲＰＤ時間遅延することができる。さ
らに、■■■がｔ ＲＰＤ時間以上長くハイ状態であっ
た場合、■■■がロー状態となっても第４図に示す遅延
回路Ｄ１が働きＲＩＮＴはｔｏだけ遅れてロー状態とな
る。しかし、ＲＡＳのハイ状態がｔ ＲＰＤ時間より短
い高速動作では、Ｄｌは働かずＲＩＮＴはＲＡＳと同期
し、ローアドレスの取込みを待つ必要はない。
対してｔ ＲＰＤ時間遅延した信号ＶＤＣＧ２を生成で
きる。この信号ＶＤＣＧ２を使用することにより、内部
回路の動作をｔ ＲＰＤ時間遅延することができる。さ
らに、■■■がｔ ＲＰＤ時間以上長くハイ状態であっ
た場合、■■■がロー状態となっても第４図に示す遅延
回路Ｄ１が働きＲＩＮＴはｔｏだけ遅れてロー状態とな
る。しかし、ＲＡＳのハイ状態がｔ ＲＰＤ時間より短
い高速動作では、Ｄｌは働かずＲＩＮＴはＲＡＳと同期
し、ローアドレスの取込みを待つ必要はない。
上記実施例は、ダイナミックメモリの参照電位生成回路
における貫通電流の防止について説明したが、その他の
貫通電流が発生する部分においても上記のようにして貫
通電流を防止することが重要である。
における貫通電流の防止について説明したが、その他の
貫通電流が発生する部分においても上記のようにして貫
通電流を防止することが重要である。
第７図は、この発明の第２の実施例を示すものであり、
貫通電流が発生する回路４０、例えばビット線とワード
線がショートしている回路４１．４２．４３と正常な回
路４４．４５．４６を含む場合は、貫通電流が発生する
回路４１．４２．４３が接続されたライン４７と電源と
の間に、ＶＤＣＧＩによって動作されるトランジスタ４
８を設けることにより、貫通電流を防止することができ
る。
貫通電流が発生する回路４０、例えばビット線とワード
線がショートしている回路４１．４２．４３と正常な回
路４４．４５．４６を含む場合は、貫通電流が発生する
回路４１．４２．４３が接続されたライン４７と電源と
の間に、ＶＤＣＧＩによって動作されるトランジスタ４
８を設けることにより、貫通電流を防止することができ
る。
第８図は、この発明の第３の実施例を示すものであり、
電源電圧を例えば降圧する電源電圧変換回路を内蔵した
ダイナミックメモリの一例を概略的に示すものである。
電源電圧を例えば降圧する電源電圧変換回路を内蔵した
ダイナミックメモリの一例を概略的に示すものである。
すなわち、電源電圧変換回路５１と参照電位生成回路や
ビットラインで電位生成回路を含む内部回路５２との相
互間にＶＤＣＧｌによって動作されるトランジスタ５３
を設けたものである。
ビットラインで電位生成回路を含む内部回路５２との相
互間にＶＤＣＧｌによって動作されるトランジスタ５３
を設けたものである。
このようなダイナミックメモリにおいては、トランジス
タ５３によって、待機時に電源電圧変換回路５］と内部
回路５２が遮断されるため、従来のような抵抗のみによ
って構成される参照電位生成回路を使用する場合におい
ても貫通電流を防止することができる。
タ５３によって、待機時に電源電圧変換回路５］と内部
回路５２が遮断されるため、従来のような抵抗のみによ
って構成される参照電位生成回路を使用する場合におい
ても貫通電流を防止することができる。
また、第９図に示すごとく、複数の電源電圧変換回路５
１ａ、５１ｂを含み、貫通電流が発生する内部回路５２
ａと貫通電流が発生しない内部回路５２ｂが存在する場
合は、貫通電流が発生する内部回路５２ａと電源電圧変
換回路５１ａの相互間にのみＶＤＣＧＩによって動作さ
れるトランジスタ５３ａを設ければよい。
１ａ、５１ｂを含み、貫通電流が発生する内部回路５２
ａと貫通電流が発生しない内部回路５２ｂが存在する場
合は、貫通電流が発生する内部回路５２ａと電源電圧変
換回路５１ａの相互間にのみＶＤＣＧＩによって動作さ
れるトランジスタ５３ａを設ければよい。
上記第１乃至第３の実施例においては、メモリセルアレ
イに全く不良がなく、周辺回路に貫通電流が発生してい
る場合について説明したが、実際は、製造プロセスのば
らつきによって一部に不良が生じることがある。この場
合、リダンダンシー技術によって不良部分を救済し、全
ビット良品とするが、不良部分において、ショートが発
生している場合は、貫通電流が発生する。この不良には
ワード線とビット線のショートがあるが、この場合は、
ショート箇所を含みロー カラムとも十字状に不良とな
る。
イに全く不良がなく、周辺回路に貫通電流が発生してい
る場合について説明したが、実際は、製造プロセスのば
らつきによって一部に不良が生じることがある。この場
合、リダンダンシー技術によって不良部分を救済し、全
ビット良品とするが、不良部分において、ショートが発
生している場合は、貫通電流が発生する。この不良には
ワード線とビット線のショートがあるが、この場合は、
ショート箇所を含みロー カラムとも十字状に不良とな
る。
ワード線は誤選択を防ぐために、待機時はＶｓｓレベル
に設定されており、ビット線は次のセンス動作に備える
ため、所定レベル（ビット線電位生成回路によってＶＢ
Ｌ−１／２ＶＣＣ程度）としておくことが多い。したが
って、ビット線とワード線がショートしている場合、待
機時に貫通電流が生じることとなる。
に設定されており、ビット線は次のセンス動作に備える
ため、所定レベル（ビット線電位生成回路によってＶＢ
Ｌ−１／２ＶＣＣ程度）としておくことが多い。したが
って、ビット線とワード線がショートしている場合、待
機時に貫通電流が生じることとなる。
第１０図は、この発明の第４の実施例を示すものであり
、待機時におけるビット線とワード線のショートによる
貫通電流を防止するものである。
、待機時におけるビット線とワード線のショートによる
貫通電流を防止するものである。
同図において、ビット線ＢＬとワード線ＷＬのショート
箇所ＳＴを含むメモリセルアレイ６１にはライン６２を
介してビットライン電位生成回路６３が接続されている
。このライン６２にはＶＤＣＧＩによって動作されるト
ランジスタ６４が介在されている。
箇所ＳＴを含むメモリセルアレイ６１にはライン６２を
介してビットライン電位生成回路６３が接続されている
。このライン６２にはＶＤＣＧＩによって動作されるト
ランジスタ６４が介在されている。
上記構成において、待機状態にはＲＡＳかハイレベルと
なるため、ＶＤＣＧｌもハイレベルとなり、トランジス
タ６３がオフ状態となる。したがって、ビットライン電
位生成回路６３の出力信号が遮断されるため、貫通電流
が防止される。但し、この構成の場合、待機時間が長い
場合、ビット線の電位が完全に抜けてしまい再度動作さ
せる時、充電に時間がかかることとなる。
なるため、ＶＤＣＧｌもハイレベルとなり、トランジス
タ６３がオフ状態となる。したがって、ビットライン電
位生成回路６３の出力信号が遮断されるため、貫通電流
が防止される。但し、この構成の場合、待機時間が長い
場合、ビット線の電位が完全に抜けてしまい再度動作さ
せる時、充電に時間がかかることとなる。
第１１図は第５の実施例を示すものであり、充電時間を
短縮するものである。
短縮するものである。
すなわち、この実施例においては、各メモリセルアレイ
７１ａ、７１ｂ〜７１ｆと、ピットランイ電位生成回路
７３によって生成された電位が供給されるライン７２の
相互間に、それぞれＶＤＣＧＩによって動作されるトラ
ンジスタ７４ａ、７４ｂ〜７４ｆを設けたものである。
７１ａ、７１ｂ〜７１ｆと、ピットランイ電位生成回路
７３によって生成された電位が供給されるライン７２の
相互間に、それぞれＶＤＣＧＩによって動作されるトラ
ンジスタ７４ａ、７４ｂ〜７４ｆを設けたものである。
このような構成とした場合、ビット線の充電時間を、第
９図に比べて、１／メモリセルアレイの数に短縮できる
。
９図に比べて、１／メモリセルアレイの数に短縮できる
。
第１２図は、第６の実施例を示すものであり、ビット線
単位でビット線電位を遮断可能としたものである。
単位でビット線電位を遮断可能としたものである。
すなわち、メモリセル８１．８２はビット線８３．８４
およびワード線８５．８６に接続されている。前記ビッ
ト線８３．８４は、それぞれ前記ＶＤＣＧ２によって動
作されるｎチャネルトランジスタ８７．８８、アドレス
信号の変化に対応して生成されるイコライズ信号ＥＱに
よって動作されるｎチャネルトランジスタ８９．９０を
介して、ビット線電位が供給されるライン９１に接続さ
れている。さらに、前記ビット線８３．８４は、それぞ
れ前記ＶＤＣＧ２によって動作されるｎチャネルトラン
ジスタ９２．９３および抵抗９４を介して、所定の電位
Ｖｓｓに接続されている。
およびワード線８５．８６に接続されている。前記ビッ
ト線８３．８４は、それぞれ前記ＶＤＣＧ２によって動
作されるｎチャネルトランジスタ８７．８８、アドレス
信号の変化に対応して生成されるイコライズ信号ＥＱに
よって動作されるｎチャネルトランジスタ８９．９０を
介して、ビット線電位が供給されるライン９１に接続さ
れている。さらに、前記ビット線８３．８４は、それぞ
れ前記ＶＤＣＧ２によって動作されるｎチャネルトラン
ジスタ９２．９３および抵抗９４を介して、所定の電位
Ｖｓｓに接続されている。
このような構成とすることにより、−層充電時間を短縮
することができる。
することができる。
第１３図は、第１２図を変形した第７の実施例を示すも
のであり、第１２図と同一部分には同一符号を付す。
のであり、第１２図と同一部分には同一符号を付す。
この実施例においては、メモリセル８１．８２とセンス
アンプ９５の間に位置するビット線８３．８４にｎチャ
ネルトランジスタ８７．８８を介在したものであり、ビ
ット線８３．８４とビット線電位が供給されるライン９
１との遮断はイコライズ信号によって動作されるｎチャ
ネルトランジスタ８９．９０によって行っている。
アンプ９５の間に位置するビット線８３．８４にｎチャ
ネルトランジスタ８７．８８を介在したものであり、ビ
ット線８３．８４とビット線電位が供給されるライン９
１との遮断はイコライズ信号によって動作されるｎチャ
ネルトランジスタ８９．９０によって行っている。
第１２図、第１３図に示す実施例は、ビット線をフロー
ティングとするものである。仮にビット線が完全にフロ
ーティングであれば、基板電位ＶＢＨによって負電位と
なってしまい、ワード線の電位がＯｖでもセルトランジ
スタのトランスファゲートがオンし、データが破壊され
てしまう。そこで、高抵抗９４でビット線をＶ ｃ ｃ
／ ２またはＶｓｓＳＶｃｃの電位とする必要がある
。この抵抗値は、ＰＮジャンクションのリークより十分
小さく、正常のセンス動作に影響を与えず、待機電流が
十分小さくなるよう十分大きな値に設定する必要がある
。この抵抗値としては、約１０ＧΩ〜ＩＴΩに設定すれ
ばよい。
ティングとするものである。仮にビット線が完全にフロ
ーティングであれば、基板電位ＶＢＨによって負電位と
なってしまい、ワード線の電位がＯｖでもセルトランジ
スタのトランスファゲートがオンし、データが破壊され
てしまう。そこで、高抵抗９４でビット線をＶ ｃ ｃ
／ ２またはＶｓｓＳＶｃｃの電位とする必要がある
。この抵抗値は、ＰＮジャンクションのリークより十分
小さく、正常のセンス動作に影響を与えず、待機電流が
十分小さくなるよう十分大きな値に設定する必要がある
。この抵抗値としては、約１０ＧΩ〜ＩＴΩに設定すれ
ばよい。
尚、第１３図では、トランジスタ９２．９３、および抵
抗９４を介してビット線８３．８４を所定の電位Ｖｓｓ
に接続したが、これに限定されるものではなく、第１４
図に示すごとく、高抵抗９６．９７を介して直接ビット
線８３．８４を所定の電位Ｖｓｓに接続することも可能
である。
抗９４を介してビット線８３．８４を所定の電位Ｖｓｓ
に接続したが、これに限定されるものではなく、第１４
図に示すごとく、高抵抗９６．９７を介して直接ビット
線８３．８４を所定の電位Ｖｓｓに接続することも可能
である。
また、上記各実施例において、使用したＶＤＣＧＩ、Ｖ
Ｄ ＣＧ ２ ハＲＡ Ｓと同期スル旨記載したが、
これはｐチャネルトランジスタを使用しているためであ
り、ｎチャネルトランジスタを使用する場合は、ＲＡＳ
を反転した信号を使用すればよい。
Ｄ ＣＧ ２ ハＲＡ Ｓと同期スル旨記載したが、
これはｐチャネルトランジスタを使用しているためであ
り、ｎチャネルトランジスタを使用する場合は、ＲＡＳ
を反転した信号を使用すればよい。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
変形実施可能なことは勿論である。
［発明の効果］
以上、詳述したようにこの発明によれば、待機状態では
ほとんど電流を消費しない低消費電力のダイナミックメ
モリ装置を提供できる。
ほとんど電流を消費しない低消費電力のダイナミックメ
モリ装置を提供できる。
第１図はこの発明の第１の実施例を示す構成図、第２図
は第１図の動作を説明するために示す図、第３図、第４
図はそれぞれローアドレスの取込みを遅延するための回
路構成図、第５図は第４図の動作を説明するために示す
図、第６図（ａ）はす図、第７図はこの発明の第２の実
施例を示す構成図、第８図はこの発明の第３の実施例を
示す構成図、第９図は第８図の変形例を示す図、第１０
図はこの発明の第４の実施例を示す構成図、第１１図は
この発明の第５の実施例を示す構成図、第１２図はこの
発明の第６の実施例を示す構成図、第１３図はこの発明
の第７の実施例を示す構成図、第１４図は第１３図の変
形例を示す図、第１５図は従来の参照電位生成回路を示
す構成図である。 Ｑｌ、Ｑ２．４８．５３．５３ａ、６４．７４ａ 〜７
４ ｆ、８７．８８−）ランジスタ、３１・・・アドレ
ス・バッファ回路。６１．７１ａ〜７１ｆ・・・メモリ
セルアレイ、６１．７１・・・ビットライン電位生成回
路、８１．８２・・・メモリセル、８３．８４・・・ビ
ット線、８５．８６・・・ワード線。
は第１図の動作を説明するために示す図、第３図、第４
図はそれぞれローアドレスの取込みを遅延するための回
路構成図、第５図は第４図の動作を説明するために示す
図、第６図（ａ）はす図、第７図はこの発明の第２の実
施例を示す構成図、第８図はこの発明の第３の実施例を
示す構成図、第９図は第８図の変形例を示す図、第１０
図はこの発明の第４の実施例を示す構成図、第１１図は
この発明の第５の実施例を示す構成図、第１２図はこの
発明の第６の実施例を示す構成図、第１３図はこの発明
の第７の実施例を示す構成図、第１４図は第１３図の変
形例を示す図、第１５図は従来の参照電位生成回路を示
す構成図である。 Ｑｌ、Ｑ２．４８．５３．５３ａ、６４．７４ａ 〜７
４ ｆ、８７．８８−）ランジスタ、３１・・・アドレ
ス・バッファ回路。６１．７１ａ〜７１ｆ・・・メモリ
セルアレイ、６１．７１・・・ビットライン電位生成回
路、８１．８２・・・メモリセル、８３．８４・・・ビ
ット線、８５．８６・・・ワード線。
Claims (11)
- （１）直流電源とメモリセルアレイの相互間に設けられ
、読出し制御信号が待機状態の場合、前記直流電源から
メモリセルアレイへの直流電位の供給を遮断する遮断回
路と、 前記読出し制御信号が読出し状態に設定された場合、メ
モリセルアレイの前記直流電位が所定レベルに達するま
で、読出しアドレスの取込みを遅延させる遅延回路と、 を具備したことを特徴とするダイナミックメモリ装置。 - （２）前記遅延回路は、ローアドレスの取込みを遅延さ
せるアドレスバッファ回路によって構成されていること
を特徴とする請求項１記載のダイナミックメモリ装置。 - （３）前記読出し制御信号は■■■（ローアド レス・ストローブ）であり、前記遮断回路は、参照電位
生成回路を構成する第１、第２の電位の相互間に抵抗を
介在して直列接続され、■■■がハイレベルの場合、オ
フ状態となるトランジスタによって構成されていること
を特徴とする請求項１記載のダイナミックメモリ装置。 - （４）前記遮断回路は■■■が所定時間以上ハ イレベルであることを検出する検出回路をさらに有し、
この検出回路の出力によって制御されることを特徴とす
る請求項３記載のダイナミックメモリ装置。 - （５）電源電圧を所定の電位に変換する電源変換回路を
有するダイナミックメモリにおいて、前記電源変換回路
とメモリセルアレイの相互間に設けられ、読出し制御信
号が待機状態の場合、前記電源変換回路からメモリセル
アレイへの直流電位の供給を遮断する遮断回路と、 前記読出し制御信号が読出し状態に設定された場合、メ
モリセルアレイの直流電位が所定レベルに達するまで、
読出しアドレスの取込みを待つ遅延回路と、 を具備したことを特徴とするダイナミックメモリ装置。 - （６）前記遅延回路は、ローアドレスの取込みを遅延さ
せることを特徴とする請求項５記載のダイナミックメモ
リ装置。 - （７）前記読出し制御信号は■■■（ローアド レス・ストローブ）であり、前記遮断回路は、電源変換
回路とメモリセルアレイの相互間に介在され、■■■が
ハイレベルの場合、オフ状態となるルトランジスタによ
って構成されていることを特徴とする請求項５記載のダ
イナミックメモリ装置。 - （８）前記遮断回路は■■■が所定時間以上ハ イレベルであることを検出する検出回路をさらに有し、
この検出回路の出力によって制御されることを特徴とす
る請求項７記載のダイナミックメモリ装置。 - （９）メモリセルとビット線への電位供給源との相互間
に設けられ、読出し制御信号が待機状態の場合、ビット
線に対する電位の供給を遮断する遮断回路と、 前記ビット線と所定の電位Ｖｓｓとの相互間に介在され
、前記読出し制御信号が待機状態の場合、ビット線に（
Ｖｓｓ−｜メモリセルのトランスファゲートの閾値電圧
｜）以上の電位を供給する供給回路と、 を具備したことを特徴とするダイナミックメモリ装置。 - （１０）前記供給回路は、読出し制御信号がハイレベル
の場合、オン状態となるトランジスタ、およびこのトラ
ンジスタと前記所定の電位Ｖｓｓとの相互間に接続され
た抵抗とによって構成されていることを特徴とする請求
項９記載のダイナミックメモリ装置。 - （１１）前記読出し制御信号は■■■（ローア ドレス・ストローブ）であり、前記遮断回路は、■■■
がハイレベルの場合、オフ状態となるトランジスタによ
って構成されていることを特徴とする請求項９記載のダ
イナミックメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130050A JPH0426989A (ja) | 1990-05-18 | 1990-05-18 | ダイナミックメモリ装置 |
| KR1019910008045A KR950007140B1 (ko) | 1990-05-18 | 1991-05-17 | 다이나믹 메모리용 전류제어회로 |
| US07/701,881 US5229966A (en) | 1990-05-18 | 1991-05-17 | Current control circuit for dynamic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130050A JPH0426989A (ja) | 1990-05-18 | 1990-05-18 | ダイナミックメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426989A true JPH0426989A (ja) | 1992-01-30 |
Family
ID=15024866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130050A Pending JPH0426989A (ja) | 1990-05-18 | 1990-05-18 | ダイナミックメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5229966A (ja) |
| JP (1) | JPH0426989A (ja) |
| KR (1) | KR950007140B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574243B1 (ko) * | 1997-12-30 | 2006-07-21 | 인터내셔널 비지네스 머신즈 코포레이션 | Dram에서 감소된 대기 전력 소모 |
| JP2010186529A (ja) * | 2009-02-12 | 2010-08-26 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2015195075A (ja) * | 2014-03-20 | 2015-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394450A (en) * | 1993-04-13 | 1995-02-28 | Waferscale Integration, Inc. | Circuit for performing arithmetic operations |
| JP3315293B2 (ja) * | 1995-01-05 | 2002-08-19 | 株式会社東芝 | 半導体記憶装置 |
| JP3986578B2 (ja) * | 1996-01-17 | 2007-10-03 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| US5940337A (en) * | 1997-10-23 | 1999-08-17 | Integrated Silicon Solution, Inc. | Method and apparatus for controlling memory address hold time |
| US6697896B1 (en) * | 1999-12-31 | 2004-02-24 | Intel Corporation | Method and apparatus for implementing high speed signals using differential reference signals |
| JP3504220B2 (ja) * | 2000-06-23 | 2004-03-08 | 株式会社東芝 | 半導体集積回路及びその内部基準電位変更方法 |
| US11112455B2 (en) * | 2019-02-26 | 2021-09-07 | Texas Instruments Incorporated | Built-in self-test circuits and related methods |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122691A (ja) * | 1982-01-14 | 1983-07-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS62270098A (ja) * | 1986-05-19 | 1987-11-24 | Toshiba Corp | 半導体センス回路 |
| JPS63138597A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | ダイナミツクメモリ装置 |
| JPS6450296A (en) * | 1987-08-21 | 1989-02-27 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH0194590A (ja) * | 1987-10-05 | 1989-04-13 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH01140496A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体記憶装置 |
| JPH02113491A (ja) * | 1988-10-21 | 1990-04-25 | Seiko Epson Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100793A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | Ｃｍｏｓ型半導体メモリ回路 |
| KR930000963B1 (ko) * | 1988-03-09 | 1993-02-11 | 가부시기가이샤 도오시바 | 불휘발성 메모리 회로장치 |
-
1990
- 1990-05-18 JP JP2130050A patent/JPH0426989A/ja active Pending
-
1991
- 1991-05-17 US US07/701,881 patent/US5229966A/en not_active Expired - Fee Related
- 1991-05-17 KR KR1019910008045A patent/KR950007140B1/ko not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122691A (ja) * | 1982-01-14 | 1983-07-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS62270098A (ja) * | 1986-05-19 | 1987-11-24 | Toshiba Corp | 半導体センス回路 |
| JPS63138597A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | ダイナミツクメモリ装置 |
| JPS6450296A (en) * | 1987-08-21 | 1989-02-27 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH0194590A (ja) * | 1987-10-05 | 1989-04-13 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH01140496A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体記憶装置 |
| JPH02113491A (ja) * | 1988-10-21 | 1990-04-25 | Seiko Epson Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574243B1 (ko) * | 1997-12-30 | 2006-07-21 | 인터내셔널 비지네스 머신즈 코포레이션 | Dram에서 감소된 대기 전력 소모 |
| JP2010186529A (ja) * | 2009-02-12 | 2010-08-26 | Hynix Semiconductor Inc | 半導体メモリ装置 |
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