JPH02113491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02113491A JPH02113491A JP63265306A JP26530688A JPH02113491A JP H02113491 A JPH02113491 A JP H02113491A JP 63265306 A JP63265306 A JP 63265306A JP 26530688 A JP26530688 A JP 26530688A JP H02113491 A JPH02113491 A JP H02113491A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverse
- level
- chip select
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ノイズ信号により誤動作しない半導体記憶装
置に関する。
置に関する。
［従来の技術］
従来の半導体記憶装置は、第４図に示すようなものであ
った。
った。
ここで、Ｃ８は、チップセレクト信号、Ｃ８′は、内部
チップセレクト信号、ＡＤＤは、アドレス信号、ＡＤＤ
゛は、内部アドレス信号をそれぞれ示す。
チップセレクト信号、ＡＤＤは、アドレス信号、ＡＤＤ
゛は、内部アドレス信号をそれぞれ示す。
チップセレクトが非選択から選択に変化して半導体記憶
装置が動作する過程を説明する。アドレスＡＤＤには、
すでに読みだしまたは、書き込みのための谷地が外部よ
り与えられているものとする。ここでは、“°Ｌ″レベ
ルが与えられているものとする。このとき、Ｏ８が°゛
Ｈ゛Ｈ゛レベル択）から°°Ｌ゛°レベル（選択）に変
化すると書き込み・読みだし回路がアクティブとなり、
並行して内部アドレスＡＤＤ’ にはＡＤＤの゛Ｌ′°
レベルが伝達されて゛Ｌ°゛番地の書き込みまたは、読
みだしが行なわれる。またＣ３が逆に°Ｌ゛°から”Ｈ
”レベルに変化するとＣ８もＬ°°から”Ｈ“に変化し
書き込み・読みだし回路は、静止状態へと移行すると共
にＡＤＤからの信号は、ＮＡＮＤ回路に与えられたＣ８
′により禁止されＡＤＤ゛は゛１Ｆレベルへと変化する
。第５図はこの状態に於けるタイミング図である。
装置が動作する過程を説明する。アドレスＡＤＤには、
すでに読みだしまたは、書き込みのための谷地が外部よ
り与えられているものとする。ここでは、“°Ｌ″レベ
ルが与えられているものとする。このとき、Ｏ８が°゛
Ｈ゛Ｈ゛レベル択）から°°Ｌ゛°レベル（選択）に変
化すると書き込み・読みだし回路がアクティブとなり、
並行して内部アドレスＡＤＤ’ にはＡＤＤの゛Ｌ′°
レベルが伝達されて゛Ｌ°゛番地の書き込みまたは、読
みだしが行なわれる。またＣ３が逆に°Ｌ゛°から”Ｈ
”レベルに変化するとＣ８もＬ°°から”Ｈ“に変化し
書き込み・読みだし回路は、静止状態へと移行すると共
にＡＤＤからの信号は、ＮＡＮＤ回路に与えられたＣ８
′により禁止されＡＤＤ゛は゛１Ｆレベルへと変化する
。第５図はこの状態に於けるタイミング図である。
［発明が解決しようとする課題］
半導体記憶装置のチップセレクト端子には、正規の半導
体記憶装置制御のためのロジ・ンク信号だけでなく周辺
回路からのノイズ信号や、電源電圧の変動などにより数
ｎｓの幅でロジックレベルが逆転する信号が与えられる
ことがある。例えば、ＡＤＤが°゛Ｌ”レベルにある読
みだし動作中にＣ８に与えられた場合ＡＤＤは、” Ｌ
”レベルであるにもかかわらずＡＤＤ′はＣ８の“Ｌ
°°→゛°１１”−’“Ｌ”の変化によりＡＤＤ’ も
°°Ｌ″−”Ｈ” −”Ｌ”と変化してしまうため半導
体記憶装置は、新たな動作として次のように反応する。
体記憶装置制御のためのロジ・ンク信号だけでなく周辺
回路からのノイズ信号や、電源電圧の変動などにより数
ｎｓの幅でロジックレベルが逆転する信号が与えられる
ことがある。例えば、ＡＤＤが°゛Ｌ”レベルにある読
みだし動作中にＣ８に与えられた場合ＡＤＤは、” Ｌ
”レベルであるにもかかわらずＡＤＤ′はＣ８の“Ｌ
°°→゛°１１”−’“Ｌ”の変化によりＡＤＤ’ も
°°Ｌ″−”Ｈ” −”Ｌ”と変化してしまうため半導
体記憶装置は、新たな動作として次のように反応する。
まず、” Ｌ ” レベルのアドレスに対する読みだし
動作の途中がＣ８が°°Ｈ°°レベルになることにより
中断されて、静止状態となり数ｎｓ後に再びＣ３が°°
Ｌ°゛レベルに戻り選択状態となりかつＡＤＤもＬ°°
となっているためＡＤＤ”Ｌ”に対する読みたしが始ま
る。従ってアドレスＡＤＤは変化していないにもかかわ
らず、チップセレクトに対して逆転信号が与えられない
場合の正常な読みだし時間よりも最後ＡＤＤ″Ｌ”に対
する読みだし以前の読みだしが始まってからＯ３のパル
ス信号の立ち下がるまでの時間分だけ、余分な読みだし
時間を費やしていることになる０本発明は、このような
問題を解決するもので、その目的とするところは、チッ
プセレクト端子に数ｎｓのノイズ性パルス信号が与えら
れても、チップセレクトにノイズが乗らない正常な状態
での読みだし時間で読みだし動作を行なうことのできる
半導体記憶装置を提供することにある。
動作の途中がＣ８が°°Ｈ°°レベルになることにより
中断されて、静止状態となり数ｎｓ後に再びＣ３が°°
Ｌ°゛レベルに戻り選択状態となりかつＡＤＤもＬ°°
となっているためＡＤＤ”Ｌ”に対する読みたしが始ま
る。従ってアドレスＡＤＤは変化していないにもかかわ
らず、チップセレクトに対して逆転信号が与えられない
場合の正常な読みだし時間よりも最後ＡＤＤ″Ｌ”に対
する読みだし以前の読みだしが始まってからＯ３のパル
ス信号の立ち下がるまでの時間分だけ、余分な読みだし
時間を費やしていることになる０本発明は、このような
問題を解決するもので、その目的とするところは、チッ
プセレクト端子に数ｎｓのノイズ性パルス信号が与えら
れても、チップセレクトにノイズが乗らない正常な状態
での読みだし時間で読みだし動作を行なうことのできる
半導体記憶装置を提供することにある。
（課題を解決するための手段）
本発明の半導体記憶装置は、少なくともチップセレクト
信号とこのチップセレクト信号を正相で遅延させた信号
の論理和回路の出力を内部チップセレクト信号とするこ
とを特徴とする。
信号とこのチップセレクト信号を正相で遅延させた信号
の論理和回路の出力を内部チップセレクト信号とするこ
とを特徴とする。
［実 施 例１
以下本発明について実施例を基づいて詳細に説明する。
第１図は本発明におけるブロック図でＯ８は、チップセ
レクト信号、Ｃ３Ａは、Ｃ３の遅延信号Ｃ５Ｂは、Ｃ５
Ａの遅延信号ｃｓ’ は、内部チップセレクト信号、Ａ
ＤＤは、アドレス信号、ＡＤＤ’ は内部アドレス信号
をそれぞれ示す。チップセレクトＣ８が非選択から選択
に変化して半導体記憶装置が、動作する過程を説明する
。アドレスＡＤＤには、書き込みまたは読みだしのため
の番地” Ｌ ”レベルが与えられている。
レクト信号、Ｃ３Ａは、Ｃ３の遅延信号Ｃ５Ｂは、Ｃ５
Ａの遅延信号ｃｓ’ は、内部チップセレクト信号、Ａ
ＤＤは、アドレス信号、ＡＤＤ’ は内部アドレス信号
をそれぞれ示す。チップセレクトＣ８が非選択から選択
に変化して半導体記憶装置が、動作する過程を説明する
。アドレスＡＤＤには、書き込みまたは読みだしのため
の番地” Ｌ ”レベルが与えられている。
このとき、Ｃ８が、” Ｈ”から°゛Ｌ°゛に変化する
と、ＣＳＡも°°Ｈ゛°から゛°Ｌ°°レベルへと変化
する。Ｃ５Ｂはこの時点では°“Ｈ”レベルのままであ
るためＮＡＮＤ回路の出力はＣ５Ａに追従しＡＤＤ’
は°’ Ｈ”から゛Ｌ°゛レベルへと変化し、ＡＤＤに
対する書き込みまたは、読みだしが行なわれる。逆にＣ
８が°°Ｌ°゛から°゛Ｈ°゛Ｈ°゛レベル選択から非
泗択に変化するとＣ５Ａも°°Ｌ°゛からＨ°”レベル
に変化するが、この時点では、ＣＳＢはまだ゛°Ｌ°°
レベルのままであるためＣ８′は、” Ｌ ”レベルの
まである。Ｃ５Ｈの遅延時間ｔｄ後Ｃ５Ｂも’ Ｈ”レ
ベルとなりＣ８′は” Ｌ ”からＨ”レベルへと変化
し書き込み・読みだし回路は、静止状態になると共にア
ドレスＡＤＤも禁止状態となりＡＤＤ′は°゛Ｈ°°Ｈ
°°レベル さらに、Ｏ８が°゛Ｌ°°Ｌ°°レベル態）にあるとき
５ｎｓの“Ｈ°゛レベルパルス信号をＣ３に与えた場合
について説明する。
と、ＣＳＡも°°Ｈ゛°から゛°Ｌ°°レベルへと変化
する。Ｃ５Ｂはこの時点では°“Ｈ”レベルのままであ
るためＮＡＮＤ回路の出力はＣ５Ａに追従しＡＤＤ’
は°’ Ｈ”から゛Ｌ°゛レベルへと変化し、ＡＤＤに
対する書き込みまたは、読みだしが行なわれる。逆にＣ
８が°°Ｌ°゛から°゛Ｈ°゛Ｈ°゛レベル選択から非
泗択に変化するとＣ５Ａも°°Ｌ°゛からＨ°”レベル
に変化するが、この時点では、ＣＳＢはまだ゛°Ｌ°°
レベルのままであるためＣ８′は、” Ｌ ”レベルの
まである。Ｃ５Ｈの遅延時間ｔｄ後Ｃ５Ｂも’ Ｈ”レ
ベルとなりＣ８′は” Ｌ ”からＨ”レベルへと変化
し書き込み・読みだし回路は、静止状態になると共にア
ドレスＡＤＤも禁止状態となりＡＤＤ′は°゛Ｈ°°Ｈ
°°レベル さらに、Ｏ８が°゛Ｌ°°Ｌ°°レベル態）にあるとき
５ｎｓの“Ｈ°゛レベルパルス信号をＣ３に与えた場合
について説明する。
Ｏ３はＬ°゛から°゛Ｈ″Ｈ″レベルするとＣ３Ａも同
様に°Ｌ°°から°゛Ｈ°“レベルとなるが、この時点
でＣ５Ｂは゛Ｌ°°レベルであるためＣ５′は°゛Ｌ′
°Ｌ′°レベルある。ここで、遅延回路の遅延時間ｔｄ
が３ｎｓと７ｎｓの２つの場合について説明する。
様に°Ｌ°°から°゛Ｈ°“レベルとなるが、この時点
でＣ５Ｂは゛Ｌ°°レベルであるためＣ５′は°゛Ｌ′
°Ｌ′°レベルある。ここで、遅延回路の遅延時間ｔｄ
が３ｎｓと７ｎｓの２つの場合について説明する。
ｔｄ＝３ｎｓの場合は、ＣＳＡＳ化変化後ｓでＣ５Ｂも
°゛Ｌ°°から゛°Ｈ゛°レベルとなるため、Ｃ８′
も°Ｈ°°から°°Ｌ°°レベルへと変化しＣＳに対す
る５ｎｓの入力パルス信号を２ｎｓの内部パルス信号と
して受は取ることになる。第２図はこの状態に於けるタ
イミング図である。
°゛Ｌ°°から゛°Ｈ゛°レベルとなるため、Ｃ８′
も°Ｈ°°から°°Ｌ°°レベルへと変化しＣＳに対す
る５ｎｓの入力パルス信号を２ｎｓの内部パルス信号と
して受は取ることになる。第２図はこの状態に於けるタ
イミング図である。
一方ｔｄ＝７ｎｓの場合は、Ｃ５Ａ変化後７ｎＳでＣＳ
Ｂも°゛Ｌ′°から°“Ｈ°°レベルへと変化するが、
２ｎｓ手前てＣＳＡは°゛Ｈ゛°から°Ｌ°°と元のレ
ベルに戻ってしまっているためＣ８′は” Ｌ ” レ
ベルのままで内部チップセレクト信号は全く変化しない
。第３図はこの状態に於けるタイミング図である。
Ｂも°゛Ｌ′°から°“Ｈ°°レベルへと変化するが、
２ｎｓ手前てＣＳＡは°゛Ｈ゛°から°Ｌ°°と元のレ
ベルに戻ってしまっているためＣ８′は” Ｌ ” レ
ベルのままで内部チップセレクト信号は全く変化しない
。第３図はこの状態に於けるタイミング図である。
ＮＡＮＤ回路による実施例を説明してきたが、Ｃ５を逆
転した信号とＣ８を逆相または、該Ｏ８の逆転信号を正
相で遅延させた信号の論理積回路の出力を逆転しても、
全く同じ作用が得られる。
転した信号とＣ８を逆相または、該Ｏ８の逆転信号を正
相で遅延させた信号の論理積回路の出力を逆転しても、
全く同じ作用が得られる。
［発明の効果１
以上述べたように本発明の半導体記憶装置は、チップセ
レクト端子と内部チップセレクトとの間に遅延回路とＮ
ＡＮＤ回路を挿入しただけの簡単な構造によって、その
遅延回路の遅延時間以下のチップセレクトに与えられる
パルス性のノイズ信号を除去し、ノイズ性のパルス信号
が１乗する悪い環境の中に於いても常に最高速での安定
した読みだし動作を行なうことができる効果がある。
レクト端子と内部チップセレクトとの間に遅延回路とＮ
ＡＮＤ回路を挿入しただけの簡単な構造によって、その
遅延回路の遅延時間以下のチップセレクトに与えられる
パルス性のノイズ信号を除去し、ノイズ性のパルス信号
が１乗する悪い環境の中に於いても常に最高速での安定
した読みだし動作を行なうことができる効果がある。
また、この回路を挿入しても、チップセレクト信号によ
り起動される読み出し動作時間にはこの遅延回路の遅延
時間は一切影響しないため従前の回路と同じ速度での動
作が行える効果も兼ね備λている。
り起動される読み出し動作時間にはこの遅延回路の遅延
時間は一切影響しないため従前の回路と同じ速度での動
作が行える効果も兼ね備λている。
第１図は、本発明による半導体記憶装置の一実施例を示
すブロック図。 第２図及び第３図は、本発明による半導体記・ｌ装置の
一実施例の各信号波形図。 第４図は、従来の半導体記憶装置を示すブロック図。 第５図は、従来の半導体記憶装置の各信号波形図。 図中１１．１２．１３．１４はインバータ回路Ｎｌは、
ＮＡＮＤ回路、Ｎ２は、ＮＯＲ回路である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）ＤＤ 第１図 第３図 第２図 第４図 第５図
すブロック図。 第２図及び第３図は、本発明による半導体記・ｌ装置の
一実施例の各信号波形図。 第４図は、従来の半導体記憶装置を示すブロック図。 第５図は、従来の半導体記憶装置の各信号波形図。 図中１１．１２．１３．１４はインバータ回路Ｎｌは、
ＮＡＮＤ回路、Ｎ２は、ＮＯＲ回路である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）ＤＤ 第１図 第３図 第２図 第４図 第５図
Claims (1)
- 少なくともチップセレクト信号とこのチップセレクト信
号を正相で遅延させた信号の論理和回路の出力を内部チ
ップセレクト信号とすることを特徴とした半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265306A JPH02113491A (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265306A JPH02113491A (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113491A true JPH02113491A (ja) | 1990-04-25 |
Family
ID=17415367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265306A Pending JPH02113491A (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
| JP2009020953A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 同期式半導体装置及びこれを有するデータ処理システム |
-
1988
- 1988-10-21 JP JP63265306A patent/JPH02113491A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
| JP2009020953A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 同期式半導体装置及びこれを有するデータ処理システム |
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