JPS62271296A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 出力データが、遷移状態にある一定期間、入力データを
ラッチし、入力インヒビット状態にすることにより、ノ
イズの影響を無くす。

〔産業上の利用分野〕

本発明は半導体集積１回路に係り、特にその入力マージ
ンを向上するための回路に関する。

〔従来の技術〕

多ビツト構成のメモリ等のように、多数の出力を持つ半
導体集積回路では、出力の遷移時に大量の瞬時電流が流
れるため、電源ライン、ＧＮＤ　（グランド）ラインに
ノイズが発生し、それだけ入力レベルに対するマージン
が悪化するという問題がある。

従来、この入力レベルに対するマージンの悪化の問題を
一部解決するために、半導体メモリのデータ出力時には
書込み信号ＷＥバーがイネーブルにならないように抑え
ることが考えられている。

第７図にこの従来例の回路要部を示す。第７図において
、半導体メモリのデータ出力部のラッチＥバーの入力回
路が示されている。

第７図の回路において、特に、外部ハイレベルのハス線
をロウレベルに引く場合を考える。その際、特に上記の
ように多数の出力を持つメモリ等で高速化を図るために
出力バノファの駆動能力を大きくした場合等では、出力
バノファをイネーブルした瞬間大量の電流が流れる。そ
のためＶＳＳ線にそって大きな電流が流れ、Ｖｓｓ線に
寄生している抵抗によりＶｓｓ線にそった内部的な電位
降下が発生する。この電位降下で半導体メモリの動作マ
ージンはそれだけ悪化することになる。

特に、半導体メモリの書込み信号ＷＥバーに着目すると
、グランドレベルの電位が出力バッファ駆動時の瞬時大
電流で上昇してしまうと、書込み信号ＷＥバーが本来ハ
イレベルであり不活性であるべき時に、内部的に見掛は
上ロウレベルになり、外部データを読込んで誤動作を生
じるおそれがある。ＴＴＬ系の規格では論理レベルが低
く設定され、例エバ、ロウレベルが０．８Ｖ、ハイレベ
ルが１．８ｖでグランドレベルから１．２■に論理判定
のしきい値があることを考えると、グランドレベルが上
昇し例えば０．８■になると、見掛は上ロウレベル側に
入ってしまい、内部的に書込み信号が発生し、誤動作す
ることになる。

そこで、第７図の回路では、出力バノファを動作させる
クロック○Ｅ（出力イネーブル信号）に同期して、書込
み信号Ｗ　Ｅバーの入力トランジスタＱ１に並列に挿入
したトランジスタＱ２を導通して内部に送る書込み信号
ＷＥをロウレベルにクランプするようにしている。

〔発明が解決しようとする問題点〕

上記従来例では、書込みイネーブル信号が内部的に生成
されることを防止しようとしたものであるが、誤動作は
他の外部入力信号の内部的な生成によっても発生する。

そこで、本発明は、外部から与えられる信号全般（以下
、単に外部入力信号という）、例えばアドレス入力信号
や０・Ｅバー（アウトプットイネーブルバー）、ＧＥバ
ー（チップイネーブルバー）等のコントロール信号の対
策が可能な回路を提供しようとするものである。

〔問題点を解決するための手段〕

本発明は出力データが、遷移状態にある一定期間、外部
入力信号をラッチし、入力インヒビット状態にすること
により、ノイズの影響を無くすことを特徴としている。

（作用〕 外部人力信号、例えばアドレス入力信号やＯＥバー（ア
ウトプットイネーブルバー）、ＣＥバー（チップイネー
ブルバー）等のコントロール信号は、その最少許容振幅
が定められているが、ノイズの発生によって、定められ
た許容振幅では動作しなくなることがある。アドレス信
号の場合を例に説明すると、メモリデバイスにあるアド
レス信号が与えられ、そのアドレスに対応するメモリセ
ルからのデータが出力されたとする。その時、ノイズが
発生すると、外部アドレス信号は変化していないのに、
メモリデバイスの大力バッファは、その信号を誤って読
取り、メモリデバイスの内部アドレス信号は変化してし
まう。そして、別のメモリセルからのデータが出力され
る。つまり、誤動作してし母まうのである。外部入力信
号の１辰幅が充分大きいときには、そのようなことは起
らないが、許容振幅であっても、振幅が小さいときには
、問題になり得る。そこで、ノイズが発生する前に、つ
まり、デバイスの大力バッファが外部入力信号を正しい
値として読取っている間に、もとのデータをラッチし、
ノイズの発生によって、入カバソファが誤動作した場合
でも、内部信号が変化しないようにするというのが本発
明の主旨である。

さらに、本発明において出力データが遷移状態にある一
定時間、入力データをラッチする意義を補足説明する。

入力インヒビット期間は、出カバソファ能力や負荷にも
よるが、例えば１０〜２０ｎｓｅｃといった短い時間で
ある。これはアクセス時間１００〜５００　ｎ５ｅｃ（
デバイスの種類で大分違う）と比べてかなり短く、一般
には、入力信号保持〔最少３時間よりも短い。

この１０〜２０ｎｓｅｃの間、入力を受は付けないこと
になると、アドレス信号入力の場合、その分アクセス時
間は遅れる（インヒビット期間中にアドレスが変化し、
期間後始めてデバイスが変化しアドレスを取り込み、対
応データを入出力する場合）。

しかし、５ｐｅｃ上アクセス時間としてその分も折り込
んでおけば問題ではない。

それでは、１０〜２０ｎｓｅｃのインヒビット期間中の
み人力が変化して、かつ期間終了前に元の入力アドレス
に戻ってしまったのでは、入力が無視され、誤動作した
ことにならないかという疑問が出る。

これは５ｐｅｃ上問題とされない。１０〜２０ｎｓｅｃ
は入力信号保持時間より短いからである。このような短
い入力信号変化は与えても正常動作（入出力）がなされ
ることは元々保証されていないのである。

一方において、このような短い信号変化が入力されると
、それにより、デバイスは動作はし、訳のわからない誤
データが出たり、データ破壊を生じ゛たりする。これを
解決するのが、上記本発明の入力インヒビットとデータ
ラッチである。

〔実施例〕

第１図に、本発明の実施例１の要部回路構成図を示す。

第１図において、１はラッチパルスＬを発生するパルス
発生回路であり、この回路は出力バッファ４の出カイネ
ーブル信号ＯＥ、○Ｅバーが活性になる時、短いパルス
（う７チパルスＬ）を発生するようになっている。この
ラッチパルスＬは、入力バッファ２の入力インヒビット
信号として、またラッチ３のラッチ信号として印加され
、直前に入カバフファ２が出力している外部入力信号Ｓ
Ｉをラッチする。誤作動のおそれがある期間が終ったら
、ラッチパルスがなくなり、大カバフファ２の入力イン
ヒビットを解除すると同時にラッチ３を解除し、入力信
号３１を内部に伝達する。

なお、４は出カバソファであり、内部の出力データｄを
入力し、出力イネーブル信号ＯＥが活性化したとき駆動
出力りとして出力する。

第２図は外部入力信号Ｓｔの入力バッファ２とラッチ３
の詳細構成例である。入カバソファ２は２段のインパー
クＩＶ、と■Ｖ２で構成されている。またラッチパルス
Ｌがそれぞれ一方の端子に入力する２段のＮＡＮＤ回路
２１．２２からなるインヒビット回路と交差接続のＮＡ
ＮＤ回路２３．２４でなるラッチ回路３を備える。

第３図は第１図の出カバ７フア４の回路例であり、出力
イネーブル信号○Ｅと内部の出力データｄを入力とする
ＮＡＮＤ回路３１と出力イネーブル信号の反転信号○Ｅ
バーを入力とするＮＯＲ回路３２とそれぞれの回路の出
力をゲートに接続しりｃｈｏｓインハークＴ、、Ｔ２で
構成されている。

第４Ａ図は第１図の実施例１のラッチパルス発生回路の
構成例である。出力イネーブル信号の反転信号ＯＥバー
を遅延回路４２で遅延せしめ遅延信号ｄ−ＯＥバーを得
、ＮＡＮＤ回路４１で出力イネーブル信号ＯＥとのＮＡ
ＮＤをとることにより、所要の短いラッチパルスＬを発
生している。

第４Ｂ図は第４Ａ図のラッチパルス発生回路の動作波形
図であり、遅延回路４２の遅延時間ｔｄに相当する期間
だけＮＡＮＤ回路４１の出力がロウレベルになり、ラッ
チパルスＬを出力する。

次に、第５図に本発明の実施例２の要部構成図を示して
いる。

この実施例も先の実施例と同様に外部入力信号ＳＩＯ入
カバソファ２とラッチ３を有する。ただし、先の実施例
では入力バッファ２への入力インヒビット信号およびラ
ッチ信号となるラッチパルスＬの発生を出カイネーブル
信号ＯＥ、ＯＢバーから得ていたのに対し、この実施例
では内部回路の出力データｄの変化点をとらえるデータ
変化検出回路５１で発生している点が相違する。

第６Ａ図に本実施例２のラッチパルス発生回路であるデ
ータ変化点検出回路の詳細例を示す。

第６Ａ図において、出力データｄを一方の入力とするＮ
ＡＮＤ回路６１と、出力データの反転信号ｄバーをその
一方の入力とするＮＡＮＤ回路６２を有し、ＮＡＮＤ回
路６１の出力を遅延回路６４を介してＮ　Ａ　Ｎ　Ｄ回
路６２のもう一方の入力に帰還し、またＮＡＮＤ回路６
２の出力を遅延回路６３を介してＮＡＮＤ回路６１のも
う一方の入力に帰ｙしている。そして、ＮＡＮＤ回路６
１．６２の出力をＮＡＮＤ回路６５に通すことにより、
所要のラッチパルスＬを得る。

第６Ａ図の回路の動作波形図を第６Ｂ図に示す。

第６Ｂ図に示すように、最初、内部の出力データｄがロ
ウレベルでその反転信号ｄバーがハイレベルで、遅延回
路の遅延時間より充分長い時間経過した後においては、
ＮＡＮＤ回路６１は入力のｄがロウレベル、ｄ−Ｎ６２
がロウレベルで、その出力ノードＮ６１はハイレベルで
ある。ＮＡＮＤ回路６２は入力のｄバーがハイレベル、
　ａ　−Ｎ　６１カハイレベルであり、その出力ノード
Ｎ６２はロウレベルである。　次に内部出力データが変
化し、ｄがハイレベル、ｄパーがロウレベルに反転スる
。そのとき、ＮＡＮＤ回路６１の一方の入力ｄがハイレ
ベルに転じても遅延回路６３の遅延時間の関係で他方の
入力ｄ−Ｎ６２は、伝達されているノードＮ６２の前の
レベルであるロウレベルを保持している。そのため、Ｎ
ＡＮＤ回路６１は依然としてハイレベルを出力し、出力
ノードＮ６１はハイレベルである。一方、ＮＡＮＤ回路
６２の方は、片方の入力であるｄ−Ｎ６１には、Ｎ６１
のレベルが遅延回路６４を介して伝達され、その遅延時
間の関係で前のＮ６１のハイレベルが入力している。そ
のため、ＮＡＮＤ回路６２は内部出力データｄバーがロ
ウレベルに転じると同時にその出力を反転し、出力ノー
ドＮ６２はハイレベルになる。

次に、遅延回路６３．６４の遅延時間Ｃｄを経過した後
において、Ｎ　Ａ　Ｎ　Ｄ回路６２の出力ノードＮ６２
のハイレベルがＮＡＮＤ回路６１の入力に伝達され、そ
の出力ノードＮ６１はロウレベルに転じる。一方、ＮＡ
ＮＤ回路６２の方は、その一方の入力のｄ−Ｎ６１に上
記出力ノードＮ６１のロウレベルがさらに遅延回路６４
の遅延時間ｔｄ後に伝達されるが、もう一方の入力のｄ
バーはロウレベルであるから、ＮＡＮＤ回路６２の出力
ノードＮ６２はハイレベルを保つ。

ＮＡＮＤ回路６１とＮＡＮＤ回路６２の出力ノードＮ６
Ｌ　Ｎ６２のレベルはＮＡＮＤ回路６５に加えられ、Ｎ
６１．　Ｎ６２のレベルがともにハイレベルである期間
のみロウレベル（ラッチパルスＬ）が出力される。

このラッチパルスは上記第２図、第５図に示したように
入カバノファ、ラッ千回路３に印加され、誤作動のおそ
れがある期間入カインヒビット状態にし、その直前の外
部入力信号をラッチすることにより、内部的に誤った信
号が生成することを防止する。

〔発明の効果〕

以上のように、本発明によれば、半導体Ｓ積回路の外部
入力信号の入力マージンの悪化を防止し、半導体Ｓ積回
路の出力バッファの駆動能力を充分大きくすることがで
きるので、半導体集積回路の高速化が可能になる。

【図面の簡単な説明】

第１図は本発明の実施例１の構成図、 第２図は本発明の実施例の人力バッファとラッチを示す
回路図、 第３図は実施例の出力バッファの回路図、第４Ａ図は実
施例１のラッチパルス発生回路を示す回路図、第４Ｂ図
は実施例１のラッチパルス発生回路の動作波形図、 第５図は本発明の実施例２の構成図、 第６Ａ図は本発明の実施例２のラッチパルス発生回路を
示す図、第６Ｂ図は実施例２のラッチパルス発生回路の
動作波形図、 第７図は従来例の回路図である。 １−（ラッチ）パルス発生回路 ２−人力バッファ ３−・〜ラッチ ４−・・出力バッファ ４１−ＮＡＮＤ回路 ４２−遅延回路 ５１−データ変化検出回路 ６１．６２．６５−ＮＡＮＤ回路 ６３．６４−遅延回路

Claims (1)

【特許請求の範囲】
1. 外部入力信号の入力回路に備えられたラッチと、出力デ
   ータが遷移状態にある一定期間該ラッチにラッチ信号を
   送出するパルス発生回路とを有することを特徴とする半
   導体集積回路。