JPH01227296A - 半導体集積回路の誤動作防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路における誤動作防止回路に係
り、特に出力データ変化に際しての出力雑音に起因する
入力信号レベルの誤検知動作を防止する入力バッファ誤
動作防止回路に関する。

（従来の技術） 半導体メモリ集積回路においては、アクセスタイムの高
速化のためにデータ出力／？ソファの駆動能力を大きく
して出力データ信号の立ち上がり、立ち下がりを高速化
しようとすると、出力バッファに流れる瞬時的な大電流
に起因した電源線（接地線も含む）の雑音信号が発生し
、この出力雑音が例えば信号入力バッファにおける入力
レベルの誤検知を誘発するという問題がある。これにつ
いて以下に具体的に説明する。

第１２図は従来の出力バッファ、第１３図は従来の入力
バッファを示しており、第１４図は上記出力バッファの
出力データ変化時における上記人カバソファの典型的な
誤検知動作の様子を示している。即ち、０”出力時には
、出力バッファのＮチャネルトランジスタＴＮの駆動ピ
ーク電流によってｖｓ８線（接地線）電位に雑音信号が
生じ、この電位が浮き気味になる。このとき、入力バッ
ファにおいて、　ＴＴＬ　（）ランシスタートランジス
ターロジック）レベルの入力信号が高レベルであって入
力レベルマージンが少なかった場合には、入力バッファ
初段がｖｓｓ線電位の雑音の影響によって、誤って一時
的に低レベルのＴＴＬ入力を受けた状態になり、入力バ
ッファの初段出力ノードＡが一時的に高レベルに々って
しまう。上記とは逆に。

１１′出力時には出力バッファのＰチャネルトランジス
タＴＰの駆動ピーク電流によって”ＤＤ電源線電位に雑
音信号が生じる。このとき、入力バッファにおいて、Ｔ
ＴＬ入力信号が低レベルであって入力レベルマージンが
少なかった場合には、入力バッファの初段出力ノードＡ
が一時的に低レベルになってしまう。

上記したような出力データ変化時の出力雑音に伴う入力
バッファの誤動作を防止する対策として、従来は、出力
バッファの駆動能力を削減することによって出力雑音の
発生量を減らす手段、ある込は、多ビツト構成のメモリ
の場合には各ビット出力毎に出力時間を少しづつずらす
ことによりて出力雑音の発生量を減らす手段を採用して
いるが−いずれの場合もデータ読み出し速度の犠牲を伴
ってしまうという問題がある。また、その他の対策とし
て、出カバソファでの出力変化の前に出力バッファ最終
段の入出力端子を導通させることによって、出力波形を
鈍らせて出力雑音成分を削減する手段がある（Ｗａｄａ
、Ｔ、　、ｅｔ、ａｌ　、、　−Ａ　３４　ｎｓ　ＩＭ
ｂＣＭＯ８ＳＲＡＭ　ｕｓｉｎｇ　Ｔｒｉｐｌｅ　Ｐｏ
１ｙ’、Ｉ　５ＳＣＣＤＩＧＥＳＴ　０ＦＴＥＣＨＮＩ
ＣＡＬ　ＰＡＰＥＲ８，ｐ２６２〜２６３；Ｆｅｂ、　
、　１９８７参照）。

しかし、この手段によると、出カバソファの入出力端を
強引に導通させるので、大きな貫通電流が発生し、むし
ろ電源線の電位変動を引き起してしまうおそれがあり、
さらには上記のように導通動作を行わせることによりデ
ータ読み出し速度の１牲を伴ってしまうことがある。

（発明が解決しようとする課題） 本発明は、上記したように出力データ変化時の出力雑音
による入力バッファの誤検知動作を防ぐことに伴ってデ
ータ読み出し速度が犠牲に々るという問題点を解決すべ
くなされたもので、デー知動作を防止し得る半導体集積
回路の誤動作防止回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路の誤動作防止回路は、出力バッ
ファより前段の回路の信号の低レベルから高レベルへの
変化ま念は高レベルから低レベルへの変化の少なくとも
一方の変化を検知してクロック・ぐルスを発生する信号
変化検知回路と、上記クロックパルスを用い、前記出力
バッファの出力データの”０”から″１”ｔたはその逆
の変化によって引き起される入力バッファの入力レベル
検知マージンの低下を相殺する方向に入力バッファ初段
ｆ−）の閾値電圧を変化させるように制御する人力バッ
ファ閾値制御回路とを具備することを特徴とする。

（作用） 出力バッファの出力データ変化時に発生する出力雑音に
伴う電源線電位の変動によって入力バッファの入力レベ
ル検知マージンが低下しようとしたとき、この低下を相
殺する方向に入カバッファ初段？−トの閾値電圧が変化
するので、入力論理レベルの誤検知動作が防止されるこ
とになる。

しかも、上記閾値電圧制御動作はデータ読み出し速度の
犠牲を伴うことなく行うことが可能である。

（実施例） 以下、図ｆを参照して本発明の一実施例を詳細頼説明す
る。

第１図は半導体メモリ集積回路におけるアドレス信号入
力パッド１、入力バッファ２、出力制御回路３、出力バ
ッファ４、データ出力ノヤツド５および誤動作防止回路
６等を取り出して示しており、ｖＤＤは電源電位、”ｓ
ｓは接地電位である。上記人力バッファ２は、０ＭＯ８
型の二人力のフアゲート（正論理動作）からなり、一方
の入力として外部から入力・ンツド１を介してＴＴＬレ
ベルの入力信号が導かれ、他方の入力として入力制御信
号が導かれる。前記出力制御回路３け、メモリ内部回路
からの出力信号りが各一方の入力となるナントゲート７
およびノアｅ　−）　８と、上記ナントゲート７の出力
側に接続された二段のＣＭＯＳインバータ９゜１０と、
上記ノアダート８の出力側に接続された二段のＣＭＯ８
（ンパータ１１．１２と、出力制御信号を反転して前記
ナンド？−）７の他方の入力として与えるＣＭＯＳイン
バーター３とからなシ、前記ノアケ゛−ト８の他方の入
力として上記出力制御信号が導かれて込る。また、前記
出力バッファ４は、ｖＤＤ電源端と接地端との間にＰチ
ャネルトランジスタＴＰとＮチャネルトランソスタＴＮ
とが直列に接続されてなり、このトランジスタＴＰ、Ｔ
Ｎのドレイン相互接続点はデータ出カッＲツド５に接続
されている。

一方、前記誤動作防止回路６ば、出力バッファ４より前
段の回路（念とえは出力制御回路３のナンド・デート７
、ノアｆ　−）　＆　）の出力ノードＢ。

Ｃの信号の変化をそれぞれ検知する第１の信号変化検知
回路Ｆおよび第２の信号変化検知回路Ｒと。

この第１の信号変化検知回路Ｆの出力側に直列に接続さ
れた遅延回路ＤＬＩと、前記第２の信号変化検知回路Ｒ
の出力側に接続された遅延回路ＤＬ２およびＣＭＯＳイ
ンバータＩＶと、■８．電源端と接地端との間に直列に
接続されたＰチャネルトランジスタＰ２．ＰＩおよびＮ
チャネルトランジスタＮ　１　。

Ｎ２とから々す、上記ＰチャネルトランジスタＰ２およ
びＮチャネルトランジスタＮ２の各デートは前記入カパ
ッファ２の入力端に共通に接続されており、またＰチャ
ネルトランジスタＰ１およびＮチャネルトランジスタＮ
１のドレイン相互接続点は前記入カパッファ２の出力ノ
ードＡに接続されており、このＰチャネルトランジスタ
Ｐ１およびＮチャネルトランジスタＮ１の各ｒ−）には
対応して前記遅延回路ＤＬ１の出力φやおよび前記イン
バータＩＶの出力φ、が与えられている。

前記第２の信号変化検知回路Ｒは、入力信号の立ち上が
り変化時（本例では、出力バッファ４のＮチャネルトラ
ンジスタＴＮがオフからオンに変化する直前）を検知し
て“０″レベルのクロックツ４ルスφ８゜。、を出力す
るものであり、たとえば第２図（、）あるいは（ｂ）に
示すように構成されている。即ち、第２図（ａ）の回路
においては、入力信号を遅延回路２１を通してノアｒ−
ト２２の一方の入力として、上記入力信号をインバータ
２３により反転させて上記ノアｆ−ト２２の他方の入力
とし、このノアｆ−ト２２の出刃をインバータ２４によ
り反転してクロック・ンルスφ、。。、を得ている。ま
た、第２図（ｂ）の回路においては、入力信号をインバ
ータ２５および遅延回路２６を直列に介してナンドデー
ト２７の一方の入力とし、上記入力信号を上記ナンドケ
゛−ト２７の他方の入力とし、このナンドケ゛−ト２７
の出力としてクロックツぐルスφＲＯＵＴを得ている。

前記第１の信号変化検知回路Ｆば、入力信号の立ち下が
り変化時（本例では、出力バッファ４のＰチャネルトラ
ンジスタＴＰがオフからオンに変化する直前）を検知し
て加”レベルのクロックツ４ルスφ７゜ＵＴを出力する
ものであり、たとえば第３図（ＩＬ）あるいは（ｂ）に
示すように構成されて込る。即ち、第３図（ａ）の回路
は、第２図（ｂ）を参照して前述した回路に比べて、ナ
ンドデート２７に代えてノアｆ−ト３１およびインバー
タ３２が直列に接続されている点が異なり、その他は同
じである。また、第３図（ｂ）に示す回路は、第２図（
ａ）を参照して前述した回路に比べて、ノアケ゛−ト２
２に代えてナントゲート３３が用いられ、その後段のイ
ンバータ接続が省略されている点が異なり、その他は同
じである。

上記した第２図（ａ）　、　（ｂ）および第３図（ａ）
　、　（ｂ）の回路で使用されている遅延回路２１．２
６は、それぞれ例えば第４図（、）あるいは（ｂ）に示
すように、偶数個のインバータＩｖ１〜工ｖｎが直列に
接続され、必要に応じて各段出力端と接地端との間に容
重０１〜Ｃｎが付加接続されてなる。

一方、前記遅延回路ＤＬＩおよび遅延回路ＤＬ２も、そ
れぞれ例えば上記第４図（、）あるいは（ｂ）に示すよ
うに構成されている。これらの遅延回路ＤＬＩ、ＤＬ２
は、それぞれ前記したクロックパルスφＦＯＵＴＩφ８
゜ＵＴを所定時間遅延させて前記Ｐチャネルトランジス
タＰＩ、ＮチャネルトランジスタＮノの動作タイミング
を調整するためのものである。Ｐチャネルトランジスタ
Ｐ２．ＰＩおよびＮチャネルトランジスタＮｌ、Ｎ２は
、前記出力バッファ４の出力データの１０”から′１”
および＠１”から″Ｏ”への変化時に発生する出力雑音
（電源電位変動）によって引き起される入力バッファ２
の入力レベル検知マーシンの低下を相殺する方向に入力
バッファ２の初段？−）の閾値電圧を変化させるように
制御するものであり、入力バッファ閾値制御回路７を形
成している。なお、前記入力バッファ２の出力信号はイ
ンバータ８を介してアドレスデコーダに入力する。

次に、上記メモリにおけるデータ出力変化時の入力バッ
ファ誤動作防止動作について第５図に示す電圧波形を参
照しながら説明する。即ち、たとえば″″０″０″デー
タ読の場合、出力制御回路３のノードＣが低レベルから
高レベルへの変化を行うので、第２の信号変化検知回路
Ｒから１ルベルのクロックツ９ルスφ　　が出力する。

このクロＯＵＴ ツク／４’ルスφ　　は遅延回路ＤＬ２、インバータ０
１ＪＴ Ｉｖを経てタイミング調整が行われると共に“１″レベ
ルのクロックツ９ルスφ、に変換されたのち、Ｎチャネ
ルトランジスタＮ１のｒ−トに入力する。

このとき、入力バッファ２のＴＴＬレベル入力信号が低
レベルである場合には、検知マージンが充分にあるので
問題はないが、ＴＴＬレベル入力信号が高レベルｖ４で
あって検知マージンが少ない場合には、従来例で前述し
たような誤検知動作のおそれがある。しかし、本例では
、このときＴＴＬ入力信号によってＮチャネルトランジ
スタＮ２がオン、前記クロックツ９ルスφ、によってＮ
チャネルトランジスタＮ１が一時的にオンになシ、−時
的に入力バッファ２の閾値電圧が低くなり、高レベル検
知マー・シンが大きく々るので入力バッファ２の出力ノ
ードＡの電位が一時的に高くなるような問題は生じなく
なる。

上記とは逆に、”１″データ読み出しの場合、出力制御
回路３のノードＢが高レベルから低レベルへの変化を行
うので、第１の信号変化検知回路Ｆから”Ｏ″レベルク
ロック・やルスφ２゜ｔ７Ｙが出力する。このクロック
ツ９ルスφ、。ＵＴは遅延回路ＤＬＪを経てタイミング
調整が行われ、クロック・ぐルスφ。

となってＰチャネルトランジスタＰ１の？−）に入力す
る。このとき、入力バッファ２のＴＴＬ入力信号が高レ
ベルである場合には、検知マージンが充分にあるので問
題はないが、ＴＴＬ入力信号が低レベルｖＸＬであって
検知マージンが少ない場合には、従来例で前述したよう
な誤検知動作のおそれがある。しかし、本例では、この
ときＴＴＬ入力信号によってＰチャネルトランジスタＰ
２がオン、前記クロックツ９ルスφ、によってＰチャネ
ルトランジスタＰ１が一時的にオンになシ、−時的に入
力バッファ２の閾値電圧が高くなり、低レベル検知マー
ジンが大きくなるので、入力バッファ２の出力ノードＡ
の電位が一時的に低くなるような問題は生じなくなる。

なお、本発明は上記実施例に限られるものではなく、種
々の変形実施が可能である。たとえば前記入力バッファ
閾値制御回路７におけるＰチャネルトランジスタＰ２　
、ＰＩの接続位置を入れ替えたり、Ｎチャネルトランジ
スタＮｌ　、Ｎ２の接続位置を入れ替えたりしてもよい
。

また、第６図に示すように、出力制御回路３におけるイ
ンバータ９，１ノの出力ノードＤ、Ｅの信号変化を検知
する場合には、出力ノードＤの信号の立ち上がり変化を
第２の信号変化検知回路Ｒにより検知し、出力ノードＥ
の信号の立ち下がり変化を第１の信号変化検知回路Ｆに
より検知するようにしてもよい。上記第６図の回路にお
いて、前記第１図中と同一部分には同一符号を付してお
り、各部の信号波形を第７図に示してｂる、また、第８
図に示すように、出力ノードＣの信号の立ち上がり変化
を第２の信号変化検知回路Ｒ１により検知してクロック
ツ９ルスφ　　全発生０ＵＴｉ させ出力ノードＤの信号の立ち上がり変化を別の第２の
信号変化検知回路Ｒ，’により検知してクロック）Ｊ？
ルスφ８゜ＵＦ４を発生させるようにしてもよい。

上記第８図の回路において、前記第１図中と同一部分に
は同一符号を示しており、各部の信号波形を第９図に示
している。

ま念、第１０図に示すように、出力ノードＥの信号の立
ち下がり変化を第１の信号変化検知回路Ｆにより検知し
てクロノクノヤルスφＦＯＵ’Ｈを発生させ、出力ノー
ドＢの信号の立ち下がり変化を別の２１の信号変化検知
回路Ｆｌにより検知してクロック・やルスφ２゜ＵＴ２
を出力させるようにしてもよい。

上記第１０図の回路において、前記第１図中と同一部分
には同一符号を付しており、各部の信号波形を笥１１図
に示している。

また、上記各実施例では出力データの立ち上がり変化、
立ち下がり変化をそれぞれ検知して入力バッファ閾値の
制御を行ったが、場合によっては出力データの立ち上が
り変化のみ、あるいは立ち下がり変化のみを検知して、
このときの入力レベル検知マージンの低下を相殺する方
向に入カバッファ閾＠を変化させるように制御してもよ
い。

また、本発明はメモリ集積回路に限らず、入力バッファ
および出力バッファを有する半導体集積回路に一般的に
適用可能である。

［発明の効果］ 上述したように本発明の半導体集積回路の誤動作防止回
路によれば、出力バッファの出力データ変化時に発生す
る出力雑音に伴う電源線電位の変動によって入力バッフ
ァの入力レベル検知マージンが低下しようとしたとき、
この低下を相殺する方向に入力バッファ初段ｆ−）の閾
値電圧が変化するので、入力論理レベルの誤検知動作を
防止することができる。しかも、上記閾値電圧制御動作
はデータ読み出し速度の犠牲を伴うことはない。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体メモリ集積回路
の一部を示す構成説明図、第２図（ａ）。 （ｂ）は第１図中の第２の信号変化検知回路の相異なる
具体例を示す構成説明図、第３図ｆａ）　、　（ｂ）は
第１図中の＄１の信号変化検知回路の相異なる具体例を
示す構成説明図、第４図（ａ）　、　Ｃｂ＞は第１図乃
至第３図（ａ）　、　（ｂ）中の遅延回路の相異なる具
体例を示す回路図、第５図は第１図のメモリの動作を説
明するために各部の電圧波形を示す、図、第６図および
第８図および第１０図は第１図中の誤動作防止回路の変
形例を示す構成説明図、第７図および第９図および第１
１図は各対応して第６図および第８図および第１０図の
誤動作防止回路を用いたメモリの動作を説明するために
各部の電圧波形を示す図、第１２図および第１３図はそ
れぞれ従来の半導体メモリ集積回路における出力バッフ
ァおよび入力バッファを示す回路図、第１４図は従来の
メモリの動作を説明するために第１２図中および第１３
図中の各部の電圧波形を示す図である。 ２・・・入力バッファ、３・・・出力制御回路、４・・
・出カバソファ、６・・・誤動作防止回路、７・・・入
力バッファ閾値制御回路、Ｆ、Ｆｌ、Ｆ２・・・第１の
信号変化（立ち下がり）検知回路、Ｒ，Ｒ１，Ｒ２・・
・第２の信号変化（立ち上がり）検知回路。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第４図 第５図 第６＠ 第７図 第１０図 第１１図 第１２図

Claims (1)

【特許請求の範囲】
1. 半導体集積回路に設けられ、出力バッファより前段の回
   路の信号の低レベルから高レベルへの変化または高レベ
   ルから低レベルへの変化の少なくとも一方の変化を検知
   してクロックパルスを発生する信号変化検知回路と、上
   記クロックパルスを用い、前記出力バッファの出力デー
   タの“０”から“１”またはその逆の変化によって引き
   起こされる入力バッファの入力レベル検知マージンの低
   下を相殺する方向に入力バッファ初段ゲートの閾値電圧
   を変化させるように制御する入力バッファ閾値制御回路
   とを具備することを特徴とする半導体集積回路の誤動作
   防止回路。