KR910000386B1 - 리세트신호 발생회로를 갖춘 반도체 메모리장치 - Google Patents

Abstract

내용 없음.

Description

리세트신호 발생회로를 갖춘 반도체 메모리장치

제1도는 리세트 신호 발생회로를 갖춘 반도체 메모리장치의 예를 나타낸 회로도.

제2a도 내지 제2c도는 제1도에 도시한 장치의 동작을 설명하기 위한 종래 기술에 따른 파형도.

제3도는 본 발명의 1실시예로서 리세트신호 발생회로를 갖춘 반도체 메모리장치를 나타내는 블록도.

제4도는 제3도에 도시한 CS 버퍼의 구체적인 예를 나타내는 회로도.

제5도는 제4도에 도시한 ATC 제어회로의 구체적인 예를 나타내는 회로도.

제6도는 제3도에 도시한 ATC 발생회로의 구체적인 예를 나타내는 회로도.

제7도는 제3도에 도시한 CTC 발생회로의 구체적인 예를 나타내는 회로도.

제8a도 내지 제8i도는 칩 비선택신호(

)가 소정시간보다 짧은 조건 하에서, 제3도에 도시한 장치의 동작을 설명하는 파형도.

제9a도 내지 제9i도는 칩 비선택신호(

)가 소정시간보다 긴 조건하에서, 제8a도 내지 제8i도에 대응하는 파형도.

* 도면의 주요부분에 대한 부호의 설명

31 : 제어회로 32 : 제1클럭발생회로

33 : 제2클럭발생회로 CTC : 제1클럭신호

38 : 논리 OR회로 BL : 신호선

: 신호선 Q7 : 리세트수단

ATC : 제2클럭신호

본 발명은 반도체 메모리장치에 관한 것이다. 특히, 스태틱형 랜덤 억세스 메모리(SRAM)셀에 연결된 한쌍의 상보형 비트선의 전위를 같게 하기 위한 리세트신호를 발생하는 회로를 갖춘 반도체 메모리장치에 관한 것이다.

본 발명에 따른 장치는 예를 들어 컴퓨터의 정보시스템, 전자장치 등에 사용된다.

종래 반도체 메모리장치에 있어서, 억세스 시간 즉, 메모리셀로부터 데이터를 판독하는데 걸리는 시간을 줄이기 위하여 칩의 비선택 상태에 있는 메모리셀에 연결된 상보형 신호를 전송하기 위한 한쌍의 신호선 예를들어, 한쌍의 비트선 또는 한쌍의 데이터 버스선의 전위를 같게 하는 기술이 채용되어 왔었다. 이 경우 한쌍의 비트선 또는 데이터 버스선의 전위는 이후 비선택 신호라 부르는 능동 로우칩 선택신호의 펄스폭의 길이에 상관없이 확실하게 리세트 또는 같게된다. 그러나 공지의 장치에서 일정 펄스폭을 갖는 리세트신호는 칩 비선택신호의 펄스폭의 길이에 상관없이 고레벨에서 저레벨로의 칩 비선택신호의 변화에 응하여 발생된다.

따라서 칩 비선택신호의 펄스폭이 짧을 경우, 한쌍의 비트선의 전위가 완전히 리세트 될수 없다는 점에서 중대한 문제가 발생하며, 따라서 메모리셀이 준비상태에 이르는데 긴시간이 소요되며 그 결과 억세스 시간의 증가를 가져온다.

반면에 메모리셀의 준비기간동안 전류소비를 줄이기 위해, 보통 칩 비선택신호에 의해 제어되는 스위칭 트랜지스터가 회로부, 즉 장치내에 디코더회로 등의 정상 직류가 흐르는 곳에 삽입되어 준비기간동안 소비되는 직류를 제로 볼트로 만든다. 결과로서, 준비기간동안 소비되는 전류는 감소될 수 있으며, 메모리내의 부하저항을 통해 흐르는 매우작은 전류만으로 이루어진다. 그러나, 많은 그러한 SRAM장치를 사용하는 시스템에서 각 SRAM장치의 어드레스 단자가 공통 어드레스 버스에 연결되고 소망하는 SRAM장치가 칩 비선택신호의 제어를 통해 선택되는 그러한 구조가 채용된다.

이러한 시스템에 있어서, 각 SRAM장치를 고려하면 어드레스신호 단자로의 입력신호는 준비기간동안 변화된다. 잘 알려진 것처럼 상보형 금속 산화 반도체(CMOS)회로에 있어서, 정상 상태에서 소비되는 전류는 극히 작으나 입력신호가 고속도에서 변할 때 소비되는 전류는 상당히 크다.

그래서 상술한 구조의 시스템에서 어드레스신호 입력단자에 연결된 입력을 갖는 제1단 CMOS회로와 제1단 CMOS회로에 의해 구동되는 그 다음 CMOS 버퍼회로에서 소비되는 전류는 상당히 크게된다.

특히, 많은 수의 어드레스 입력단자와 대응하는 많은 회로를 갖는 매우 큰 용량의 SRAM장치에 있어서, 어드레스의 변화에 계속 응답하는 전체 제1단 회로 및 그다음 버퍼회로에서 소비되는 전류는 준비기간동안 소비되는 전체 전류에 비해서 매우 크다. 이러한 문제에 대처하기 위하여 칩선택(CS) 제1단 제어의 기술이 지금까지 채용되어 왔다.

이러한 CS 제1단 제어를 사용한 관련 기술장치의 예에 있어서, CS 버퍼 및 어드레스버퍼가 제공되며, 어드레스신호의 변화는 어드레스버퍼의 다음에 오며 메모리셀을 포함하는 내부회로에 전송되지 않으며 따라서 전력소비는 감소될수 있다. 그러나 그러한 CS 제1단 제어가 실행될 때, 칩 비선택신호가 입력일때의 시간으로부터 어드레스버퍼가 제어될때의 시간까지의 필연적인 지연이 CS 버퍼에서 발생한다.

그러므로 상술한 CS 제1단 제어를 사용한 반도체 메모리장치에 있어서, 칩 비선택 신호의 펄스폭이 짧을 때 한쌍의 비트선의 전위는 완전히 리세트될 수 없으며, 따라서 메모리셀이 준비상태에 이르는 시간이 길어지며, 게다가 CS 제1단 제어로 인한 지연시간이 그것에 더해져 특히, 고속 SRAM장치의 억세스 동작에 있어서 불리한 억세스 동작의 결과를 가져온다.

본 발명의 목적은 칩 비선택신호의 펄스폭의 길이에 상관없이 한쌍의 비트선의 전위의 리세트가 확실히 실행될 수 있으며 그래서 억세스 동작의 지연을 방지하는 반도체 메모리장치를 제공하는데 있다.

본 발명의 다른 목적은 CS 제1단 제어가 실행될때라도 억세스 동작의 지연을 방지할 수 있는 반도체 메모리장치를 제공하는 데 있다.

상술한 목적은 상보형신호를 전송하기 위한 한쌍의 신호선; 리세트신호에 응하여 신호선의 전위를 같게 하기 위해 상기 신호선 사이에 작용적으로 접속된 리세트수단; 칩 선택신호의 전환에 응하여 제1클럭신호를 발생하는 제1클럭발생회로; 어드레스신호의 전환에 응하여 제2클럭신호를 발생하는 제2클럭발생회로; 제1 및 제2클럭신호를 수신하고 리세트신호를 출력하는 논리 OR회로; 및 제1소정 시간 주기보다 더 짧은 시간 주기를 칩 비선택 상태로부터 칩 선택상태로 전환후에 제2클럭신호의 발생을 허용하기 위해 제2클럭발생회로에 작용적으로 접속된 제어회로로 구성되어, 칩 선택상태와 칩 비선택상태를 가지며 어드레스신호와 칩 선택신호를 수신하는 반도체 메모리장치를 제공함으로써 성취된다.

바람직한 실시예의 이해를 위해 종래 기술의 문제점이 제1도 및 제2a도 내지 제2c도를 참조로하여 설명될 것이다.

제1도는 리세트신호 발생회로를 갖춘 반도체 메모리장치의 예를 나타내다. 제1도에서 부재번호(11)는 메모리셀 어레이(도시안됨)의 일부인 SRAM을 표시한다. SRAM(11)에서 Q1 및 Q2는 각각 비트선(BL 및

)에 대한 부하용 트랜지스터를 표시하며, Q3 및 Q4는 워드선(WL)의 전위에 의해 온오프되는 전송게이트 트랜지스터를 표시하며, Q5 및 Q6는 메모리셀내에서 플립플롭을 구성하는 트랜지스터를 표시하며, 그리고 Q7은 리세트신호(ψ)에 응해 그 사이의 단락회로에 의해 비트선(BL 및

)의 전위를 같게 하기 위한 리세팅 트랜지스터를 표시한다. 부재번호(12)는 칩 비선택신호(

)입력에 응해 리세트신호(ψ)를 발생하는 리세트신호 발생회로를 표시하며 이것은 종래 공지된 회로이다.

제1도에 도시한 장치의 동작을 설명하기 위하여 종래 기술에 따른 파형도가 제2a도 내지 제2c도에 설명되었으며 부재기호(C1 및 C2)는 판독사이클을 표시한다. 판독사이클(C1)에서 충분히 긴 펄스폭을 갖는 칩 비선택신호(

)가 주어지나, 판독사이클(C2)에서는 상대적으로 짧은 펄스폭을 갖는 칩 비선택신호(

)가 주어진다. 제2b도에 도시한 것처럼 종래 기술 동작에 따라서, 리세트신호(ψ)는 일정 펄스폭을 가지며 신호(

)의 펄스폭의 길이에 관계없이 고레벨에서 저레벨로 변하는 칩 비선택신호(

)에 응하여 발생된다.

따라서, 충분히 긴 펄스폭을 가진 칩 비선택신호(

)가 주어진 판독사이클(C1)에서 메모리셀은 긴 준비기간(tSB1)으로 인한 준비상태에 이르며, 따라서 비트선(BL 및

)사이의 전위차는 확실한 리세팅이 실행되도록 하기 위하여 매우 작게된다. 결과로서 데이터 판독에 필요한 전위차(△V)는 제2c도에 도시한 것처럼 상대적으로 짧은 시간(t1)에서 비트선(BL 및

)사이에서 얻어진다.

그러나 상대적으로 짧은 펄스폭을 갖는 칩 비선택신호(

)가 주어진 판독사이클(C2)에 있어서, 메모리셀은 짧은 준비기간(tSB2)으로 인해 준비상태에 이르지 못하므로, 따라서 리세트신호(ψ)의 상승에서 비트선(BL 및

)사이의 전위차는 리세팅이 실행될 정도로 충분히 작게되지 않는다. 따라서 리세트신호(ψ)는 짧은 펄스폭을 갖기 때문에, 비트선(BL 및

)의 전위는 같게(리세트)될 수 없으며, 결과로서 데이터판독에 필요한 전위차(△V)는 제2c도에 도시한 것처럼 상당히 긴 기간(t2)에 있는 비트선(BL 및

)사이에서 얻어진다. 이것은 억세스 동작의 지연을 가져온다.

본 발명의 바람직한 실시예가 제3도 및 제9a도 내지 제9i도를 참조로 하여 상세히 설명될 것이다.

제3도는 본 발명의 실시예로서 리세트신호 발생회로를 갖춘 반도체 메모리장치의 블록도를 나타낸다. 제3도에서 부재번호(31)는, CTC 발생회로(32), ATC 발생회로(33), NOT 게이트(34)의 1입력, 어드레스버퍼(35), 및 메모리셀 어레이(39)로부터 데이터 판독을 하기 위한 센스 증폭기(38)에 연결된 칩선택(CS)버퍼를 표시한다. CTC 및 ATC는 칩 선택신호(

) 또는 칩 비선택신호(

)의 변경에 기초한 클럭 및 어드레스신호(ADD)의 변경에 기인한 클록을 각각 표시한다. CS 버퍼(31)는 노우드(Nb)에서 칩 비선택신호(

)를 수신하여, 신호(

)의 변화 및 지연을 처리하며 처리된 신호를 상술한 각 회로에 공급한다.

이 경우에 CS 버퍼(31)는 노우드(Ne)를 통해 제어신호(Se)를 NOR 게이트(34)에 공급하여 노우드(Nf)를 통해 제어신호(Sf)를 ATC 발생회로(33)에 공급한다. 제어신호(Sf)는 제어신호(Se)의 발생후에 발생된다. 신호(Se 및 Sf)의 발생은 칩 비선택신호(

)의 펄스폭이 메모리셀 어레이에 연결된 한쌍의 비트선의 전위를 리세팅하는데 필요한 시간 주기와 같은 소정의 시간 주기보다 짧은가 또는 아닌가에 달려있다. 만약 신호(

)의 펄스폭이 소정의 시간 주기보다 길 경우 고레벨 신호(Se)가 발생되어 NOR 게이트(34)에 보내지며 따라서 어드레스신호(ADD) 또는 그것의 변경이 어드레스버퍼(35)에 전송되지 않는다. 반면에 만약 신호(

)의 펄스폭이 소정의 시간 주기보다 짧을 경우 저레벨신호(Se)가 발생되어 NOR 게이트(34)에 송신되며, 따라서 어드레스신호(ADD) 또는 그것의 변경이 어드레스버퍼(35)에 전송될 수 있다. 신호(Se)는 이후부터 제1단계 제어신호로서 언급된다. 또한 CS 버퍼(31) 및 그것의 각 제어신호의 구체적인 구성이 이후에 상세히 설명될 것이다.

어드레스신호(ADD)는 NOR 게이트(34)의 다른 입력에 제공되며 NOR 게이트(34)의 출력은 ATC 발생회로(33) 및 디코더(37)에 연결된 어드레스버퍼(35)에 제공된다. 어드레스버퍼(35)를 통하여 어드레스신호(ADD)입력을 디코드하는 디코더(37)는 메모리셀 어레이(39)에 연결되어 어드레스 억세스가 이루어진다. CTC 발생회로(33)는 CS 버퍼(31)의 제어하에서 칩 비선택신호(CS)에 응해 클럭(CTC)을 발생하며, ATC 발생회로(33)는 역시 CS 버퍼(31)의 제어하에서 어드레스신호(ADD)에 응하여 클럭(ATC)을 발생한다. 클럭(ATC)은 클럭(CTC)의 발생후에 발생된다. CTC 발생회로(32) 및 ATC 발생회로(33)의 구체적인 구성이 후술될 것이다. 클럭(CTC 및 ATC)은 게이트회로(38)에 가해지며 이 회로는 클럭(CTC 및 ATC)을 논리적으로 가산함에 의해 메모리셀 어레이(39)내에 있는 각 셀에 연결된 한쌍의 상보형 비트선의 전위를 같게 하기 위한 리세트신호(ψ)를 발생한다.

제4도는 제3도에 도시한 CS 버퍼(31)의 구체적인 예를 나타낸다. 제4도에서 부재번호(41,45,46,47 및 48)는 CMOS 인버터를 표시하며, 각각은 부하로서 고전원선(Vcc)에 연결된 P 채널 MOS 트랜지스터 및 구동기로서 저전원선(Vss)에 연결된 N 채널 MOS 트랜지스터로 구성되며 어느정도 지연된 신호로 입력신호를 변환시키는 기능을 갖는다. 부재번호(42)는 인버터(41)의 출력인 노우드(Nc)에서의 신호 즉, 칩 선택신호(CS)의 변경에 응하여 소정의 지연시간(ta)에서 시작하고 다른 소정의 지연시간(tb)에서 끝나는 지연회로를 표시한다. 이때 tb는 ta보다 작다.

지연시간(ta)는 준비상태로 메모리셀 어레이를 설정하는데 필요한 시간 주기, 바꾸어 말하면 메모리셀 어레이에 연결된 한쌍의 비트선의 전위를 리세팅하는데 필요한 시간으로 정의된다. 부재번호(43)는 NOR 게이트를 표시하며 이 NOR 게이트는 지연회로(42)의 출력이 노우드(Nd)에서의 신호(Sd) 및 인버터(41)의 출력인 노우드(Nc)에서의 신호(CS)가 저레벨에 있을때만 노우드(Ne)에서 고레벨을 갖는 제1단계 제어신호(Se)를 출력한다. 부재번호(44)는 ATC 제어회로를 표시하며 이 회로는 노우드(Ne)에서의 제어신호(Se)가 저레벨인가 아닌가에 따라서 노우드(Nf)에서 제어신호(Sf)를 출력하며, 제어신호(Sf) ATC 발생회로(33)에 제공된다. 즉, ATC 제어회로(44)는 노우드(Ne)에서의 신호(Se)가 저레벨일때 클럭(ATC)을 게이트회로(38)에 공급하도록 ATC 발생회로(33)를 제어하며, 신호(Se)가 고레벨일 때 게이트회로(38)에 클럭(ATC)공급을 금지하도록 ATC 발생회로(33)를 제어하는 기능을 갖는다. ATC 제어회로(44)의 구체적인 구성이 후술될 것이다.

노우드(Nc)에서의 신호(CS)는 2개의 인버터(45 및 46)를 거침으로써 지연되 CTC 발생회로(32)에 인가된다. 그러므로 칩 비선택신호(

)가 고레벨에서 저레벨로 변경되는 시간으로부터 소정의 지연시간을 갖고 클럭(CTC)이 발생된다.

이 지연시간은 신호(

)가 3개의 인버터(41,45, 및 46)를 통과하는 시간 주기와 실질적으로 같으며 이후부터 부재기호 tA로 표시한다. 또한 노우드(Nc)에서의 신호(CS)는 4개의 인버터(45,46,47 및 48)를 통과함으로서 지연되어 어드레스버퍼(35) 및 센스증폭기(36)에 인가된다.

반면에 제3도에 도시한 것처럼 클럭(ATC)은 어드레스신호(ADD)가 변경된 시간으로부터 소정의 지연시간을 갖고 발생된다. 이 지연시간은 신호(ADD)가 NOR 게이트(34) 및 어드레스버퍼(35)를 통과한 시간주기와 실질적으로 같으며 이후부터 부재기호 tB로 표시한다. 클럭(ATC 및 CTC)의 발생 타이밍은 각각 오프셋되며 전자는 항상 후자뒤에 있다. 따라서 노우드(Ne)의 신호(Se)가 저레벨일 때, 즉 칩 비선택신호(

)의 펄스폭이 소정의 시간 주기(ta)보다 짧을 때 클럭(ATC)은 클럭(CTC)에 더해지며, 따라서 리세트신호(ψ)의 펄스폭은 클럭(CTC)이 게이트회로(38)에 입력될때보다 더 길어진다. 반대로 신호(Se)가 고레벨에 있을 때 즉 신호(

)의 펄스폭이 소정의 시간 주기(ta)보다 길 때 클럭(ATC)은 발생되지 않으며 따라서 리세트신호(ψ)의 펄스폭은 클럭(CTC)의 펄스폭과 같게 된다. 즉 리세트신호(ψ)는 칩 비선택신호(

)의 펄스폭의 길이에 따라 발생된다.

NOR 게이트(34)의 입력의 신호(Se)가 저레벨일 때 달리 말하면 CS 버퍼(31)로부터 CS 제1단 제어가 실행되지 않을 때 어드레스신호(ADD) 또는 그것의 변경은 NOR 게이트(34)를 통해 어드레스버퍼(35)에 전송될 수 있다.

전술한 것처럼 CS 제1단 제어는 메모리셀의 준비기간동안 소비되는 전류를 감소시키기 위해 취해진 측정이다.

제3도에 도시한 것처럼 신호(Se)가 고레벨일 때 즉 CS 제1단 제어가 실행될 때 NOR 게이트는 어드레스버퍼(35)의 변경에 상관없이 저레벨출력을 유지한다. 결과로서 어드레스버퍼(35), 디코더(37) 및 메모리셀 어레이(39)를 포함하는 내부회로는 작동될 수 없으며 전류소비는 감소될 수 있다.

제5도는 제4도에 도시한 ATC 제어회로(44)의 구체적인 예를 나타낸다. 제5도에서 부재번호(51,52,54,57,58 및 59)는 CMOS 인버터를 표시하며 각각은 부하로서 고전원(Vcc)에 연결된 P 채널 MOS 트랜지스터 및 구동기로서 저전원선(Vss)에 연결된 N 채널 MOS 트랜지스터로 구성되어 어느정도 지연된 신호로 입력신호를 변화시킨다. CMOS 인버터(54)에서 P 채널 MOS 트랜지스터는 저항(55)을 통해 전원선(Vcc)에 연결된다. 부재번호(56)는 2개의 인버터 (54 및 57)사이에 연결된 MOS 콘덴서를 표시하며; 소자(54,55,56 및 57)는 지연회로를 구성하며; 그리고 부재번호(53)는 3개의 CMOS 인버터로 구성된 NOR 게이트를 표시한다. 신호(Se)는 인버터(51 및 52)를 통해 1개의 CMOS 인버터의 입력에 인가되며, 신호(Se)는 인버터(51, 52, 54 ALC 57)를 통해 또다른 CMOS 인버터의 입력에 인가된다. NOR 게이트(53)는 2개의 입력 저레벨일때만 고레벨신호를 출력한다. NOR 게이트(53)의 출력은 인버터(58 및 59)를 통해 ATC 발생회로(33)에 보내진다. 따라서 ATC 제어회로(44)는 신호(Se)의 변화를 지연시키고 지연된 신호로서 신호(Sf)를 발생시키는 기능을 갖는다.

제6도는 제3도에 도시한 ATC 발생회로(33)의 구체적인 예를 나타낸다: 제6도에서 부호기호(A 및

)는 어드레스버퍼(35)로부터 전송된 어드레스신호를 구성하는 다수의 비트중 1비트에 대응하는 신호를 표시한다.

어드레스 비트 신호중 하나는 NAND 게이트(61)에 대한 입력이고 다른 것은 NAND 게이트(62)에 대한 입력이다. NAND 게이트(61 및 62)은 플립플롭을 구성하며 그 출력은 NAND 게이트(63)에 입력된다. NAND 게이트(63)의 출력은 인버터(64)를 통해 NAND 게이트(65) 입력중의 하나에 인가되며 어드레스신호의 나머지 어드레스 비트는 게이트(65)의 다른 입력에 인가된다. NAND 게이트(65)의 출력은 NAND 게이트(66)입력중의 하나에 인가되며 CS 버퍼(31)로부터의 신호(Sf)는 게이트(66)의 다른 입력에 인가된다. NAND 게이트(66)의 출력은 인버터(67)에 인가되어 그 클럭(ATC)은 게이트회로(38)에 전송된다. 각소자(61 및 67)는 잘알려진 다수의 MOS 트랜지스터로 구성된다. 따라서 ATC 발생회로(33)는 제어신호(Sf)가 저레벨인가 아닌가에 따라서 어드레스신호가 변하는 시간으로부터 소정의 지연시간을 갖는 클럭(ATC)을 발생하는 기능을 갖는다. 이 지연시간은 상술한 것처럼 tB로 정의된다.

제7도는 제3도에 도시한 CTC 발생회로(32)의 구체적인 예를 나타낸다. 제7도에서 CS 버퍼(31)로부터 지연된 칩 비선택신호 NAND 게이트(71)의 1입력에 가해진다. 이 칩 비선택신호는 인버터(72)를 통해 NAND 게이트(71)의 다른 입력에 또한 가해지며 게이트(71)의 출력 즉 클럭(CTC)은 게이트회로(38)에 전송된다. 각 소자(71 및 72)는 잘 알려진 다수의 MOS 트랜지스터로 구성된다. 따라서 CTC 발생회로(32)는 CS 버퍼(31)로부터 지연된 신호에 추가지연을 더하는 기능을 갖는다. 즉 클럭(CTC)는 칩 비선택신호(

)가 고레벨에서 저레벨로 변경되는 시간으로부터 소정의 지연시간을 갖고 발생된다. 이 지연시간은 상술한 것처럼 tA로 정의된다.

제8a도 내지 제8i도 및 제9a도 내지 제9i도는 제3도에 도시한 장치에 있는 각 부분의 동작파형을 나타낸다. 제8a도 내지 제8i도는 칩 비선택신호(

)의 펄스폭이 소정의 시간(ta)보다 작을 때 즉 CS 제1단 제어가 실행되지 않는 경우에 대응한다. 제9a도 내지 제9i도는 신호(

)의 펄스폭이 소정의 시간 주기(ta)보다 클 때 즉 CS 제1단 제어가 실행되는 경우에 대응한다.

상술한 소정의 시간 주기(ta)는 상술한 것처럼 메모리셀 어레이에 있는 각 연결된 한쌍의 비트선의 전위를 리세팅하는데 필요한 시간 주기로서 정의된다.

제8a도 내지 제8i도에서 노우드(Ne)의 신호(Se) 즉 제1단 제어신호(Se)는 짧은 펄스폭 신호(

)로 인해 저레벨에 있다. 저레벨신호에 응해 ATC 제어회로(44)는 클럭(ATC)을 게이트회로(38)에 공급하도록 ATC 발생회로(33)를 작동시킨다. 클럭(ATC)의 발생 타이밍은 CTC 발생회로(32)에 의해 발생된 클럭(CTC)으로부터 오프셋된다. 따라서 게이트회로(38)의 출력신호 즉 리세트신호(ψ)는 클럭(CTC 및 ATC)의 논리적 합에 의해 긴 펄스폭을 갖는다.

상술한 것처럼 신호(

)의 펄스폭이 짧을 때 메모리셀이 준비상태에 이르는데 오랜시간이 걸리므로 억세스에 지연을 초래한다. 그러나 본예에 따르면 리세트신호(ψ)의 펄스폭은 길어지며 따라서 한쌍의 비트선의 전위는 확실히 리세트될 수 있으며 억세스 시간을 감소시키는 결과를 가져온다.

또한 제8a도 내지 제8i도에 도시한 경우에서 NOR 게이트(34)는 저레벨신호(Se)로 인하여 개방된다. 즉 CS 버퍼내에 있는 제1단 제어로 인한 지연은 나타나지 않으며 따라서 억세스의 추가 지연이 필요없다.

그다음 제9a도 내지 제9i도에서 제1단 제어신호(Se)는 긴 펄스폭신호(

)로 인하여 고레벨에 있다. 고레벨 신호에 응하여 ATC 제어회로(44)는 게이트회로(38)에 클럭(ATC)의 공급을 금지시키기 위하여 ATC 발생회로(33)를 제어한다. 따라서 클럭(CTC)만이 게이트회로(38)에 입력되며 클럭(CTC)자체는 리세트신호(ψ)를 나타낸다.

이 경우에 신호(

)의 펄스폭이 충분한 길이에 있으므로 메모리셀이 준비상태에 이르는데 짧은 시간만이 필요하다. 그러므로 제9i도에 도시한 것처럼 짧은 펄스폭 리세트신호(ψ)조차도 각 메모리셀에 연결된 한쌍의 비트선의 전위를 확실히 리세트할 수 있다. 또한 리세트신호(ψ)의 펄스폭이 제8i도에 도시한 경우와 비교하여 짧게 되므로 억세스 동작을 빨리 실행될 수 있다.

또한 제9a도 내지 제9i도에 도시한 경우에서 NOR 게이트(34)는 고레벨신호(Se)로 인하여 닫혀있다. 따라서 어드레스신호(ADD) 또는 그것의 변경은 어드레스버퍼(35) 다음에 내부회로에 전송되지 않으며 그래서 내부회로내의 전력소비는 감소될 수 있다.

비록 CS 버퍼(31)내에 있는 제1단 제어로 인해 지연이 발생되더라도 어드레스 억세스가 수행된다고 가정할 때 다음 CS 억세스 동작은 어드레스 억세스보다 빨리 수행될 수 있으며, 그 이유는 한쌍의 비트선의 전위를 확실히 리세팅함에 기초하여 칩 비선택신호(

)의 펄스폭이 충분한 길이에 있고 메모리셀이 준비상태에 있어 억세스 준비를 하기 때문이다. 그러므로 제1단 제어로 인한 지연은 전체로서 장치의 억세스 동작에 영향을 미치지 않는다.

비록 본 발명이 단지 1실시예에 의해 개시되고 서술되었더라도, 본 발명의 다른 실시예 및 수정이 그것의 취지 또는 본질적 특징을 벗어나지 않고 가능하다는 것이 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (8)

1. 소정의 시간 주기로 규정된 펄스폭을 가지며 어드레스신호 및 칩 선택신호를 수신하는 칩 비-선택상태 및 칩 선택상태를 구비하는 반도체 메모리장치에 있어서; 상보형신호를 전송하기 위한 한쌍의 신호(BL,

   

   ); 상기 신호선 사이에 작용적으로 접속되며, 리세트신호(ψ)에 응해 상기 신호선의 전위를 같게 하기 위한 리세트수단(Q7); 칩 선택신호를 수신하기 위해 접속되며, 칩 선택신호의 변이, 즉 칩 비선택상태로부터 칩 선택상태로의 변이에 응해 제1클럭신호(CTC)를 발생하기 위한 제1클럭발생회로(32); 어드레스신호를 수신하기 위해 접속되며, 어드레스신호의 변이에 응해 제1클럭신호가 발생하는 동안 발생되어 제1클럭신호의 발생이 변이된후 소정의 시간 주기에서 변이되는 제2클럭신호(ATC)를 발생하기 위한 제2클럭발생회로(33); 상기 제1 및 제2클럭발생회로에 접속되며, 제1 및 제2클럭신호를 수신하며 리세트 신호를 출력하기 위한 논리 OR회로(38); 및 상기 제2클럭신호발생회로에 작용적으로 접속되며, 칩 비선택 상태의 시간 주기에 해당하는 칩 선택신호의 펄스폭이 소정의 시간 주기보다 짧을 때 제2클럭신호의 발생을 허용하기 위한 제어회로(31)로 구성되는 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 칩 비선택상의 시간 주기가 소정의 시간 주기보다 길 때 제2클럭신호(ATC)의 발생을 금지하기 위하여 상기 제어회로(31)가 상기 제1클럭신호발생회로를 제어하는 것을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 어드레스신호가 변화되는 시간으로부터 지연되는 제2클럭신호의 비-선택으로부터 변화하기 위해 칩 선택신호의 레벨이 변환되는 시간으로부터 제1클럭신호의 발생이 지연되는 것을 특징으로 하는 반도체 메모리장치.
4. 제1항에 있어서, 칩 비선택상의 시간 주기가 소정의 시간 주기보다 더 짧을 때 리세트신호(ψ)로서 상기 논리 OR회로가 제1클럭신호(CTC)보다 더 긴 펄스폭을 가지는 클럭신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
5. 제1항에 있어서, 상기 제어회로(31) 및 제2클럭발생회로(33)에 작용적으로 접속되며, 입력 어드레스를 수신하며 어드레스신호를 상기 제2클럭발생회로에 전송하기 위한 입력단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
6. 제4항에 있어서, 상기 칩 비선택상의 시간 주기가 소정의 시간 주기보다 길 때 상기 제어회로가 상기 입력단을 디스에이블하여 제2클럭신호의 발생을 금지하는 것을 특징으로 하는 반도체 메모리장치.
7. 제2항에 있어서, 칩 비선택상의 시간 주기가 소정의 시간 주기보다 길 때 리세트로서 상기 논리 OR회로가 제1클럭신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
8. 제4항에 있어서, 칩 비선택상태의 시간 주기가 소정의 시간 주기보다 짧을 때 상기 제어회로가 상기 입력단을 디스에이블하여 제2클럭신호의 발생을 허용하는 것을 특징으로 하는 반도체 메모리장치.

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