JP3207487B2 - 出力回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関し、特
に、多ビットデータを同時に出力する出力回路に関す
る。近年、メモリ等の半導体集積装置で取り扱うデータ
のビット数が８ビット、１６ビット、３２ビット、６４
ビット・・・・と多ビット化する傾向にあり、多数の出
力負荷を同時駆動することによる電源電圧変動が問題視
されるようになってきた。
に、多ビットデータを同時に出力する出力回路に関す
る。近年、メモリ等の半導体集積装置で取り扱うデータ
のビット数が８ビット、１６ビット、３２ビット、６４
ビット・・・・と多ビット化する傾向にあり、多数の出
力負荷を同時駆動することによる電源電圧変動が問題視
されるようになってきた。
【０００２】
【従来の技術】図１４は従来の出力回路の構成図（但
し、１ビット分）である。回路内で発生した相補信号出
力データのうちDBZ は、ＮＭＯＳ１０、インバータラッ
チ１１及びインバータ１２（すなわちインバータ２段）
を通して高電位側の出力トランジスタ１３のゲートに、
また、DBX は、ＮＭＯＳ１４、インバータラッチ１５及
びインバータ１６、１７（すなわちインバータ３段）を
通して低電位側の出力トランジスタ１８のゲートに加え
られる。
し、１ビット分）である。回路内で発生した相補信号出
力データのうちDBZ は、ＮＭＯＳ１０、インバータラッ
チ１１及びインバータ１２（すなわちインバータ２段）
を通して高電位側の出力トランジスタ１３のゲートに、
また、DBX は、ＮＭＯＳ１４、インバータラッチ１５及
びインバータ１６、１７（すなわちインバータ３段）を
通して低電位側の出力トランジスタ１８のゲートに加え
られる。
【０００３】従って、出力データが、論理１（DBZ ＝
１、DBX ＝０）であれば、高電位側の出力トランジスタ
１３のゲートにDBZ と同相の論理１、低電位側の出力ト
ランジスタ１８のゲートにDBX と逆相の論理１が加えら
れるから、この場合、低電位側の出力トランジスタ１８
がオンとなり、出力DOUTに繋がる負荷（配線や入力等の
容量性負荷）が低電位側電源ＶSS（例えば０Ｖ）で駆動
される。あるいは、出力データが、論理０（DBZ ＝０、
DBX ＝１）であれば、高電位側の出力トランジスタ１３
がオンとなり、出力DOUTに繋がる負荷が高電位側電源Ｖ
CC（例えば＋５Ｖ）で駆動される。
１、DBX ＝０）であれば、高電位側の出力トランジスタ
１３のゲートにDBZ と同相の論理１、低電位側の出力ト
ランジスタ１８のゲートにDBX と逆相の論理１が加えら
れるから、この場合、低電位側の出力トランジスタ１８
がオンとなり、出力DOUTに繋がる負荷（配線や入力等の
容量性負荷）が低電位側電源ＶSS（例えば０Ｖ）で駆動
される。あるいは、出力データが、論理０（DBZ ＝０、
DBX ＝１）であれば、高電位側の出力トランジスタ１３
がオンとなり、出力DOUTに繋がる負荷が高電位側電源Ｖ
CC（例えば＋５Ｖ）で駆動される。
【０００４】ここで、φR はリセット信号であり、この
φR が論理０のときには、上記の出力動作が禁止される
ようになっている。すなわち、φR ＝０により、ＮＭＯ
Ｓ１０、１４がオフとなってDBZ 、DBX の取込みが禁止
されると共に、ＰＭＯＳ１９、２０がオンとなって高電
位側の出力トランジスタ１３のゲートに論理１、低電位
側の出力トランジスタ１８のゲートに論理０が与えられ
るようになっている。従って、φR ＝０の期間（リセッ
ト期間）では、出力トランジスタ１３、１８が共にオフ
となり、DOUTがオープン状態となる。
φR が論理０のときには、上記の出力動作が禁止される
ようになっている。すなわち、φR ＝０により、ＮＭＯ
Ｓ１０、１４がオフとなってDBZ 、DBX の取込みが禁止
されると共に、ＰＭＯＳ１９、２０がオンとなって高電
位側の出力トランジスタ１３のゲートに論理１、低電位
側の出力トランジスタ１８のゲートに論理０が与えられ
るようになっている。従って、φR ＝０の期間（リセッ
ト期間）では、出力トランジスタ１３、１８が共にオフ
となり、DOUTがオープン状態となる。
【０００５】図１５は従来例の動作波形図である。φR
＝０の期間では、先回の出力論理によってDOUTの電位が
決まる。一方、φR ＝１の期間では、DBZ 、DBX の不確
定出力と同じくDBZ 、DBX の確定出力により、DOUTの電
位が２度に分けて決まる。
＝０の期間では、先回の出力論理によってDOUTの電位が
決まる。一方、φR ＝１の期間では、DBZ 、DBX の不確
定出力と同じくDBZ 、DBX の確定出力により、DOUTの電
位が２度に分けて決まる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の出力回路にあっては、DOUTの電位が２度に分けて
決まるために、その不確定時出力と確定時出力の論理が
逆になるケースの場合（ワーストケース）には、DOUTの
電位がＶCC相当からＶSS相当（またはこの逆）まで大き
く変化することになり、大きな負荷電流が流れるといっ
た問題点があった。
従来の出力回路にあっては、DOUTの電位が２度に分けて
決まるために、その不確定時出力と確定時出力の論理が
逆になるケースの場合（ワーストケース）には、DOUTの
電位がＶCC相当からＶSS相当（またはこの逆）まで大き
く変化することになり、大きな負荷電流が流れるといっ
た問題点があった。
【０００７】このことは、特に、多数の出力負荷を同時
駆動する多ビットデータの場合に、そのビット数に比例
して負荷電流が増大するから、上記問題点の影響が大き
く、電源電圧変動を誘引して誤動作の原因になることが
あった。 ［目的］そこで、本発明は、出力トランジスタのオン時
間を必要最小限にすることにより、負荷電流の平均値を
抑えることを第１の目的とし、また、データ出力前に、
中間の電位で負荷を充電することにより、負荷電流の瞬
時値を抑えることを第２の目的とする。
駆動する多ビットデータの場合に、そのビット数に比例
して負荷電流が増大するから、上記問題点の影響が大き
く、電源電圧変動を誘引して誤動作の原因になることが
あった。 ［目的］そこで、本発明は、出力トランジスタのオン時
間を必要最小限にすることにより、負荷電流の平均値を
抑えることを第１の目的とし、また、データ出力前に、
中間の電位で負荷を充電することにより、負荷電流の瞬
時値を抑えることを第２の目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記２つの目
的を達成するために、ソースに高電位側電源または論理
１に相当する電位を供給される高電位側トランジスタ
と、ソースに低電位側電源または論理０に相当する電位
を供給される低電位側トランジスタとを有し、出力デー
タの論理に応じて前記高電位側トランジスタおよび前記
低電位側トランジスタのゲートに電圧を供給し、該高電
位側トランジスタのドレインと該低電位側トランジスタ
のドレインとの接続点の電位により負荷を駆動する出力
段を備え、所定のリセット信号が第１の論理にあるとき
には負荷をオープン状態に保持する一方、前記所定のリ
セット信号が第２の論理に変化すると、出力データの論
理に応じて前記出力段の各トランジスタのゲートに電圧
を供給して高電位側電源または論理１に相当する電位、
または低電位側電源または論理０に相当する電位で負荷
を駆動する出力回路において、前記高電位側トランジス
タのソースに、前記所定のリセット信号が第２の論理に
変化すると、高電位側電源または論理１に相当する電位
と、低電位側電源または論理０に相当する電位との中間
の電位から、高電位側電源または論理１に相当する電位
に変化する電圧を供給するとともに、前記低電位側トラ
ンジスタのソースに、前記所定のリセット信号が第２の
論理に変化すると、高電位側電源または論理１に相当す
る電位と、低電位側電源または論理０に相当する電位と
の中間の電位から、低電位側電源または論理０に相当す
る電位に変化する電圧を供給し、前記リセット信号が前
記第１の論理から前記第２の論理に変化するタイミング
を、少なくとも前記出力データが確定するまで遅らせ、
前記リセット信号を遅らせている間、高電位側電源また
は論理１に相当する電位と、低電位側電源または論理０
に相当する電位との中間の電位で負荷を起動した後、出
力データの論理に応じて負荷を高電位側電源または論理
１に相当する電位、または低電位側電源または論理０に
相当する電位で駆動することを特徴とする。
的を達成するために、ソースに高電位側電源または論理
１に相当する電位を供給される高電位側トランジスタ
と、ソースに低電位側電源または論理０に相当する電位
を供給される低電位側トランジスタとを有し、出力デー
タの論理に応じて前記高電位側トランジスタおよび前記
低電位側トランジスタのゲートに電圧を供給し、該高電
位側トランジスタのドレインと該低電位側トランジスタ
のドレインとの接続点の電位により負荷を駆動する出力
段を備え、所定のリセット信号が第１の論理にあるとき
には負荷をオープン状態に保持する一方、前記所定のリ
セット信号が第２の論理に変化すると、出力データの論
理に応じて前記出力段の各トランジスタのゲートに電圧
を供給して高電位側電源または論理１に相当する電位、
または低電位側電源または論理０に相当する電位で負荷
を駆動する出力回路において、前記高電位側トランジス
タのソースに、前記所定のリセット信号が第２の論理に
変化すると、高電位側電源または論理１に相当する電位
と、低電位側電源または論理０に相当する電位との中間
の電位から、高電位側電源または論理１に相当する電位
に変化する電圧を供給するとともに、前記低電位側トラ
ンジスタのソースに、前記所定のリセット信号が第２の
論理に変化すると、高電位側電源または論理１に相当す
る電位と、低電位側電源または論理０に相当する電位と
の中間の電位から、低電位側電源または論理０に相当す
る電位に変化する電圧を供給し、前記リセット信号が前
記第１の論理から前記第２の論理に変化するタイミング
を、少なくとも前記出力データが確定するまで遅らせ、
前記リセット信号を遅らせている間、高電位側電源また
は論理１に相当する電位と、低電位側電源または論理０
に相当する電位との中間の電位で負荷を起動した後、出
力データの論理に応じて負荷を高電位側電源または論理
１に相当する電位、または低電位側電源または論理０に
相当する電位で駆動することを特徴とする。
【０００９】
【００１０】
【作用】本発明では、出力データの確定後に、負荷が高
電位電源または低電位電源で駆動される。従って、無用
な負荷の駆動が避けられ、負荷電流の平均値が抑えられ
る。また、負荷を予め中間の電位で駆動しておくので、
その中間の電位から高電位電源（または低電位電源）ま
での少ない電位差により、負荷電流の瞬時値が抑えられ
る。
電位電源または低電位電源で駆動される。従って、無用
な負荷の駆動が避けられ、負荷電流の平均値が抑えられ
る。また、負荷を予め中間の電位で駆動しておくので、
その中間の電位から高電位電源（または低電位電源）ま
での少ない電位差により、負荷電流の瞬時値が抑えられ
る。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図３は本発明に係る出力回路の第１実施例
を示す図である。まず、構成を説明する。図１は、本発
明を適用したメモリ装置のブロック図であり、３０はロ
ーアドレスストローブ信号/RASに従ってローアドレスを
取込みデコードするローアドレスバッファ及びロープリ
デコーダ、３１はロープリデコーダの出力をデコードし
てワード線を選択するワードデコーダ、３２はコラムア
ドレスストローブ信号/CASに従ってコラムアドレスを取
込みデコードするコラムアドレスバッファ及びコラムプ
リデコーダ、３３はコラムプリデコーダの出力をデコー
ドしてビット線を選択するコラムデコーダ、３４は選択
ビット線の電位を増幅するセンスアンプ及びＩ／Ｏゲー
ト、３５はメモリセルアレイ、３６はメモリ内の各種タ
イミング信号を発生するクロックジェネレータ、３７は
ライトイネーブル信号/WE に従ってライト動作に必要な
各種タイミング信号を発生するライトクロックジェネレ
ータ、３８はライトデータDIN を取り込むデータ入力バ
ッファ、３９はリードデータDOUTを出力するデータ出力
バッファである。
する。図１〜図３は本発明に係る出力回路の第１実施例
を示す図である。まず、構成を説明する。図１は、本発
明を適用したメモリ装置のブロック図であり、３０はロ
ーアドレスストローブ信号/RASに従ってローアドレスを
取込みデコードするローアドレスバッファ及びロープリ
デコーダ、３１はロープリデコーダの出力をデコードし
てワード線を選択するワードデコーダ、３２はコラムア
ドレスストローブ信号/CASに従ってコラムアドレスを取
込みデコードするコラムアドレスバッファ及びコラムプ
リデコーダ、３３はコラムプリデコーダの出力をデコー
ドしてビット線を選択するコラムデコーダ、３４は選択
ビット線の電位を増幅するセンスアンプ及びＩ／Ｏゲー
ト、３５はメモリセルアレイ、３６はメモリ内の各種タ
イミング信号を発生するクロックジェネレータ、３７は
ライトイネーブル信号/WE に従ってライト動作に必要な
各種タイミング信号を発生するライトクロックジェネレ
ータ、３８はライトデータDIN を取り込むデータ入力バ
ッファ、３９はリードデータDOUTを出力するデータ出力
バッファである。
【００１２】図２はデータ出力バッファ３９の１ビット
分の要部回路図である。回路内で発生した相補信号出力
データ（ここではメモリからのリードデータ）のうちDB
Z は、ＮＭＯＳ４０、インバータラッチ４１及びインバ
ータ４２（すなわちインバータ２段）を通して高電位側
の出力トランジスタ４３のゲートに、また、DBX は、Ｎ
ＭＯＳ４４、インバータラッチ４５及びインバータ４
６、４７（すなわちインバータ３段）を通して低電位側
の出力トランジスタ４８のゲートに加えられる。
分の要部回路図である。回路内で発生した相補信号出力
データ（ここではメモリからのリードデータ）のうちDB
Z は、ＮＭＯＳ４０、インバータラッチ４１及びインバ
ータ４２（すなわちインバータ２段）を通して高電位側
の出力トランジスタ４３のゲートに、また、DBX は、Ｎ
ＭＯＳ４４、インバータラッチ４５及びインバータ４
６、４７（すなわちインバータ３段）を通して低電位側
の出力トランジスタ４８のゲートに加えられる。
【００１３】従って、出力データが、論理１（DBZ ＝
１、DBX ＝０）であれば、高電位側の出力トランジスタ
４３のゲートにDBZ と同相の論理１、低電位側の出力ト
ランジスタ４８のゲートにDBX と逆相の論理１が加えら
れるから、この場合、低電位側の出力トランジスタ４８
がオンとなり、出力DOUTに繋がる負荷（配線や入力等の
容量性負荷）が低電位側電源ＶSS（例えば０Ｖ）で駆動
される。あるいは、出力データが、論理０（DBZ ＝０、
DBX ＝１）であれば、高電位側の出力トランジスタ４３
がオンとなり、出力DOUTに繋がる負荷が高電位側電源Ｖ
CC（例えば＋５Ｖ）で駆動される。
１、DBX ＝０）であれば、高電位側の出力トランジスタ
４３のゲートにDBZ と同相の論理１、低電位側の出力ト
ランジスタ４８のゲートにDBX と逆相の論理１が加えら
れるから、この場合、低電位側の出力トランジスタ４８
がオンとなり、出力DOUTに繋がる負荷（配線や入力等の
容量性負荷）が低電位側電源ＶSS（例えば０Ｖ）で駆動
される。あるいは、出力データが、論理０（DBZ ＝０、
DBX ＝１）であれば、高電位側の出力トランジスタ４３
がオンとなり、出力DOUTに繋がる負荷が高電位側電源Ｖ
CC（例えば＋５Ｖ）で駆動される。
【００１４】ここで、φR は外部リセット信号（所定の
リセット信号）、φiRは内部リセット信号である。φiR
は、ｎ段の直列インバータ遅延部４９（但し、ｎは偶
数）によって遅延したφR と、非遅延のφR との論理積
をナンドゲート５０で取り、その論理結果をインバータ
５１から取り出したもので、φR の立上り・立ち下がり
タイミングを、遅延部４９のインバータ段数で決まる遅
延時間ｔｄ1 （好ましくはDBZ 、DBX のデータが確定す
るまでの時間）だけ遅らせた信号である。
リセット信号）、φiRは内部リセット信号である。φiR
は、ｎ段の直列インバータ遅延部４９（但し、ｎは偶
数）によって遅延したφR と、非遅延のφR との論理積
をナンドゲート５０で取り、その論理結果をインバータ
５１から取り出したもので、φR の立上り・立ち下がり
タイミングを、遅延部４９のインバータ段数で決まる遅
延時間ｔｄ1 （好ましくはDBZ 、DBX のデータが確定す
るまでの時間）だけ遅らせた信号である。
【００１５】φiR＝０（第１の論理）のときには、ＮＭ
ＯＳ４０、４４がオフとなってDBZ、DBX の取込みが禁
止され、同時に、ＰＭＯＳ５２、５３がオンとなって高
電位側の出力トランジスタ４３のゲートに論理１、低電
位側の出力トランジスタ４８のゲートに論理０が与えら
れる。従って、φiR＝０の期間（リセット期間）では、
出力トランジスタ４３、４８が共にオフとなり、DOUTが
オープン状態となる。
ＯＳ４０、４４がオフとなってDBZ、DBX の取込みが禁
止され、同時に、ＰＭＯＳ５２、５３がオンとなって高
電位側の出力トランジスタ４３のゲートに論理１、低電
位側の出力トランジスタ４８のゲートに論理０が与えら
れる。従って、φiR＝０の期間（リセット期間）では、
出力トランジスタ４３、４８が共にオフとなり、DOUTが
オープン状態となる。
【００１６】一方、φiR＝１（第２の論理）のときに
は、ＮＭＯＳ４０、４４がオンとなってDBZ 、DBX の取
込みが許容され、DBZ 、DBX の論理に応じて、高電位側
の出力トランジスタ４３または低電位側の出力トランジ
スタ４８の何れか一方がオンする。従って、φiR＝１の
期間では、オン側の出力トランジスタ４３、４８を通し
てDOUTに高電位側電源（ＶCC）または低電位側電源（Ｖ
SS）が現れ、これらの電源によって負荷が駆動される。
は、ＮＭＯＳ４０、４４がオンとなってDBZ 、DBX の取
込みが許容され、DBZ 、DBX の論理に応じて、高電位側
の出力トランジスタ４３または低電位側の出力トランジ
スタ４８の何れか一方がオンする。従って、φiR＝１の
期間では、オン側の出力トランジスタ４３、４８を通し
てDOUTに高電位側電源（ＶCC）または低電位側電源（Ｖ
SS）が現れ、これらの電源によって負荷が駆動される。
【００１７】図３は第１実施例の動作波形図であり、DO
UTの出力確定は、φiRの立上り（第１の論理→第２の論
理）タイミングに一致している。これは、φR をｔｄ1
だけ遅らせてφiRとしたからで、ｔｄ1 を出力データDB
Z 、DBX の確定時間に対応させたからである。これによ
り、出力トランジスタ４３、４８のオン時間を必要最小
限とすることができ、DOUTの電位をオープンから確定へ
と直接的に遷移させることができる。従って、DOUTの不
確定出力に伴う無用な電位変化を回避でき、その結果、
負荷電流の平均値を抑制でき、特に多ビットデータを出
力する場合の電源電位変動を回避して誤動作の原因を排
除できる。
UTの出力確定は、φiRの立上り（第１の論理→第２の論
理）タイミングに一致している。これは、φR をｔｄ1
だけ遅らせてφiRとしたからで、ｔｄ1 を出力データDB
Z 、DBX の確定時間に対応させたからである。これによ
り、出力トランジスタ４３、４８のオン時間を必要最小
限とすることができ、DOUTの電位をオープンから確定へ
と直接的に遷移させることができる。従って、DOUTの不
確定出力に伴う無用な電位変化を回避でき、その結果、
負荷電流の平均値を抑制でき、特に多ビットデータを出
力する場合の電源電位変動を回避して誤動作の原因を排
除できる。
【００１８】図４、図５は本発明に係る出力回路の第２
実施例を示す図である。なお、第１実施例と共通する回
路要素には、同一の番号を付すと共に、その説明の重複
を避ける。図４において、６０は高電位側電源ＶCCと低
電位側電源ＶSSとの中間の電位Ｖ M 、例えば、ＶM ＝
（ＶCC−ＶSS）／２を発生する電源回路である。
実施例を示す図である。なお、第１実施例と共通する回
路要素には、同一の番号を付すと共に、その説明の重複
を避ける。図４において、６０は高電位側電源ＶCCと低
電位側電源ＶSSとの中間の電位Ｖ M 、例えば、ＶM ＝
（ＶCC−ＶSS）／２を発生する電源回路である。
【００１９】６１は所定の時間ｔｄ2 だけφR を遅らせ
る４段の直列インバータ遅延部（但し、段数は一例）で
あり、この遅延部６１を通過したφR は、３段の直列イ
ンバータ遅延部６２（但し、段数は一例）とナンドゲー
ト６３からなるパルス成型部６４によって、そのパルス
幅が遅延部６２で与えられる遅延時間ｔｄ3 に対応して
調節される。
る４段の直列インバータ遅延部（但し、段数は一例）で
あり、この遅延部６１を通過したφR は、３段の直列イ
ンバータ遅延部６２（但し、段数は一例）とナンドゲー
ト６３からなるパルス成型部６４によって、そのパルス
幅が遅延部６２で与えられる遅延時間ｔｄ3 に対応して
調節される。
【００２０】ここで、パルス成型部６４の出力は符号φ
E で示されている。また、インバータ６５によって反転
したφE は、符号φEXで示されている。これらの信号φ
E とφEXは、ＰＭＯＳ６６及びＮＭＯＳ６７からなる第
１のインバータ回路６８、ＰＭＯＳ６９及びＮＭＯＳ７
０からなる第２のインバータ回路７１に与えられ、第１
のインバータ回路６８は、φE の論理０期間で「略
ＶCC」の電位、論理１期間で「略ＶM 」の電位を有する
電圧「ＶP 」を出力し、また、第２のインバータ回路７
１は、φEXの論理１期間で「略ＶSS」の電位、論理０期
間で「略ＶM 」の電位を有する電圧「ＶN 」を出力す
る。
E で示されている。また、インバータ６５によって反転
したφE は、符号φEXで示されている。これらの信号φ
E とφEXは、ＰＭＯＳ６６及びＮＭＯＳ６７からなる第
１のインバータ回路６８、ＰＭＯＳ６９及びＮＭＯＳ７
０からなる第２のインバータ回路７１に与えられ、第１
のインバータ回路６８は、φE の論理０期間で「略
ＶCC」の電位、論理１期間で「略ＶM 」の電位を有する
電圧「ＶP 」を出力し、また、第２のインバータ回路７
１は、φEXの論理１期間で「略ＶSS」の電位、論理０期
間で「略ＶM 」の電位を有する電圧「ＶN 」を出力す
る。
【００２１】図５は第２実施例の動作波形図である。こ
の図からも理解されるように、ＶP／ＶN は、φEXの論
理０期間（φE の論理１期間）でＶM 、φEXの論理１期
間（φE の論理０期間）でＶP ＝ＶCC、ＶN ＝ＶSSの電
位になる。従って、φEXの論理０期間（φE の論理１期
間）に相当するDBZ 、DBX の不確定期間におけるDOUTの
電位がＶM （中間電位）となり、さらに、φEXの論理１
期間（φE の論理０期間）に相当するDBZ 、DBX の確定
期間におけるDOUTの電位がその確定論理に応じた電位
（略ＶCCまたは略ＶSS）となる。すなわち、高電位側電
源（ＶCC）と低電位側電源（ＶSS）の中間の電位
（ＶM ）で負荷を駆動した後、出力データの論理に応じ
て負荷を高電位側電源（ＶCC）または低電位側電源（Ｖ
SS）で駆動することになる。
の図からも理解されるように、ＶP／ＶN は、φEXの論
理０期間（φE の論理１期間）でＶM 、φEXの論理１期
間（φE の論理０期間）でＶP ＝ＶCC、ＶN ＝ＶSSの電
位になる。従って、φEXの論理０期間（φE の論理１期
間）に相当するDBZ 、DBX の不確定期間におけるDOUTの
電位がＶM （中間電位）となり、さらに、φEXの論理１
期間（φE の論理０期間）に相当するDBZ 、DBX の確定
期間におけるDOUTの電位がその確定論理に応じた電位
（略ＶCCまたは略ＶSS）となる。すなわち、高電位側電
源（ＶCC）と低電位側電源（ＶSS）の中間の電位
（ＶM ）で負荷を駆動した後、出力データの論理に応じ
て負荷を高電位側電源（ＶCC）または低電位側電源（Ｖ
SS）で駆動することになる。
【００２２】その結果、DOUTの電位変化幅をＶM からＶ
CC（またはＶM からＶSS）へと通常の半分程度にするこ
とができ、負荷電流の瞬時値を抑えることができる。図
６、図７は本発明に係る出力回路の第３実施例を示す図
であり、上記第２実施例のＶM を、論理１に相当する電
位（ＶOH）と論理０に相当する電位（ＶOL）の中間の電
位、例えば、ＶM ＝（ＶOH−ＶOL）／２としたものであ
る。
CC（またはＶM からＶSS）へと通常の半分程度にするこ
とができ、負荷電流の瞬時値を抑えることができる。図
６、図７は本発明に係る出力回路の第３実施例を示す図
であり、上記第２実施例のＶM を、論理１に相当する電
位（ＶOH）と論理０に相当する電位（ＶOL）の中間の電
位、例えば、ＶM ＝（ＶOH−ＶOL）／２としたものであ
る。
【００２３】このような構成によっても、図７にその動
作波形を示すように、DOUTの電位変化幅をＶM からＶOH
（またはＶM からＶOL）へと論理振幅の半分程度にする
ことができ、負荷電流の瞬時値を抑えることができるな
お、上記の各実施例は、／ＣＡＳの立ち下がりでアドレ
スを取り込み、／ＣＡＳの立ち上がりで出力系をリセッ
トしてＤＯＵＴをハイ・インピーダンス（Ｈｉ−Ｚ）に
するページモード（図８参照）への適用例である。これ
に対して、以下に述べる２つの実施例は、／ＣＡＳのＬ
レベル期間中のアドレス変化に応答して作られる信号
（一般に、ＡＴＤ信号：アドレス・トランジェント・デ
テクタ信号）を利用するもので、各データの間で出力が
Ｄｏｎｔ’ｃａｒｅ状態となるスタティックコラムモー
ド（図９参照）に好適な例である。
作波形を示すように、DOUTの電位変化幅をＶM からＶOH
（またはＶM からＶOL）へと論理振幅の半分程度にする
ことができ、負荷電流の瞬時値を抑えることができるな
お、上記の各実施例は、／ＣＡＳの立ち下がりでアドレ
スを取り込み、／ＣＡＳの立ち上がりで出力系をリセッ
トしてＤＯＵＴをハイ・インピーダンス（Ｈｉ−Ｚ）に
するページモード（図８参照）への適用例である。これ
に対して、以下に述べる２つの実施例は、／ＣＡＳのＬ
レベル期間中のアドレス変化に応答して作られる信号
（一般に、ＡＴＤ信号：アドレス・トランジェント・デ
テクタ信号）を利用するもので、各データの間で出力が
Ｄｏｎｔ’ｃａｒｅ状態となるスタティックコラムモー
ド（図９参照）に好適な例である。
【００２４】図１０、図１１は、本発明に係る出力回路
の第４実施例を示す図であり、前記第１実施例の変形例
である。なお、前記第１実施例と共通する回路要素に
は、同一の番号を付すと共に、その説明の重複を避け
る。この実施例では、ＰＭＯＳ５２、５３のオン／オフ
を／ＣＡＳに同期して変化する外部リセット信号φR で
コントロールすると共に、ＮＭＯＳ４０、４４のオン／
オフをＡＴＤ信号に同期して変化する内部リセット信号
φR1でコントロールする。８０はパルス幅拡張部であ
り、このパルス幅拡張部８０は、アドレス変化を検出す
る図示しない回路で作られたＡＴＤ信号を取り込み、イ
ンバータゲート８０ａ〜８０ｆとナンドゲート８０ｇ〜
８０ｊからなる多段回路を通してパルス幅を拡張した信
号φR0を取り出す。信号φR0のパルス幅を決める回路段
数は、ＤＢＸ及びＤＢＺのラッチが確定するまでの時間
を考慮して設定する。８１は遅延部であり、この遅延部
８１は、複数個のインバータゲート８１ａ〜８１ｄ（図
では一例として４個）を直列に接続して構成し、信号φ
R0をゲート段数分だけ遅らせて内部リセット信号φR1を
生成する。遅延量（ゲート段数）は出力が確定するまで
の時間を考慮して設定する。
の第４実施例を示す図であり、前記第１実施例の変形例
である。なお、前記第１実施例と共通する回路要素に
は、同一の番号を付すと共に、その説明の重複を避け
る。この実施例では、ＰＭＯＳ５２、５３のオン／オフ
を／ＣＡＳに同期して変化する外部リセット信号φR で
コントロールすると共に、ＮＭＯＳ４０、４４のオン／
オフをＡＴＤ信号に同期して変化する内部リセット信号
φR1でコントロールする。８０はパルス幅拡張部であ
り、このパルス幅拡張部８０は、アドレス変化を検出す
る図示しない回路で作られたＡＴＤ信号を取り込み、イ
ンバータゲート８０ａ〜８０ｆとナンドゲート８０ｇ〜
８０ｊからなる多段回路を通してパルス幅を拡張した信
号φR0を取り出す。信号φR0のパルス幅を決める回路段
数は、ＤＢＸ及びＤＢＺのラッチが確定するまでの時間
を考慮して設定する。８１は遅延部であり、この遅延部
８１は、複数個のインバータゲート８１ａ〜８１ｄ（図
では一例として４個）を直列に接続して構成し、信号φ
R0をゲート段数分だけ遅らせて内部リセット信号φR1を
生成する。遅延量（ゲート段数）は出力が確定するまで
の時間を考慮して設定する。
【００２５】図１１は、第４実施例の動作波形図であ
る。この図に示すように、内部リセット信号φR1がＨレ
ベルの間にＤＢＸ、ＤＢＺがラッチされるため、次回の
ＡＴＤ信号によってφR1がＨレベルになるか、または、
／ＣＡＳによってφR がＬレベルとなるまでＤＯＵＴに
データを保持しつづけることができ、スタティックコラ
ムモードのＤｏｎｔ’ｃａｒｅ状態でのデータ保持が可
能になる。
る。この図に示すように、内部リセット信号φR1がＨレ
ベルの間にＤＢＸ、ＤＢＺがラッチされるため、次回の
ＡＴＤ信号によってφR1がＨレベルになるか、または、
／ＣＡＳによってφR がＬレベルとなるまでＤＯＵＴに
データを保持しつづけることができ、スタティックコラ
ムモードのＤｏｎｔ’ｃａｒｅ状態でのデータ保持が可
能になる。
【００２６】図１２、図１３は、本発明に係る出力回路
の第５実施例を示す図であり、前記第２実施例（または
第３実施例）の変形例である。なお、前記第２実施例
（または第３実施例）と共通する回路要素には、同一の
番号を付すと共に、その説明の重複を避ける。この実施
例では、前記第４実施例と同−構成のパルス幅拡張部８
０及び遅延部８１を備えると共に、この遅延部８１から
取り出された内部リセット信号φR1に応じて、ＶP ＝Ｖ
CC及びＶN ＝ＶSS、または、ＶP ＝ＶN ＝ＶM （ＶM は
（ＶCC−ＶSS）／２または（ＶOH−ＶOL）／２）を出力
する出力電位制御部８２を備える。この出力電位制御部
８２は、高電位側電源ＶCCと低電位側電源ＶSSの間に、
２つのＣＭＯＳゲート８２ａ、８２ｂを直列接続して構
成し、ＶCC側のＣＭＯＳゲート８２ａにインバータゲー
ト８２ｃの出力（すなわちφR1の逆相信号）を与えると
共に、ＶSS側のＣＭＯＳゲート８２ｂにφR1をそのまま
与えている。
の第５実施例を示す図であり、前記第２実施例（または
第３実施例）の変形例である。なお、前記第２実施例
（または第３実施例）と共通する回路要素には、同一の
番号を付すと共に、その説明の重複を避ける。この実施
例では、前記第４実施例と同−構成のパルス幅拡張部８
０及び遅延部８１を備えると共に、この遅延部８１から
取り出された内部リセット信号φR1に応じて、ＶP ＝Ｖ
CC及びＶN ＝ＶSS、または、ＶP ＝ＶN ＝ＶM （ＶM は
（ＶCC−ＶSS）／２または（ＶOH−ＶOL）／２）を出力
する出力電位制御部８２を備える。この出力電位制御部
８２は、高電位側電源ＶCCと低電位側電源ＶSSの間に、
２つのＣＭＯＳゲート８２ａ、８２ｂを直列接続して構
成し、ＶCC側のＣＭＯＳゲート８２ａにインバータゲー
ト８２ｃの出力（すなわちφR1の逆相信号）を与えると
共に、ＶSS側のＣＭＯＳゲート８２ｂにφR1をそのまま
与えている。
【００２７】従って、この実施例によれば、図１２に示
すように、φR がＨレベルの間、ＡＴＤ信号に同期して
変化する内部リセット信号φR1がＬレベルになると、出
力電位制御部８２から出力される２つの電位ＶP 、ＶN
が常に中間電位ＶM に設定されるので、スタティックコ
ラムモードにも支障なく適用することができる。なお、
この実施例における内部リセット信号φR1のパルス幅
は、規格上の出力保持時間以上に設定する必要がある。
すように、φR がＨレベルの間、ＡＴＤ信号に同期して
変化する内部リセット信号φR1がＬレベルになると、出
力電位制御部８２から出力される２つの電位ＶP 、ＶN
が常に中間電位ＶM に設定されるので、スタティックコ
ラムモードにも支障なく適用することができる。なお、
この実施例における内部リセット信号φR1のパルス幅
は、規格上の出力保持時間以上に設定する必要がある。
【００２８】
【発明の効果】本発明によれば、出力トランジスタのオ
ン時間を必要最小限としたので、負荷電流の平均値を抑
えることができ、また、データ出力前に、中間の電位で
負荷を充電したので、負荷電流の瞬時値を抑えることが
できる。
ン時間を必要最小限としたので、負荷電流の平均値を抑
えることができ、また、データ出力前に、中間の電位で
負荷を充電したので、負荷電流の瞬時値を抑えることが
できる。
【図１】本発明を適用したメモリ装置のブロック図であ
る。
る。
【図２】第１実施例の構成図である。
【図３】第１実施例の動作波形図である。
【図４】第２実施例の構成図である。
【図５】第２実施例の動作波形図である。
【図６】第３実施例の構成図である。
【図７】第３実施例の動作波形図である。
【図８】ページモードの動作波形図である。
【図９】スタティックコラムモードの動作波形図であ
る。
る。
【図１０】第４実施例の構成図である。
【図１１】第４実施例の動作波形図である。
【図１２】第５実施例の構成図である。
【図１３】第５実施例の動作波形図である。
【図１４】従来例の構成図である。
【図１５】従来例の動作波形図である。
φiR：リセット信号 DBZ 、DBX ：出力データ ＶCC：高電位側電源 ＶSS：低電位側電源 ＶM ：中間の電位
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 H03K 19/0175 - 19/0185
Claims (1)
- 【請求項１】ソースに高電位側電源または論理１に相当
する電位を供給される高電位側トランジスタと、ソース
に低電位側電源または論理０に相当する電位を供給され
る低電位側トランジスタとを有し、出力データの論理に
応じて前記高電位側トランジスタおよび前記低電位側ト
ランジスタのゲートに電圧を供給し、該高電位側トラン
ジスタのドレインと該低電位側トランジスタのドレイン
との接続点の電位により負荷を駆動する出力段を備え、 所定のリセット信号が第１の論理にあるときには負荷を
オープン状態に保持する一方、 前記所定のリセット信号が第２の論理に変化すると、出
力データの論理に応じて前記出力段の各トランジスタの
ゲートに電圧を供給して高電位側電源または論理１に相
当する電位、または低電位側電源または論理０に相当す
る電位で負荷を駆動する出力回路において、 前記高電位側トランジスタのソースに、前記所定のリセ
ット信号が第２の論理に変化すると、高電位側電源また
は論理１に相当する電位と、低電位側電源または論理０
に相当する電位との中間の電位から、高電位側電源また
は論理１に相当する電位に変化する電圧を供給するとと
もに、 前記低電位側トランジスタのソースに、前記所定のリセ
ット信号が第２の論理に変化すると、高電位側電源また
は論理１に相当する電位と、低電位側電源または論理０
に相当する電位との中間の電位から、低電位側電源また
は論理０に相当する電位に変化する電圧を供給し、 前記リセット信号が前記第１の論理から前記第２の論理
に変化するタイミングを、少なくとも前記出力データが
確定するまで遅らせ、 前記リセット信号を遅らせている間、高電位側電源また
は論理１に相当する電位と、低電位側電源または論理０
に相当する電位との中間の電位で負荷を起動した後、 出力データの論理に応じて負荷を高電位側電源または論
理１に相当する電位、または低電位側電源または論理０
に相当する電位で駆動する ことを特徴とする出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06178692A JP3207487B2 (ja) | 1992-03-18 | 1992-03-18 | 出力回路 |
| KR1019930004130A KR960009399B1 (ko) | 1992-03-18 | 1993-03-18 | 출력회로 |
| US08/376,089 US5694361A (en) | 1992-03-18 | 1995-01-20 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06178692A JP3207487B2 (ja) | 1992-03-18 | 1992-03-18 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05266660A JPH05266660A (ja) | 1993-10-15 |
| JP3207487B2 true JP3207487B2 (ja) | 2001-09-10 |
Family
ID=13181125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06178692A Expired - Fee Related JP3207487B2 (ja) | 1992-03-18 | 1992-03-18 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3207487B2 (ja) |
| KR (1) | KR960009399B1 (ja) |
-
1992
- 1992-03-18 JP JP06178692A patent/JP3207487B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-18 KR KR1019930004130A patent/KR960009399B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020851A (ko) | 1993-10-20 |
| JPH05266660A (ja) | 1993-10-15 |
| KR960009399B1 (ko) | 1996-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010626 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |