JP2994534B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2994534B2
JP2994534B2 JP5224546A JP22454693A JP2994534B2 JP 2994534 B2 JP2994534 B2 JP 2994534B2 JP 5224546 A JP5224546 A JP 5224546A JP 22454693 A JP22454693 A JP 22454693A JP 2994534 B2 JP2994534 B2 JP 2994534B2
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    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の記
憶セルからセル情報を読み出すための読み出し装置に関
するものである。
【０００２】近年、半導体記憶装置は大容量化及び動作
速度の高速化が益々要求されている。また、動作速度の
高速化を図るために、消費電力及び電源ノイズの低減を
図る必要がある。そこで、セル情報の読み出し装置にお
いても、消費電力及び電源ノイズの低減と、動作速度の
高速化を図る必要がある。
【０００３】
【従来の技術】半導体記憶装置の一例であるＤＲＡＭに
おいて、セル情報を読み出す場合には、まずアドレス信
号に基づいて特定の記憶セルが選択される。選択された
記憶セルに格納されているセル情報はビット線に読み出
され、ビット線に読み出されたセル情報はセンスアンプ
でラッチされるとともに増幅されて、データバスに出力
される。
【０００４】データバスに出力されたセル情報は、セン
スバッファでさらに増幅されるとともにラッチされる。
そして、センスバッファでラッチされたセル情報は、出
力回路を介して外部回路に出力される。
【０００５】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
では、セル情報の読み出しサイクルが開始された時点で
は、前サイクルで読み出されたセル情報が前記センスバ
ッファにおいてラッチされており、そのラッチデータが
出力回路から無効データとして一旦出力される。
【０００６】次いで、選択された記憶セルから読み出さ
れたセル情報が読み出し動作の通常のアクセス時間後
に、センスバッファでラッチされ、そのラッチデータが
出力回路から有効データとして出力される。
【０００７】従って、前記無効データと、有効データと
が相補関係にある場合には、一旦出力された無効データ
を反転させて有効データを出力する必要があるため、特
定の記憶セルを選択してから、当該記憶セルのセル情報
を有効データとして出力するまでの読み出し速度の高速
化を妨げる原因となっている。
【０００８】また、無効データから有効データに切り換
わる際に、データが反転する場合には、出力回路及びそ
の前段の回路等で貫通電流や充放電電流が発生し、消費
電力が増大するとともに、貫通電流により電源ノイズが
発生するという問題点がある。
【０００９】この発明の目的は、読み出し動作時に、無
効データの出力を防止して、読み出し速度の高速化を図
るとともに、消費電力及び電源ノイズの低減を図り得る
半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ワード線ＷＬの選択に基づいて選
択された記憶セルＣからセル情報がビット線ＢＬ，バー
ＢＬに読み出され、前記ビット線ＢＬ，バーＢＬに読み
出されたセル情報がコラム選択信号ＣＬに基づいてデー
タバスＤＢ，バーＤＢに出力され、前記データバスＤ
Ｂ，バーＤＢに読み出されたセル情報がデータ出力部９
を介して出力データＤout として出力される。前記デー
タ出力部９には該データ出力部９を制御するデータ制御
回路１０が設けられる。
【００１１】また、図２に示すように前記データ出力部
９は前記データバスＤＢ，バーＤＢに接続されたセンス
バッファ５と、前記センスバッファ５の出力信号ＳＤ，
バーＳＤが入力されるコモンバス駆動回路６と、前記コ
モンバス駆動回路６の出力信号ＣＢ，バーＣＢに基づい
て前記出力データＤout を出力する出力回路７とから構
成され、前記コモンバス駆動回路６及び前記出力回路７
とにセンスアンプ活性化信号ＬＥが入力されて、該セン
スアンプ活性化信号ＬＥに基づいて、前記コモンバス駆
動回路６及び前記出力回路７が制御される。
【００１２】また、前記データ出力部９は前記データバ
スＤＢ，バーＤＢに接続されたセンスバッファ５と、前
記センスバッファ５の出力信号ＳＤ，バーＳＤが入力さ
れるコモンバス駆動回路６と、前記コモンバス駆動回路
６の出力信号ＣＢ，バーＣＢに基づいて前記出力データ
Ｄout を出力する出力回路７とから構成され、前記コモ
ンバス駆動回路６と前記出力回路７にアドレス変化検出
信号ＡＴＤが入力されて、該アドレス変化検出信号ＡＴ
Ｄに基づいて、前記コモンバス駆動回路６と前記出力回
路７が制御される。また、データバスＤＢ，バーＤＢに
接続され、該データバスＤＢ，バーＤＢに転送された記
憶セルＣからの読み出しデータである相補信号ＳＤ，バ
ーＳＤをラッチするセンスバッファ５と、前記センスバ
ッファ５に接続され、ラッチされた前記相補信号ＳＤ，
バーＳＤに応答した第２の相補信号ＣＢ，バーＣＢを出
力するコモンバス駆動回路６と、前記コモンバス駆動回
路６に接続され、前記第２の相補信号ＣＢ，バーＣＢに
基づいて出力データＤout を出力し、センスアンプ活性
化信号ＬＥまたはアドレス変化検出信号ＡＴＤの少なく
とも一方を制御信号として受ける出力回路７を有し、前
記出力回路７は、前記出力データＤout を出力する出力
端子Ｔo と、該出力端子Ｔo に接続された出力トランジ
スタＴr11，Ｔr12と、前記コモンバス駆動回路と該出力
トランジスタＴr11，Ｔr12の間に接続されたスイッチ手
段Ｔr7，Ｔr8と、出力制御信号ＯＥと、前記センスアン
プ活性化信号ＬＥまたはアドレス変化検出信号ＡＴＤの
一方を入力信号として受け、これら入力信号に応答し
て、前記スイッチ手段Ｔr7，Ｔr8を制御する論理回路を
有し、前記出力回路７は、前記相補信号ＳＤ，バーＳＤ
が前記センスバッファ１５から出力されるまで、前記出
力端子Ｔo をハイインピーダンス状態に維持するように
構成されている 。
【００１３】
【作用】ビット線ＢＬ，バーＢＬに読み出されたセル情
報は、コラム選択信号ＣＬに基づいてデータバスＤＢ，
バーＤＢに読み出される。また、前記コラム選択信号Ｃ
Ｌに基づいてデータ出力部９が活性化され、データバス
ＤＢ，バーＤＢに読み出されたセル情報がデータ出力部
９から出力データＤout として出力される。
【００１４】また、図２に示すようにデータ出力部９は
前記データバスＤＢ，バーＤＢに接続されたセンスバッ
ファ５と、前記センスバッファ５の出力信号ＳＤ，バー
ＳＤが入力されるコモンバス駆動回路６と、前記コモン
バス駆動回路６の出力信号ＣＢ，バーＣＢに基づいて前
記出力データＤout を出力する出力回路７とから構成さ
れ、センスアンプ活性化信号ＬＥに基づいてセル情報が
データバスＤＢ，バーＤＢに読み出され、センスアンプ
活性化信号ＬＥに基づいてコモンバス駆動回路６及び前
記出力回路７が活性化されて、データバスＤＢ，バーＤ
Ｂに読み出されたセル情報が出力データＤout として出
力される。
【００１５】また、アドレス変化検出信号ＡＴＤに基づ
いてコモンバス駆動回路６と出力回路７が制御され、読
み出されたセル情報が出力データＤout として出力され
る。
【００１６】
【実施例】図２〜図７は本発明を具体化した一実施例を
示す。図２に示すように、ビット線ＢＬ，バーＢＬには
多数の記憶セルＣが接続される。なお、メモリセルアレ
イはこのようなビット線ＢＬ，バーＢＬを多数対並設し
て設けられる。
【００１７】前記各記憶セルＣにはワード線ＷＬが接続
され、ロウデコーダ（図示しない）により同ワード線Ｗ
Ｌが選択されると、各記憶セルＣに格納されているセル
情報がビット線ＢＬ，バーＢＬに読み出される。
【００１８】前記ビット線ＢＬ，バーＢＬに接続された
ＮチャネルＭＯＳトランジスタＴr1〜Ｔr4は、ビット線
ＢＬ，バーＢＬの非選択時に同ビット線ＢＬ，バーＢＬ
の電位をリセット電位ＶＰＲにリセットするものであ
る。
【００１９】そして、各トランジスタＴr1〜Ｔr4のゲー
トにＨレベルのリセット信号ＢＲＳＺが入力されると、
各トランジスタＴr1〜Ｔr4がオンされて、各ビット線Ｂ
Ｌ，バーＢＬの電位が例えば１／２Ｖccのリセット電位
ＶＰＲにリセットされる。
【００２０】前記ビット線ＢＬ，バーＢＬにはセンスア
ンプ１が接続されている。前記センスアンプ１は、後記
センスアンプ活性化信号ＬＥに基づいて、高電位側電源
ＰＳＧと、低電位側電源ＮＳＧとが供給されて活性化さ
れる。そして、その活性化に基づいてビット線ＢＬ，バ
ーＢＬに読みだされたセル情報を増幅し、ラッチする。
【００２１】前記ビット線ＢＬ，バーＢＬはコラムゲー
トＴr5，Ｔr6を介してデータバスＤＢ，バーＤＢに接続
される。前記コラムゲートＴr5，Ｔr6にはコラムデコー
ダ２からコラム選択信号ＣＬが入力される。
【００２２】前記コラム選択信号ＣＬがＨレベルとなる
と、前記コラムゲートＴr5，Ｔr6がオンされ、前記セン
スアンプ１で増幅されたセル情報がデータバスＤＢ，バ
ーＤＢに出力される。
【００２３】前記コラムデコーダ２は、ＮＡＮＤ回路３
ａとインバータ回路４ａとから構成される。前記ＮＡＮ
Ｄ回路３ａにはアドレス信号Ａ０〜Ａｎと、センスアン
プ活性化信号ＬＥが入力され、同ＮＡＮＤ回路３ａの出
力信号が前記インバータ回路４ａに入力され、同インバ
ータ回路４ａの出力信号が前記コラム選択信号ＣＬとし
て、前記コラムゲートＴr5，Ｔr6に出力される。
【００２４】従って、前記アドレス信号Ａ０〜Ａｎと、
前記センスアンプ活性化信号ＬＥとがすべてＨレベルと
なると、前記コラム選択信号ＣＬがＨレベルとなって、
コラムゲートＴr5，Ｔr6がオンされる。
【００２５】前記データバスＤＢ，バーＤＢはセンスバ
ッファ５に接続される。前記センスバッファ５の出力信
号ＳＤ，バーＳＤはコモンバス駆動回路６に入力され、
同コモンバス駆動回路６の出力信号ＣＢ，バーＣＢは出
力回路７に入力される。そして、出力回路７から出力デ
ータＤout が出力される。
【００２６】前記センスバッファ５の具体的構成を図３
に従って説明すると、同センスバッファ５は直列に接続
された二段のカレントミラー回路６ａ，６ｂと、ラッチ
回路を構成するＮＡＮＤ回路３ｂ，３ｃと、出力回路を
構成するインバータ回路４ｂ，４ｃと、前記カレントミ
ラー回路６ａ，６ｂを活性化するための活性化信号生成
回路８とから構成される。
【００２７】前記カレントミラー回路６ａ，６ｂは公知
であるため、その詳細な説明は省略する。前記活性化信
号生成回路８にはセンスアンプ活性化信号ＬＥと、アド
レス変化検出信号ＡＴＤが入力される。
【００２８】前記センスアンプ活性化信号ＬＥはＮＡＮ
Ｄ回路３ｄの一方の入力端子に入力されるとともに、３
段のインバータ回路４ｄを介して前記ＮＡＮＤ回路３ｄ
の他方の入力端子に入力される。
【００２９】従って、前記センスアンプ活性化信号ＬＥ
がＬレベルからＨレベルに立ち上がった時、ＮＡＮＤ回
路３ｄはＬレベルのワンショットパルス信号を出力し、
それ以外の場合はＮＡＮＤ回路３ｄの出力信号は常時Ｈ
レベルとなる。これは、オートパワーダウン機能といっ
て、センスバッファ５の消費電力を少なくする手段であ
る。
【００３０】前記ＮＡＮＤ回路３ｄの出力信号はＮＡＮ
Ｄ回路３ｅの一方の入力端子に入力され、同ＮＡＮＤ回
路３ｅの他方の入力端子には、前記アドレス変化検出信
号ＡＴＤがインバータ回路４ｅを介して入力される。
【００３１】前記アドレス変化検出信号ＡＴＤは、前記
コラムデコーダ２に入力されるアドレス信号Ａ０〜Ａｎ
が変化したとき所定時間Ｈレベルとなるワンショットパ
ルス信号が入力される。これも、上記と同様のオートパ
ワーダウン機能である。
【００３２】従って、前記センスアンプ活性化信号ＬＥ
がＨレベルに立ち上がったとき、あるいは前記アドレス
変化検出信号ＡＴＤが入力されたとき、ＮＡＮＤ回路３
ｅからＨレベルのワンショットパルス信号が出力信号Ｓ
ＢＥとして出力される。
【００３３】前記ＮＡＮＤ回路３ｅの出力信号ＳＢＥは
前記カレントミラー回路６ａ，６ｂに出力される。前記
出力信号ＳＢＥがＨレベルとなると、カレントミラー回
路６ａ，６ｂが活性化され、同カレントミラー回路６
ａ，６ｂはデータバスＤＢ，バーＤＢに読み出されたセ
ル情報を増幅して出力する。
【００３４】前記カレントミラー回路６ｂの相補出力信
号の一方は、前記ＮＡＮＤ回路３ｂの一方の入力端子に
入力され、相補出力信号の他方は前記ＮＡＮＤ回路３ｃ
の一方の入力端子に入力されている。
【００３５】前記ＮＡＮＤ回路３ｂの出力信号は、前記
ＮＡＮＤ回路３ｃの他方の入力端子に入力されるととも
に、前記インバータ回路４ｂに入力される。前記ＮＡＮ
Ｄ回路３ｃの出力信号は、前記ＮＡＮＤ回路３ｂの他方
の入力端子に入力されるとともに、前記インバータ回路
４ｃに入力される。
【００３６】従って、ＮＡＮＤ回路３ｂ，３ｃは、カレ
ントミラー回路６ｂの相補出力信号をラッチして、イン
バータ回路４ｂ，４ｃに出力する。そして、インバータ
回路４ｂ，４ｃの出力信号ＳＤ，バーＳＤは、前記コモ
ンバス駆動回路６に出力される。
【００３７】図４に示すように、前記コモンバス駆動回
路６では前記出力信号ＳＤがインバータ回路４ｆを介し
てＮＡＮＤ回路３ｆに入力され、前記出力信号バーＳＤ
がインバータ回路４ｇを介してＮＡＮＤ回路３ｇに入力
される。
【００３８】前記ＮＡＮＤ回路３ｆ，３ｇには前記セン
スアンプ活性化信号ＬＥが入力されるとともに、前記ア
ドレス変化検出信号ＡＴＤがインバータ回路４ｈを介し
て入力される。
【００３９】従って、前記センスアンプ活性化信号ＬＥ
がＨレベルとなり、かつアドレス変化検出信号ＡＴＤが
Ｌレベルとなると、前記センスバッファ５の出力信号Ｓ
Ｄ，バーＳＤと同相の信号がＮＡＮＤ回路３ｆ，３ｇか
ら出力信号ＣＢ，バーＣＢとして出力される。
【００４０】また、センスアンプ活性化信号ＬＥがＬレ
ベルとなるか、あるいはアドレス変化検出信号ＡＴＤが
Ｈレベルとなると、ＮＡＮＤ回路３ｆ，３ｇの出力信号
ＣＢ，バーＣＢはともにＨレベルとなる。
【００４１】図５に示すように、前記出力回路７には前
記コモンバス駆動回路６の出力信号ＣＢ，バーＣＢと、
出力制御信号ＯＥと、前記センスアンプ活性化信号ＬＥ
と、前記アドレス変化検出信号ＡＴＤとが入力される。
【００４２】前記出力制御信号ＯＥ及びセンスアンプ活
性化信号ＬＥはＮＡＮＤ回路３ｈに入力され、前記アド
レス変化検出信号ＡＴＤはインバータ回路４ｉを介して
前記ＮＡＮＤ回路３ｈに入力される。
【００４３】前記ＮＡＮＤ回路３ｈの出力信号はインバ
ータ回路４ｊに入力され、同インバータ回路４ｊの出力
信号はＮチャネルＭＯＳトランジスタＴr7，Ｔr8のゲー
トと、ＰチャネルＭＯＳトランジスタＴr9，Ｔr10 のゲ
ートに入力される。
【００４４】前記コモンバス駆動回路６の出力信号バー
ＣＢは前記トランジスタＴr7を介してインバータ回路４
ｋに入力され、出力信号ＣＢは前記トランジスタＴr8を
介してインバータ回路４ｍに入力される。
【００４５】前記インバータ回路４ｋの入力端子には前
記トランジスタＴr9のドレインが接続され、前記インバ
ータ回路４ｍの入力端子には前記トランジスタＴr10 の
ドレインが接続されている。そして、トランジスタＴr
9，Ｔr10 のソースは電源Ｖccに接続されている。
【００４６】前記インバータ回路４ｋの出力信号は出力
トランジスタであるＮチャネルＭＯＳトランジスタＴr1
1 のゲートに入力され、前記インバータ回路４ｍの出力
信号は出力トランジスタであるＮチャネルＭＯＳトラン
ジスタＴr12 のゲートに入力される。
【００４７】前記トランジスタＴr11 のドレインは電源
Ｖccに接続され、トランジスタＴr11 のソースと前記ト
ランジスタＴr12 のドレインとは出力端子Ｔo に接続さ
れ、同トランジスタＴr12 のソースはグランドＧＮＤに
接続されている。
【００４８】次に、上記のように構成されたＤＲＡＭの
動作を図６に従って説明する。さて、外部から入力され
る制御信号ＲＡＳバーがＬレベルに立ち下がると、この
ＤＲＡＭのセルアレイの周辺回路が活性化される。そし
て、ロウデコーダにロウアドレス信号が入力されると、
同ロウデコーダによりロウアドレス信号に基づいて選択
されたワード線ＷＬの電位がＨレベルとなる。
【００４９】すると、当該ワード線ＷＬに接続された記
憶セルＣが活性化され、そのセル情報がビット線ＢＬ，
バーＢＬに読み出されて、ビット線ＢＬ，バーＢＬに僅
かな電位差が生じる。
【００５０】このとき、出力制御信号ＯＥ及びセンスア
ンプ活性化信号ＬＥはともにＬレベルであるので、出力
回路７のトランジスタＴr7，Ｔr8はオフされ、トランジ
スタＴr9，Ｔr10 はオンされる。従って、インバータ回
路４ｋ，４ｍの出力信号はともにＬレベルとなり、出力
トランジスタＴr11 ，Ｔr12 はともにオフされて、出力
データＤout はハイインピーダンス状態となる。
【００５１】また、センスバッファ５は前サイクルの読
み出しデータをラッチして、相補出力信号ＳＤ，バーＳ
Ｄを出力しているが、センスアンプ活性化信号ＬＥがＬ
レベルであるので、出力信号ＳＤ，バーＳＤに関わら
ず、コモンバス駆動回路６の出力信号ＣＢ，バーＣＢは
ともにＨレベルとなる。
【００５２】次いで、外部から入力される制御信号ＣＡ
Ｓバーの立ち下がりに基づいて出力制御信号ＯＥがＨレ
ベルに立ち上がる。この状態では、センスアンプ活性化
信号ＬＥは未だＬレベルであるので、コモンバス駆動回
路６の出力信号ＣＢ，バーＣＢはＨレベルであり、出力
データＤout はハイインピーダンス状態である。
【００５３】次いで、前記制御信号ＲＡＳバーに基づい
て、内部で生成されるセンスアンプ活性化信号ＬＥがＨ
レベルに立ち上がると、センスアンプ１が活性化され
て、ビット線ＢＬ，バーＢＬの僅かな電位差が増幅され
る。
【００５４】また、コラムアドレス信号に基づいてコラ
ムデコーダ２で選択されたコラムに対応するコラム選択
信号ＣＬがＨレベルとなる。すると、コラムゲートＴr
5，Ｔr6がオンされて、ビット線ＢＬ，バーＢＬに読み
出されたセル情報がデータバスＤＢ，バーＤＢに出力さ
れる。
【００５５】また、センスアンプ活性化信号ＬＥの立ち
上がりにより、センスバッファ５では活性化信号生成回
路８からＨレベルのワンショットパルス信号ＳＢＥが出
力され、カレントミラー回路６ａ，６ｂが一時的に活性
化される。
【００５６】すると、データバスＤＢ，バーＤＢに読み
出されたセル情報はカレントミラー回路６ａ，６ｂで増
幅され、ＮＡＮＤ回路３ｂ，３ｃでラッチされ、インバ
ータ回路４ｂ，４ｃから出力信号ＳＤ，バーＳＤとして
出力される。
【００５７】コモンバス駆動回路６では、Ｈレベルのセ
ンスアンプ活性化信号ＬＥとＬレベルのアドレス変化検
出信号ＡＴＤに基づいて、センスバッファ５の出力信号
ＳＤ，バーＳＤと同相の出力信号ＣＢ，バーＣＢが出力
される。
【００５８】出力回路７では、Ｈレベルの出力制御信号
ＯＥと、Ｈレベルのセンスアンプ活性化信号ＬＥと、Ｌ
レベルのアドレス変化検出信号ＡＴＤとに基づいて、ト
ランジスタＴr7，Ｔr8はオンされ、トランジスタＴr9，
Ｔr10 はオフされる。
【００５９】従って、コモンバス駆動回路６の出力信号
ＣＢ，バーＣＢは、トランジスタＴr7，Ｔr8を介してイ
ンバータ回路４ｋ，４ｍに入力される。そして、インバ
ータ回路４ｋ，４ｍの相補出力信号に基づいて、例えば
出力トランジスタＴr11 がオンされ、出力トランジスタ
Ｔr12 がオフされると、Ｈレベルの出力データＤoutが
出力される。
【００６０】このとき、前記従来例であれば、コモンバ
ス駆動回路はセンスバッファ５の出力信号ＳＤ，バーＳ
Ｄと同相の出力信号ＣＢ，バーＣＢを出力し、出力回路
はその出力信号ＣＢ，バーＣＢに基づいて出力データＤ
out を出力している。
【００６１】従って、従来例であれば、図６に破線で示
すように、コモンバス駆動回路６はセンスバッファ５の
相補出力信号ＳＤ，バーＳＤに基づいて、相補出力信号
ＣＢ，バーＣＢを出力する。
【００６２】そして、出力制御信号ＯＥがＨレベルに立
ち上がると、出力回路は相補出力信号ＣＢ，バーＣＢに
基づいて、例えば前サイクルで読み出されたＬレベルの
無効データＤｎを出力データＤout として出力する。
【００６３】次いで、新たに選択された記憶セルから読
み出されたセル情報がセンスバッファ５でラッチされて
出力信号ＳＤ，バーＳＤとして出力されると、例えばコ
モンバス駆動回路６の出力信号ＣＢ，バーＣＢが反転さ
れ、出力データＤout が反転される。
【００６４】これに対し、本実施例ではセンスアンプ活
性化信号ＬＥが立ち上がるまでは、コモンバス駆動回路
６の出力信号ＣＢ，バーＣＢはともにＨレベルに維持さ
れ、出力回路７の出力トランジスタＴr11 ，Ｔr12 はと
もにオフされて、出力データＤout はハイインピーダン
ス状態に維持される。
【００６５】そして、センスアンプ活性化信号ＬＥがＨ
レベルに立ち上がって、センスバッファ５から有効デー
タが出力されると、コモンバス駆動回路６及び出力回路
７が活性化されて、有効データが出力データＤout とし
て出力される。
【００６６】従って、出力データＤout がハイインピー
ダンス状態にある状態から、有効データが出力データＤ
out として出力されるので、出力データＤout の立ち上
がり速度及び立ち下がり速度を向上させて、読み出し速
度を向上させることができる。
【００６７】また、コモンバス駆動回路６及び出力回路
７において、無効データから有効データへの切り換わり
時のデータ反転が生じないので、データ反転時に生じる
貫通電流や充放電電流の発生を防止して、消費電力を低
減することができる。
【００６８】また、貫通電流の発生を防止することがで
きることから、貫通電流に起因する電源ノイズの発生を
防止することができる。前記実施例は制御信号ＣＡＳバ
ーの立ち下がりの後に、センスアンプ活性化信号ＬＥを
立ち上げて読み出し動作を行う制御について説明した
が、前記実施例はセンスアンプ活性化信号ＬＥの立ち上
がりの後に、制御信号ＣＡＳバーを立ち下げて読み出し
動作を行う制御にも対応可能であり、その場合の動作を
図７に従って説明する。
【００６９】外部から入力される制御信号ＲＡＳバーが
Ｌレベルに立ち下がり、ロウデコーダにロウアドレス信
号が入力されると、同ロウデコーダによりロウアドレス
信号に基づいて選択されたワード線ＷＬの電位がＨレベ
ルとなる。
【００７０】すると、当該ワード線ＷＬに接続された記
憶セルＣが活性化され、そのセル情報がビット線ＢＬ，
バーＢＬに読み出されて、ビット線ＢＬ，バーＢＬに僅
かな電位差が生じる。
【００７１】このとき、出力制御信号ＯＥ及びセンスア
ンプ活性化信号ＬＥはともにＬレベルであるので、出力
回路７のトランジスタＴr7，Ｔr8はオフされ、トランジ
スタＴr9，Ｔr10 はオンされる。従って、インバータ回
路４ｋ，４ｍの出力信号はともにＬレベルとなり、出力
トランジスタＴr11 ，Ｔr12 はともにオフされて、出力
データＤout はハイインピーダンス状態となる。
【００７２】また、センスバッファ５は前サイクルの読
み出しデータをラッチして、相補出力信号ＳＤ，バーＳ
Ｄを出力しているが、センスアンプ活性化信号ＬＥがＬ
レベルであるので、出力信号ＳＤ，バーＳＤに関わら
ず、コモンバス駆動回路６の出力信号ＣＢ，バーＣＢは
ともにＨレベルとなる。
【００７３】次いで、前記制御信号ＲＡＳバーに基づい
て、内部で生成されるセンスアンプ活性化信号ＬＥがＨ
レベルに立ち上がると、センスアンプ１が活性化され
て、ビット線ＢＬ，バーＢＬの僅かな電位差が増幅され
る。
【００７４】また、コラムアドレス信号に基づいてコラ
ムデコーダ２で選択されたコラムに対応するコラム選択
信号ＣＬがＨレベルとなる。すると、コラムゲートＴr
5，Ｔr6がオンされて、ビット線ＢＬ，バーＢＬに読み
出されたセル情報がデータバスＤＢ，バーＤＢに出力さ
れる。
【００７５】また、コラムアドレス信号の変化に基づく
アドレス変化検出信号ＡＴＤに基づいて、センスバッフ
ァ５では活性化信号生成回路８からＨレベルのワンショ
ットパルス信号ＳＢＥが出力され、カレントミラー回路
６ａ，６ｂが一時的に活性化される。
【００７６】すると、データバスＤＢ，バーＤＢに読み
出されたセル情報はカレントミラー回路６ａ，６ｂで増
幅され、ＮＡＮＤ回路３ｂ，３ｃでラッチされ、インバ
ータ回路４ｂ，４ｃから出力信号ＳＤ，バーＳＤとして
出力される。
【００７７】コモンバス駆動回路６では、Ｈレベルのセ
ンスアンプ活性化信号ＬＥとＬレベルのアドレス変化検
出信号ＡＴＤに基づいて、センスバッファ５の出力信号
ＳＤ，バーＳＤと同相の出力信号ＣＢ，バーＣＢが出力
される。
【００７８】出力回路７では、Ｌレベルの出力制御信号
ＯＥに基づいて、トランジスタＴr7，Ｔr8はオフされ、
トランジスタＴr9，Ｔr10 はオンされる。従って、コモ
ンバス駆動回路６の出力信号ＣＢ，バーＣＢに関わら
ず、インバータ回路４ｋ，４ｍの出力信号はＬレベルと
なり、出力データＤout はハイインピーダンス状態とな
る。
【００７９】次いで、外部から入力される制御信号ＣＡ
Ｓバーの立ち下がりに基づいて出力制御信号ＯＥがＨレ
ベルに立ち上がるとともに、外部入力信号のコラムアド
レス信号が変化すると、アドレス変化検出信号ＡＴＤが
活性化信号生成回路８、コモンバス駆動回路６及び出力
回路７に入力される。
【００８０】アドレス変化検出信号ＡＴＤがＨレベルに
ある状態では、出力データＤout はハイインピーダンス
状態に維持される。そして、アドレス変化検出信号ＡＴ
ＤがＬレベルに立ち下がると、センスバッファ５の出力
信号ＳＤ，バーＳＤと同相の出力信号ＣＢ，バーＣＢが
コモンバス駆動回路６から出力され、その出力信号Ｃ
Ｂ，バーＣＢに基づいて、出力回路７から出力データＤ
out が出力される。
【００８１】このとき、前記従来例であれば、図７に破
線で示すように出力回路は出力制御信号ＯＥの立ち上が
りに基づいて出力回路が動作して、前アドレスのセル情
報に基づくコモンバス駆動回路６の出力信号ＣＢ，バー
ＣＢにより、出力回路から無効データＤｎが出力され
る。
【００８２】そして、アドレス変化検出信号ＡＴＤに基
づくセンスバッファ５の出力信号ＳＤ，バーＳＤの切り
換わりに基づいて、コモンバス駆動回路の出力信号Ｃ
Ｂ，バーＣＢが切り換わり、その出力信号ＣＢ，バーＣ
Ｂの切り換わりに基づいて出力回路が有効データを出力
データＤout として出力する。
【００８３】これに対し、本実施例ではアドレス変化検
出信号ＡＴＤの立ち上がりに基づいて、コモンバス駆動
回路６の出力信号ＣＢ，バーＣＢは一旦Ｈレベルにリセ
ットされる。そして、アドレス変化検出信号ＡＴＤが立
ち下がるまでは、出力回路７の出力トランジスタＴr11
，Ｔr12 はともにオフされて、出力データＤout はハ
イインピーダンス状態に維持される。
【００８４】そして、アドレス変化検出信号ＡＴＤが立
ち下がると、有効データが出力データＤout として出力
される。従って、出力データＤout がハイインピーダン
ス状態にある状態から、有効データが出力データＤout
として出力されるので、読み出し速度を向上させること
ができ、無効データから有効データへの切り換わり時の
データ反転が生じないので、データ反転時に生じる貫通
電流の発生を防止して、消費電力を低減することがで
き、貫通電流に起因する電源ノイズの発生を防止するこ
とができる。
【００８５】なお、前記センスバッファ５を構成するカ
レントミラー回路は、必ずしも直列に２段接続する必要
はなく、１段でもよい。この場合にはセンスバッファ５
の出力信号ＳＤ，バーＳＤが逆相となる。
【００８６】また、センスバッファ５においてラッチ回
路を構成するＮＡＮＤ回路３ｂ，３ｃを、インバータ回
路の正帰還回路で構成したラッチ回路に置き換えること
もできる。
【００８７】また、センスバッファ５の出力信号ＳＤ，
バーＳＤを出力するインバータ回路４ｂ，４ｃをＮＡＮ
Ｄ回路に置き換え、そのＮＡＮＤ回路に前記センスアン
プ活性化信号ＬＥと、アドレス変化検出信号ＡＴＤの反
転信号を入力することにより、前記コモンバス駆動回路
６及び前記出力回路７と同様に、センスバッファ５の出
力信号ＳＤ，バーＳＤとしてセル情報を出力するタイミ
ングを、センスアンプ活性化信号ＬＥ若しくはアドレス
変化検出信号ＡＴＤに基づいて制御することも可能であ
る。
【００８８】また、センスバッファ５は必ずしもオート
パワーダウン機能を備える必要はなく、さらにその回路
構成は電圧作動増幅型でもよい。
【００８９】
【発明の効果】以上詳述したように、この発明は読み出
し動作時に、無効データの出力を防止して、読み出し速
度の高速化を図るとともに、消費電力及び電源ノイズの
低減を図り得る半導体記憶装置を提供することができる
優れた効果を発揮する。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施例のＤＲＡＭを示す回路図である。
【図３】センスバッファを示す回路図である。
【図４】コモンバス駆動回路を示す回路図である。
【図５】出力回路を示す回路図である。
【図６】読み出し動作を示す波形図である。
【図７】読み出し動作を示す波形図である。
【符号の説明】
９ データ出力部 １０ 活性化回路 ＷＬ ワード線 Ｃ 記憶セル ＣＬ コラム選択信号 ＢＬ，バーＢＬ ビット線 ＤＢ，バーＤＢ データバス Ｄout 出力データ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−294687（ＪＰ，Ａ) 特開 平４−105295（ＪＰ，Ａ) 特開 平２−139796（ＪＰ，Ａ) 特開 昭63−149898（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ワード線の選択に基づいて選択された記
    憶セルからセル情報をビット線に読み出してデータバス
    に出力し該セル情報をデータ出力部を介して出力データ
    として出力する半導体記憶装置であって、 前記データ出力部は、 前記データバスに接続されたセンスバッファと、 前記センスバッファの出力が入力されるコモンバス駆動
    回路と、 前記コモンバス駆動回路の出力が入力される出力回路
    と、 を備え、前記出力回路は、 前記出力データを出力する出力端子と、 前記出力端子に接続された出力トランジスタと、 前記コモンバス駆動回路と前記出力トランジスタとの間
    に接続されたスイッチ手段と、 出力制御信号と前記センスアンプ活性化信号とが入力さ
    れ前記スイッチ手段を制御する論理回路と、 を有し、 センスアンプ活性化信号が、前記センスバッファ、前記
    コモンバス駆動回路及び前記出力回路に供給され、 前記データ出力部は、前記センスアンプ活性化信号が該
    データ出力部に入力されるまで該データ出力部の出力を
    ハイインピーダンスにすることを特徴とする半導体記憶
    装置。
  2. 【請求項２】 ワード線の選択に基づいて選択された記
    憶セルからセル情報をビット線に読み出してデータバス
    に出力し該セル情報をデータ出力部を介して出力データ
    として出力する半導体記憶装置であって、 前記データ出力部は、 前記データバスに接続されたセンスバッファと、 前記センスバッファの出力が入力されるコモンバス駆動
    回路と、 前記コモンバス駆動回路の出力が入力される出力回路
    と、 を備え、 前記出力回路は、 前記出力データを出力する出力端子と、 前記出力端子に接続された出力トランジスタと、 前記コモンバス駆動回路と前記出力トランジスタとの間
    に接続されたスイッチ手段と、 出力制御信号と前記アドレス変化検出信号とが入力され
    前記スイッチ手段を制御する論理回路と、 を有し、 アドレス変化検出信号が、前記センスバッファ、前記コ
    モンバス駆動回路及び前記出力回路に供給され、 前記データ出力部は、前記アドレス変化検出信号が該デ
    ータ出力部に入力されている間該データ出力部の出力を
    ハイインピーダンスにしてデータの出力を禁止すること
    を特徴とする半導体記憶装置。
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