ITMI941609A1 - Dispositivo a semiconduttore di memoria - Google Patents
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Abstract
Viene divulgato un dispositivo a semiconduttore di memoria, che esegue il controllo di un ingresso/uscita di dati secondo segnali di controllo e segnali di indirizzo. Il dispositivo comprende bus dati, un insieme di celle di memoria comprendenti una pluralità di celle di memoria, ed un circuito per scegliere una particolare cella di memoria dalle celle di memoria per dare ai bus dati di informazioni di cella memorizzati nella cella scelta. Il dispositivo comprende inoltre un circuito di controllo di uscita di dati per controllare una uscita di dati dal dispositivo di memoria, in base ad almeno un segnale di controllo fornito al circuito di controllo. Il circuito di controllo ha un terminale di uscita per generare i dati di uscita, e mantiene il terminale in uno stato di elevata impedenza fintantoché le informazioni di cella previste sui bus dati non vengono forniti al circuito di controllo.(Figura 1).
Description
Descrizione
SFONDO TECNICO DELL'INVENZIONE
Campo dell'invenzione
La presente invenzione in generale si riferisce ad un dispositivo a semiconduttore di memoria. Più in particolare, questa invenzione si riferisce ad un dispositivo per leg- _ gere informazioni di cella da celle di memoria in un dispositivo a semiconduttore di memoria.
Descrizione della corrispondente tecnica
Con i rapidi cambiamenti nella tecnologia dei circuiti integrati, vi è una crescente richiesta di dispositivi a semincoduttore di memoria che incorporino una maggiore capacità di memoria e che funzionino a velocità sempre più crescenti. Per ottenere un tale aumento della velocità di funzionamento di un tale dispositivo, dovrebbe essere ridotta la potenza consumata ed il disturbo su una tensione di alimentazione.
E' perciò necessario ridurre la potenza consumata e il disturbo sulla tensione di alimentazione nei dispositivi di lettura di informazioni a cella e aumentare la loro velocità di funzionamento.
Nella lettura di informazioni di cella da una DRAM come esempio di un dispositivo a semiconduttore di memoria, viene scelta una particolare cella di memoria in base a segnali di indirizzo. Le informazioni di cella memorizzate nella cella di memoria sceltavengalo lette su linee di bit. Le informazioni lette di cella vengono bloccate ed amplificate mediante un amplificatore di rilevamento e esse vengono' in seguito immesse nei bus dati. Le informazionidi cella, immesse, sui bus dati , vengono ulteriormente amplificate e bloccate mediante un buffer di rilevamento. Le informazioni ' di cella bloccate dal buff. di rilevamento vengono mandate' ad un circuito esterno attraverso un circuito di uscita.
Nella già menzionata DRAM, le informazioni di celila vengono lette con una particolare ordine dalle celle di memoria, mediante una operazione ripetitiva di lettura, dove è definito un singolo ciclo di lettura dall'ingresso di un segnale dì istruzione per iniziare la operazione di lettura fino all'uscita delle informazioni di cella dal circuito di uscita. Non appena inizia la operazione di lettura, il circuito di uscita viene abilitato per generare i dati bloccati nel buffer di rilevamento. All'inizio della operazione di lettura, il buffer di rilevamento blocca le informazioni dì cella che sono state lette nel precedente ciclo, e le informazioni bloccate di cella devono essere temporaneamente generate come dati non validi dal circuito di uscita. In seguito, dopo che è scaduto il normale tempo di accesso nella operazione di lettura, le informazioni di cella lette dalla cella scelta di memoria sono bloccate dal Buffer di rilevamento, ed in seguito le informazioni bloccate di cella vengono generate come dati validi dal circuito di uscita.
Quando i dati non validi ed i dati validi hanno una relazione complementare, è necessario per il circuito di uscita invertire i dati non validi che sono stati temporaneamente generati allo scopo di generare i dati validi. Ciò impedisce il miglioramento della velocità di lettura dalla selezione di una particolare cella di memoria fino alla generazione delle informazioni di cella in quella cella di memoria come dati validi.
Quando i dati non validi vengono commutati in dati validi, una corrente passante fra una alimentazione a tensione ele-vata ed una alimentazione a tensione bassa (ad esempio a livello di terra) e/o una corrente di carica/scarica tra un terminale e una delle alimentazioni a tensione elevata e a bassa tensione viene generata nel circuito di uscita e/o un altro circuito nel precedente stadio. Una tale corrente passante o corrente di carica/scarica aumenta la potenza consumata , e causa il verificarsi del disturbo della tensione di alimentazione.
BREVE RIASSUNTO DELL'INVENZIONE
E' uno scopo primario della presente invenzione quello di realizzare un dispositivo a semiconduttori di memoria che possa impedire ai dati non validi dall'essere generati durante l'operazione di lettura per aumentare a causa di ciò la velocità di lettura e per ridurre la potenza consumata ed il disturbo di tensione d'alimentazione.
Per ottenere i precedenti ed altri scopi secondo lo scopo della presente invenzione, è previsto un dispositivo a semiconduttore di memoria perfezionato.
Il dispositivo a semiconduttore di memoria secondo la presente invenzione esegue il controllo di un ingresso/ uscita di dati secondo una pluralità di segnali di controllo e di segnali di indirizzo. Il dispositivo di memoria comprende bus dati, un insieme di celle di memoria comprendente una pluralità di celle di memoria memorizzanti dati di informazione di cella, ed un circuito per selezionare una particolare cella di memoria dalle celle di memoria per fornire ai bus dati dati di informazioni di cella nella scelta cella di memoria. Il dispositivo di memoria comprende inoltre un circuito di controllo di uscita di dati collegato ai bus dati. Il circuito di controllo controlla l'uscita di dati dal dispositivo a semicondottore di memoria, in base ad almeno un segnale di controllo fornito al circuito di controllo. Il circuito di controllo ha una unità per bloccare un segnale in base a: dati di informazione di cella previsti sui bus di dati , e un terminale di uscita per generare i dati di uscita da produrre in base al segnale bloccato. Il circuito di controllo di uscita di dati mantiene il terminale di uscita ad uno
stato di elevata imped^iza fintantoché le informazioni di cella previste sui bus dati non vengono fornite al circuito di controllo di uscita di dati.
E' preferibile che il segnale di controllo fornito al circuito di controllo dì uscita di dati comprenda almeno un segnale di abilitazione di amplificatore di rilevamento ed un segnale di rilevamento di cambio di indirizzo.
BREVE DESCRIZIONE DEI DISEGNI
Le caratteristiche della presente invenzione che si ritengano siano nuoveengono esposte in modo particolareggiato nelle allegate rivendicazioni. L'invenzione, insieme ai suoi scopi e vantaggi, può essere meglio compresa con riferimento alla seguente descrizione delle realizzazioni attualmente preferite insieme agli allegati disegni in cui:
la fig. 1 è uno schema a blocchi mostrante una DRAM secondo una realizzazione della presente invenzione;
la fig. 2 è uno schema circuitale mostrante un circuito dì lettura della DRAM come mostrato nella fig. 1;
la fig. 3 è uno schema circuitale mostrante un buffer dì rilevamento nel circuito di lettura della DRAM;
la fig. 4 è uno schema circuitale mostrante un comune comando di bus del circuito dì lettura della DRAM;
la fig. 5 è uno schema circuitale mostrante un circulto di uscita nel circuito di lettura della DRAM;
la fig. 6 è un diagramma dì forma d'onda illustrante una operazione di lettura del circuito di lettura;
la fig. 7 è uno schema circuitale mostrante un tradizionale comune comando di bus;
la fig. 8 è uno schema circuitale mostrante un tradizionale circuito di uscita; e
la fig. 9 è un diagramma di forma d'onda illustrante un'altra operazione di lettura del circuito di lettura come è mostrato nella fig. 2.
DESCRIZIONE DETTAGLIATA DELLE REALIZZAZIONI PREFERITE
La fig. 1 illustra la struttura schematica di una DRAM secondo una realizzazione della presente invenzione. Segnali di controllo/RAS (Row Address Strobe Signal) e/CAS (Column Address Strobe Signal, che controllano il funziona- 1 mento della DRAM, sono generati come segnale RASX e CASX di controllo per i circuiti interni della DRAM attraverso un buffer 4 di ingresso della DRAM. Il segnale CASX di controllo viene introdotto in un buffer 4 di indirizzo come un segnale per bloccare un indirizo di colonna. Il segnale RASX di controllo viene pure introdotto nel buffer 4 di indirizzo come un segnale per bloccare un indirizzo di fila. Il segnale RASX di controllo viene immesso in un buffer 9 di ingresso/ uscita (I/O) come un segnale attivo o di abilitazione, allo stesso modo il segnale CASX di controllo viene introdotto nel buffer I/O 9 come un segnale di controllo di ingresso/ uscita. Inoltre, il segnale RASX di controllo viene immesso in un generatore 10 di clock di scrittura come un segnale di attivazione per attivare il generatore 10 di clock. Il segnale CASX di controllo viene introdotto allo stesso modo nel generatore 10 di clock di scrittura come un segnale per bloccare un segnale/WE di abilitazione di scrittura che viene introdotto nel generatore 10 di clock.
I segnali di indirizzo da A0 a A9 introdotti nel buffer 4 di indirizzo sono bloccati dal buffer 4 di indirizzo in base a segnali di controllo RASX e CASX, e vengono generati da esso ad un decodificatore 5 di fila e ad un decodificatore 6 di colonna. Il decodificatore 5 di fila ed il decodificatore 6 di colonna selezionano particolari celle di memoria in un insieme 7 di celle di memoria, in base ai segnali di indirizzo da A0 ad A9. Nel momento della lettura delle informazioni di cella, le informazioni di cella lette dalle celle scelte di memoria vengono generate come dati D di uscita attraverso un amplificatore di rilevamento ed una porta 8 di I/O e il buffer 9 di I/O. Al momento della scrittura delle informazioni di cella, dati Din di scrittura, che vengono ricevuti dal buffer 9 di I/O, vengono scritti nelle celle scelte di memoria attraverso l'amplificatore di rilevamento e la porta 8 di I/O. Il buffer 9 di I/O è control--lato in base a quattro segnali: il segnale RASX di controllo e CASX, il segnale/WE di abilitazione di scrittura fornito ad esso attraverso il generatore 10 di clock di scrittura, e un segnale di controllo di uscita 0E che è generato da un generatore 60 di segnale nella DRAM, in base al segnale /CAS di controllo.
Verrà descritta la struttura dei circuiti per un impiego nella lettura di informazione di cella nella DRAM con riferimento ai disegni. Come mostrato nella fig. 2, l'insieme 7 di celle di memoria ha molte coppie di linee BL e /BL di bit. Una pluralità di celle C di memoria sono collegate alle linee BL e/BL di bit di ciascunacoppia. Una linea WL dì parola è collegata a ciascuna cella C di memoria. Quando viene scelta una delle linee WL di parola da parte del decodificatore 5 di fila, le informazioni di cella memorizzate nella corrispondente cella C di memoria viene letta sulle linee BL e /BL di bit.
Transistori MOS Tri, Tr2, Tr3 e Tr4 a N canali, collegati alle linee BL e /BL di bit, formano un circuito per resettare i potenziali nelle linee BL e /BL dì bit ad un potenziale VPR di ripristino quando la linee BL e /BL di bit e la linea WL di parola non sono scelte. Quando un segnale BRSL di ripristino a un livello H viene immesso nelle porte dei singoli transistori da Tri a Tr4, i .transitori da Tri a Tr4 vengono accesi, ripristinando i potenziali nelle linee BL e /BL dì bit al potenziale VPR di ripristino di, per esempio, Vcc/2 che è una media tra un livello e una tensione Vcc di alimentazione.
Un amplificatore 11 di rilevamento è collegato ad una coppia di linee BL e /BL di bit, e viene alimentato con una : tensione PSG di alimentazione di potenziale elevato e con una tesnione NSG di alimentazione di basso potenziale. L ' amplificatore 11 di rilevamento è controllato impiegando un segnale LE di abilitazione di amplificatore di rilevamento generato in base al segnale /RAS. L'amplificatore 11 di rilevamento, quando abilitato, amplifica e blocca le informazioni di cella fornite sulle linee BL e /BL di bit.
L'amplificatore di rilevamento e la porta 8 di I/O comprende 'amplificatore 11 di rilevamento e le porte Tr5 e Tr6 di colonnna. Le linee BL e /BL di bit sono collegate attraverso le porte Tr5 e Tr6 di colonna a bus dati DB e /DB; come mostrato nella fig. 2. Le porte Tr5 e Tr6 ricevono un segnale CL di selezione di colonna dal decodificatore 6 di colonna. Quando il segnale CL di selezione di colonna diventa alto, le porte Tr5 e Tr6 di colonna sono abilitate e permettono alle informazioni di cella, amplificate dall'amplificatore 11 di rilevamento, di essere generate lungo i bus dati DB e /DB.
Il decodificatore 6 di colonna comprende una porta NAND 15a, un circuito 16a invertitore ed un generatore 61 di segnale che genera il segnale LE di abilitazione di amplificatore di rilevamento in base al segnale /RCS di controllo, come è mostrato nella fig. 2. La porta NAND 15a riceve il di corrente collegati in serie, porte NAND 15b e 15c che costituiscono un circuito di bloccaggio, circuiti invertitori 16b e 16c formanti un circuito di uscita, ed un generatore 18 di segnale di abilitazione per abilitare i circuiti 17a e 17b a specchio di corrente. Dal momento che i circuiti a specchio di corrente sono ben noti, non verrà data la loro descrizione dettagliata. Il generatore 18 di segnale di abilitazione riceve il segnale LE di abilitazione di amplificatore di rilevamento dal generatore 61 di segnale e un segnale ATD di rilevamento di variazione di indirizzo da un circuito 62 per rilevare la variazione dei segnali di indirizzo da AO a A9.I1 circuito 62 di rilevamento di variazione di indirizzo genera il segnale ATD, un segnale di livello elevato ad impulso singolo, data una variazione in uno qualsiasi dei segnali di indirizzo da AO a A9 introdotti nel decodificatore di colonna.
Il generatore 18 di segnale di abilitazione comprende due porte NAND 15d e 15e e quattro circuiti invertitori 16d è 16e. Il segnale LE di abilitazione di amplificatore di rilevamento viene introdotto in un primo terminale di ingresso della porta NAND 15d e viene immesso in un secondo terminale di ingresso della porta NAMP15d attraverso i tre circuiti invertitori 16d. Di conseguenza la porta 15d NAND genera un segnale a impulso singolo di livello basso quando il segnale LE , di abilitazione di amplificatore di rilevamento diventa alto, segnale LE di abilitazione di amplificatore di rilevamento e i segnali di decodifica da "a " a "a " originati dai segnali di indirizzo AO ad A9. Il senale di uscita della porta NANO 15a viene introdotto nel circuito invertitore 16a il cui segnale di uscita viene generato come segnale CL di selezione di colonna alle porte Tr5 e Tr6 di colonna. Quando ì segnali di decodifica da a a a e il segnale LE di abilitazione di amplificatore di rilevamento diventano alti, il segnale CL dì selezione di colonna diventa alto, accendendo le porte Tr5 e Tr6 di colonna. Il decodificatore 6 di colonna comprende una pluralità di circuiti di uscita, ciascuno è formato da una coppia delle porte NAND 15a e da un circuito invertitore 16a, allo scopo di controllare le porte Tr5 e Tr6 di colonna corrispondenti alla rispettiva coppia di linee di bit.
Il buffer 9 di I/O comprende un buffer 12 di rilevamento, un comando comune 13 dì bus ed un circuito 14 di uscita, come è mostrato nella fìg. 2. I bus dati DB e /DB sono collegati al buffer 12 dì rilevamento. I segnali di uscita del buffer 12 di rilevamento, SD e /SD, sono introdotti nel comando comune 13 di bus i cui segnali di uscita CB e /CB sono introdotti nel circuito 14 di uscita. Il circuito 14 di uscita genera il dato D di uscita.
La particolare struttura del buffer 12 di rilevamento verrà descritta con riferimento alla fig. 3. Questo buffer 12 di rilevamento comprende due circuiti 17a e 17b a specchio altrimenti il segnale di uscita della porta NAND 15d rimane alto.
Il segnale di uscita di livello L della porta NAND 15d viene immesso in un primo terminale di ingresso della porta NAND 15e, e il sopramenzionato segnale ATD di rileva- -mento di variazione di indirizzo viene immesso in un secondo terminale di ingresso della porta NAND 15e attraverso il circuito invertitore 16e. Quando il segnale LE di abilitazione di amplificatore di rilevamento diventa alto o quando il segnale ATD di rilevamento di variazione di indirizzo viene introdotto nel generatore 18 di segnale di abilitazione, la porta NAND 15e genera un segnale a impulso singolo di livello alto come segnale SBE di uscita. I circuiti 17a e 17b a specchio di corrente sono abilitati in risposta al segnale SBE di uscita. Questo funzionamento viene chiamato "auto power-down" e riduce la potenza consumata del buffer 12 di rilevamento.
Quando il segnale SBE di uscita diventa alto, i circulti 17a e 17b a specchio di corrente sono abilitati per amplificare e per generare la lettura di informazioni di cella sui bus dati DB e /DB. Uno dei segnali complementari di uscita del circuito 17b a specchio di corrente viene immesso in un primo terminale di ingresso della porta NAND 15b mentre l'altro segnale di uscita complementare viene immesso in un primo terminale di ingresso della porta NAND 15c. Il segnale di uscita della porta NAND 15b viene immesso in un secondo terminale di ingresso della porta NAND 15c e del circuito invertitore 16b . Il segnale di uscita della porta NAND 15c viene immesso in un secondo terminale di ingresso della porta NAND 15b e del circuito invertitore 16c. DI conseguenza, le porte NAND 15b e 15c bloccano i segnali complementari di uscita del circuito 17b a specchio di corrente e mandano i segnali bloccati ai circuiti invertitori 16b e 16c. I segnali di uscita SD e/SD dei circuiti invertitori 16b e I6c sono mandati al comune comando 13 di bus.
Il comune comando 13 di bus comprende due porte NAND 15f e 15g e tre circuiti invertitori 16f, 16g e 16h come mostrato nella fig. 4. Il segnale SD di uscita viene mandato attraverso il circuito invertitore 16f alla porta NAND 16f e il segnale /SD di uscita viene mandato attraverso il circuito invertitore 16g alla porta NAND 15g. Il segnale LE di abilitazione di amplificatore di rilevamento viene introdotto nelle porte NAND 15f e 15g, e il segnale ATD di rilevamento di variazione di indirizzo viene introdotto in esse attraverso il cir_cuito invertitore 16h. Quando il segnale LE di abilitazione di amplificatore di rilevamento diventa alto e quando il segnale ATD di rilevamento di variazione di indirizzo diventa basso, i segnali in fase con i segnali di uscita SD e /SD del buffer 12 di rilevamento sono generati come segnali CB e /CB di uscita dalle porte NAND 15f e 15g. Quando il segnale LE di abilitazione di amplificatore di rilevamento diventa basso o quando il segnale ATD di rilevamento di variazione di indirizzo diventa alto, i segnali di uscita CB e /CB delle porte NAND 15f e 15g diventano entrambi bassi.
Come è mostrato nella fig. 5, il circuito'14 di uscita riceve i segnali CB e /CB di uscita del comune driver 13 di bus, il segnale OE di controllo di uscita, il segnale_ LE di abilitazione di amplificatore di rilevamento e il segnale ATD di rilevamento di variazione di indirizzo. Il circuito 14 di uscita comprende una porta NAND 15h per ricevere il segnale OE di controllo di uscita, il segnale LE di abilitazione di amplificatore di rilevamento e il segnale ATD di rilevamento di variazione di indirizzo introdotti in esso attraverso un circuito 16ì invertitore. Il circuito 14 di uscita comprende inoltre un circuito invertitore 16j che riceve il segnale di uscita della porta NAND 15h. Il segnale dì uscita del circuito invertitore 16j viene immesso nelle porte dei transistori MOS Tr7 e Tr8 a N canali e nelle porte dei transistori MOS Tr9 e Trio a P canali.
Il segnale /CB di uscita dal comune driver 13 di bus viene immesso attraverso il transistore Tr7 in un circuito invertitore 16k, e il segnale CB di uscita viene immesso attraverso il transistore Tr8 in un circuito inverti- · tore 16m. Il terminale di ingresso del circuito 16k invertitore è collegato allo scarico del transistore Tr9. Il terminale di ingresso del circuito invertitore 16m è collegato allo scarico del transistore Trio. Le sorgenti del transistore Tr9 e Trio sono collegate ad un'alimentazione Vcc di potenza.
Il segnale di uscita del circuito invertitore 16k viene introdotto nella porta di un transistore MOS Tr11 a N canali, e il segnale di uscita del circuito invertitore 16m viene immesso nella porta di un transistore MOS Tr12 di uscita a N canali. Lo scarico del transistore Tr11 è collegato all'alimentazione Vcc di potenza. La sorgente del transistore Trll e lo scarico del transistore Tr12 sono collegate ad un terminale di uscitaTo.La sorgente del transistore Tr12 è collegata a una terra GND. I transistore Tr7, Tr8,Tr9 eTr10forr: mano un circuito di commutazione che sceglie unodei modi per comandare i transistori Tr11 e Tr12. Il primo modoaziona sia Trll e Trl2 secondo i segnali CB e/CB di uscita dal comune driver 13 di bus. Il secondo modo comanda il terminale T di uscita in una condizione di impedenza alta quando vengono spenti entrambi i transistori Tr11 e Tr12.
Il funzionamento della DRAM precedentemente configurata verrà ora descritto con riferimento alla fig. 6. Quando un segnale /RAS di controllo introdottonella DRAM diventa . basso, vengono abilitati i circuiti periferici dell'insieme 7 dì celle di memoria, come il buffer 4 di indirizzo· Quando 1 i segnali di indirizzo di fila vengono immessi nel decodificatore 5 dì fila, il potenziale della linea WL dìparola, scelto dal decodificatore di fila 5 in risposta ai segnali di indirizzo dì fila, diventa alto. Di conseguenza, le celle C di memoria collegate alla linea WL di parola scelta, vengono abilitate e hanno le loro informazioni di cella lette sulle linee BL e /BL dì bit. Ciò genera una piccola differenza di potenziale fra le linee BL e /BL di bit.
A questo punto, sia_il segnale OE di_controllo di uscita che il segnale LE di abilitazione di amplificatore di rilevamento vengono mantenuti bassi e di conseguenza forzano a spegnersi i transistori Tr7 e Tr8 del circuito 14 di uscita e ad accendersi i transistori Tr9 e TrlO. Perciò, i segnali di uscita dei circuiti invertitori 16k e 16m diventano entrambi bassi e i transistori Tr11 e Tr12 di uscita sono entrambi spenti. Ciò forza il terminale T di uscita in una condizione di elevata impedenza.
Il buffer 12 di rilevamento blocca i dati letti nel precedenti ciclo di lettura e genera i segnali SD e /SD di uscita complementari, mentre i segnali CB e /CB di uscita del comune driver 13 di bus diventano entrambi alti. Ciò accade indipendentemente dai segnali SD e /SD di uscita, a causa del segnale LE di abilitazione di amplificatore di rilevamento di basso livello. Il segnale OE di controllo di uscita viene in seguito mantenuto alto conformemente alla caduta del segnale /CAS di controllo. In questa situazione, il segnale LE di abilita.zione di amplificatore di rilevamento rimane basso e forza ad un livello alto i segnali CB e /CB di uscita del comune driver 13 di bus e il terminale T di uscita ad una condizione di elevata impedenza.
QUando il segnale LE di abilitazione di amplificatore di rilevamento diventa alto, l'amplificatore 11 di rilevamento viene abilitato per amplificare la piccola differenza di potenziale fra le linee BL e /BL di bit. A questo punto, il segnale CL di selezione di colonna, scelto dal decodificatore 6 di colonna in base ai segnali di indirizzo di colonna, diventa alto. Di conseguenza, le porte Tr5 e Tr6 di colonna vengono accese e permettono alle informazioni di cella lette sulle linee BL e /BL di bit di essere generate sui bus dati DB e /DB
Quando aumenta il segnale LE di abilitazione di amplificatore di rilevamento, il generatore 18 di segnale di abilitazione nel buffer 12 di rilevamento genera il segnale SBE di livello alto a impulso singolo per abilitare temporaneamente i circuiti 17a e 17b a specchio di corrente. L'informazione di cella letta sui bus dati DB e /DB viene in seguito amplificata dai circuiti 17a e 17b a specchio di corrente. L'informazione amplificata di cella viene bloccata dalle porte NAND 15b e 15c e viene generata come segnali SD e /SD di uscita dai circuiti invertitori 16b e 16c.
Il driver 13 comune di bus genera i segnali CB e /CB di uscita in fase con i segnali SD e /SD di uscita dal ottenuto obbligando a scendere il segnale /CAS di controllo dopo l'aumento del segnale LE di abilitazione di amplificatore di rilevamento. Il funzionamento nell'ultimo caso verrà ora descritto con riferimentoalla fig. 9.
Quando il segnale /RAS di controllo diventa basso e i segnali di indirizzo di fila vengono immessi nel decodificatore 5 di fila, il potenziale della linea WL di parola, che è scelto dal decodificatore 5 di fila in base ai segnali di indirizzo di fila, diventa alto. Di conseguenza, le celle C di memoria collegate alla linea di WL di parola scelta vengono abilitate e le loro informazioni dì cella vengono lette sulle linee BL e /BL di bit, generando una pìccola differenza di potenziale fra le linee BL e /BL dì bit. Quando il segnale OE di controllo di uscita e il segnale LE di abilitazione di amplificatore di rilevamento sono in seguito entrambi ad un livello basso, i transistori Tr7 e Tr8 nel cir- ' culto 14 di uscita sono spenti e i transistori Tr9 e TrlO vengono accesi. Di conseguenza il segnale di uscita dei circuiti invertitori 16k e 16m diventano bassi e i transistori Tr11 e Tr12 di uscita sono entrambi spenti, forzando il terminale T ad una condizione di elevata inpedenza.
Il buffer 12 dì rilevamento sta bloccando i dati di lettura nel precedente ciclo e sta generando i segnali SD e /SD complementari di uscita, mentre i segnali CB e /CB di uscita del comune driver 13 di bus diventano entrambi alti, indipenbuffer 12 di rilevamento , conformemente con il segnale LE di abilitazione di livello alto di amplificatore di rilevamento e il segnale ATD di rilevamento di variazione di indirizzo di livello basso. I transistori Tr7 e Tr8 nel circuito 14 di uscita vengono accesi ed i transistori Tr9 e Trio vengono spenti, in risposta al segnale OE di controllo di usci ta di livello alto, al segnale LE di abilitazione di amplifi catore di rilevamento di livello lato e al segnale ATD di ri levamento di variazione di indirizzo di livello basso.
Come risultato, i segnali CB e /CB di uscita dal comune driver 13 di bus vengono immessi attraverso i transi stori Tr7 e Tr8 nei circuiti inverittori 16k e 16m. I segnal complementari di uscita dai circuiti invertitori 16k e 16m obbl igano i transistori Tr11 e Tr12 di uscita ad essere controllati in modo complementare. Per esempio, quando il transistore Tr11 di uscita viene acceso ed il transistore Tr12 di uscita viene spento, in base ai segnali complementar di uscita dai circuiti invertitori 16k e 16m, viene generato un dato D di uscita di livello alto dal terminale T di uscita.
La fig. 7 mostra un tradizionale comune driver 13 di .bus dotato di quattro circuiti invertitori formanti una coppia di circuiti invertitori 16p e 16q a due stadi. La fig.
8 mostra un tradizionale circuito 14' di uscita in associazione con il comune driver 13' di bus. Il circuito 14' di amplificatore di rilevamento diventa alto e il buffer 12 di rilevamento genera un dato valido, il comune driver 13 di bus il circuito 14 di uscita vengono abilitati per generare il dato valido come dato D .
Così, secondo questa realizzazione, dal momento che il dato valido viene generato in modo sincronizzato come dato D di uscita senza generare un dato D non valido, la velocità crescente e la velocità decrescente del dato D di uscita possono essere migliorate per aumentare la velocità di lettura di memoria. Inoltre, una inversione di segnale dal dato D non valido al dato valido non si verifica nel comune driver 13 di bus e nel circuito 14 di uscita. Perciò, la corrente passante (ad esempio fra Vcc e GND in f ig. 5) e/o la corrente di carica/scarica (ad esempio tramite il terminale T di uscita e uno/Vcc e di GND) vengono impedite o limitate, riducendo così il consumo di potenza del circuito. Poiché la generazione della corrente passante viene impedita o limitata, è possibile impedire il verificarsi del disturbo nel Vcc e/o nella GND a causa della corrente passante.
Sebbene la realizzazione è stata descritta con riferimento al caso in cui l’operazione di lettura viene controllata obbligando a salire il segnale LE di abilitazione di amplificatore di rilevamento dopo la caduta del segnale /CAS di controllo, la DRAM secondo la precedente realizzazione può essere adattata al controllo della operazione dilettura uscita differisce dal circuito14 di uscita di questa realizzazione in quanto i circuiti invertitori 16r ricevono solamente il segnale OE di controllo di uscita invece della porta NAND 15h nel circuito 14 di uscita.
Il tradizionale comune driver 13' di bus genera il segnale CB e /CB in fase con i segnali SD e /SD di uscita del buffer 12 di rilevamento, come mostrato nella,fig. 6, Il tradizionale circuito 14' di uscitagenera i dati di uscita, in base ai segnali CB e /CB di uscita. Quando il segnale OE di controllo di uscita diventa alto, il circuito14' di uscita genera per esempio, un dato D non valido_di livello basso, letto nel precedente ciclo come dato D di uscita, in base' ai segnali CB e /CB complementari di uscita. Successivamente, _ quando la informazione di cella letta dalle celle_di memoria _ appena selezionate viene bloccata dal buffer 12 di rilevamento e genera come segnali SD e /SD di uscita, ì segnali CB e /CB di uscita del comune driver 13' di uscita, per esempio, invertono il dato D di uscita.
Secondo questa realizzazione, al contrario, fino a che il segnale LE di abilitazione di amplificatore di rilevamento sale, i segnali CB e /CB di uscita del comune driver 13 di bus vengono tenuti entrambi alti. Inoltre, i transistori Tr11 e Tr12 di uscita del circuito 14 di uscita sono entrambi spenti, mantenendo il dato 2 di uscita in una condizione di elevata impedenza. Quando il segnale LE di abilitazione di di uscita in fase con i segnali SD e /SD di uscita del buffer 12 di rilevamento, in base al segnale LE di abilitazione di amplificatore di rilevamento dì livello alto e al segnale ATD di rilevamento di variazione di indirizzo dì livello basso. I transistori Tr7 e Tr8 nel cirmcuito 14 di uscita vengono spenti e i transistori Tr9 e Trio vengono accesi, conformemente al segnale OE dicontrollo di uscita di livello basso, Indipendetemente dai segnali CB e /CB di uscita dal driver 13 comune di bus,i segnali di uscita dei circuiti invertitori 16k e 16m diventano bassi e il terminale T di uscita viene forzato in una condizione di elevata impedenza.
Quando il segnale OE di controllo di uscita diventa alto in sincronismo con la caduta del segnale /CAS di contrdlo e con la variazione nel segnale di indirizzo di colonna, il segnale ATD di rilevamento di variazione di indirizzo viene in seguito introdotto nel generatore 18 di segnale di abilitazione, nel comune driver 13 di bus e nel circuito 14 di uscita. Con il segnale ATD di rilevamento di variazione di indirizzo fìsssato ad un livello alto, il terminale T di uscita (cioè il dato D di uscita) viene mantenuto nella condizione di elevata impedenza. Quando il segnale ATD di rilevamento di variazione di indirizzo diventa basso, il driver 13 comune di bus genera i segnali CB e /CB di uscita in fase con i segnali SD e /SD di uscita del buffer 13 di rilevamento. In base ai segnali CB e /CB di uscita, il circuito 14 di uscita genera il dato Dout di uscita.' . Conformemente alla tradizionale tecnica, a questo punto, il circuito 14' di uscita funziona il base al fronte di salita del segnale OE di controllo di uscita e genera un dato D non valido conformemente ai segnali CB e /CB di uscita dal comune driver 13 di bus. Questa uscita è basata sulle informazioni di cella nel precedente indirizzo, come è indicato dalle linee tratteggiate nella fig. 9. In risposta alla commutazione dei segnali SD e /SD di uscita del buffer 12 di rilevamento, in base all'ingresso del segnale ATD di rilevamento di variazione di indirizzo, i segnali CB e /CB di uscita del comune driver 13' di bus vengono commutati, obbligando il circuito 14' di uscita a generare un dato valido come dato D di uscita.
Secondo questa realizzazione, i segnali CB e /CB di uscita dal comune driver 13 di uscita vengono temporaneamente resettati ad un livello alto conformemente al fronte di salita del segnale ATD di rilevamento di variazione di indirizzo. Fino a quando scende il segnale ATD di rilevamento di variazione di indirizzo, i transistori Tr11e Tr12 di uscita nel circuito 14 di uscita sono entrambi spenti, mantenendo il terminale T di uscita in una condizione dì elevata impedenza. Quando il segnale ATD di rilevamento di variazione di indirizzo scende, viene generato un dato valido come dato D di uscita.
Dal momento che il dato valido viene generato come dato D di uscita senza generare un dato non valido, può essere migliorata la velocità di lettura. Inoltre, secondo questa realizzazione, a causa del fatto che la inversione di dati fra il dato non valido ed il dato valido non si verifica, la corrente passante dovuta alla inversione di dati può essere impedita o limitata, riducendo così la potenza consumata. L'impedimento o la limitazione della corrente passante impedisce la generazione di un disturbo di tensione di alimentazione .
Sebbene sia stata qui descritta solamente una realizzazione della presente invenzione, dovrebbe essere evidente per quegli esperti nella tecnica che la presente invenzione può essere realizzata in molte altre specifiche forme senza allontanarsi dallo spirito o dall'ambito dell'invenzione.
In particolare, si dovrebbe capire che la presente invenzione può essere realizzata nei seguenti modi.
Il buffer 12 di rilevamento non sempre ha bisogno di due stadi dei circuiti a specchio dì corrente collegati in serie, ma può comprendere solamente un unico stadio del circuito a specchio di corrente. Le porte NANO 15b e 15c nel buffer 12 di rilevamento, che costituiscono un circuito di bloccaggio, possono essere sostituite con un altro circuito dì bloccaggio che è costituito da un circuito a retro-' azione positiva basato su un invertitore.
dentemente dai segnali complementari SD e /SD di uscita, in quanto il segnale LE di abilitazione di amplificatore di rilevamento è basso.
Quando il segnale LE di abilitazione di amplificatore di rilevamento diventa alto in base al segnale /RAS di controllo, l'amplificatore 1 di rilevamento viene abilitato per amplificare la piccola differenza di potenziale fra le linee BL e /BL di bit. Il segnale CL di selezione di colonna associato alla colonna, che è scelta dal decodificatore 6 di colonna conformemente ai segnali di indirizzo di colonna, diventa alto. Di conseguenza, le porte Trio e Tr6 di colonna vengono accese, obbligando le informazioni di cella lette sulle linee BL e /BL di bit ad essere generate sui bus dati DB e /DB.
Conformemente al segnale ATD di rilevamento di variazione di indirizzo, il generatore 18 di segnale di abilitazione nel buffer 12 di rilevamento genera un segnale SBE a impulso singolo di livello alto per abilitare temporaneamente i circuiti 17a e 17b a specchio di corrente. In seguito, le informazioni di cella lette sui bus dati DB e /DB vengono amplificate dai circuiti 17a e 17b a specchio di corrente. I segnali di informazione di cella amplificati vengono bloccati dalle porte NAND 15b e 15c e vengono generati come segnali SD e /SD di uscita dai circuiti invertitori 16b e 16c.
Il driver 13 comune di bus genera i segnali CB e /CB
Claims (1)
- Rivendicazioni 1.-Un dispositivo a memoria a semiconduttore comprendente: bus di dati; un insieme di celle di memoria comprendente una pluralità di celle di memoria memorizzanti dati di informazioni di celle;' un circuito per selezionare una particolare cella di memoria da dette celle di memoria per dare dati di informazione di cella nella cella di memoria scelta; e un circuito di controllo di uscita di dati collegato a detti bus di dati, per controllare un'uscita di dati dal dispositivo a memoria a semiconduttore, in base ad almeno un segnale di controllo fornito a detto circuito di controllo di uscita di dati, in cui detto circuito di controllo di uscita di dati comprende: mezzi per bloccare un segnale in base a dati di informazione di cella previsti su detti bus dati; e un terminale di uscita per generare detti dati di uscita da generare a detto segnale bloccato, per cui detto circuito di controllo di uscita di dati mantiene detto terminale di uscita in una condizione di elevata impedenza fintantoché dette informazioni di cella prevìstè su detti bus dati non vengono fornite a detto circuito di controllo di uscita. 2.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 1,in cui detto segnale dì controllo fornito I circuiti invertitori 16b e 16c, che generano segnali SD e /SD dal buffer 12 di rilevamento, possono essere sostituiti con porte NAND che ricevono il segnale invertito LE di abilitazione di amplificatore di rilevamento e il segnale ATD di rilevamento di variazione di indirizzo come segnali di ingresso. Ciò permette la temporìzzazione dei segnali SD e /SD di informazione di cella come uscita dal buffer 12 di rilevamento utilizzando il segnale LE di abilitazione di amplificatore di rilevamento o il segnale ATD di rilevamento di variazione di indirizzo. Perciò, i presenti eesempi e realizzazioni devono essere considerati come di esempio e non restrittivi e l'invenzione non deve essere limitata ai particolari dati qui ma può essere modificata entro l'ambito delle allegate rivendicazioni. a detto circuito di controllo di uscita di dati comprende almeno un sesgnale(LE)di abilitazione di amplificatore di rilevamento ed un segnale(ATD)di rilevamento di variazione di indirizzo. 3.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 1, comprendente inoltre un generatore di segnale per generare un segnale(LE) di abilitazione di amplificatore di rilevamento come detto segnale di controllo fornito a detto circuito di controllo di uscita di dati un segnale ad impulso di riferimento fornito al dispositivo a memoria a semiconduttore. 4.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 1, comprendente inoltre un circuito per generare un segnale (ATD) di rilevamento di variazione di indirizzo come detto segnale di controllo fornito a detto circuito di controllo di uscita di dati, in base ai segnali di indirizzo forniti al dispositivo a memoria a semiconduttore. 5.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 1, in cui detto circuito per fornire dati di informazioni di cella a detti bus dati nella cella di memoria scelta comprende: linee di parola collegate a dette celle di memoria, per selezionare una di dette celle di memoria; linee di bit per collegare dette celle di memoria con detti bus dati, e per ricevere dati di informazioni di celle letti dalla cella di memoria scelta; e un circuito di porta di colonna per regolare la alimentazione di dette informazioni di celle da dette linee di bit a detti bus dati. 6.-Dispositivo a memoria a semiconduttore secondo la rivendicazione 1, in cui detto circuito di controllo di uscita di dati comprende: un buffer di rilevamento con detto mezzo di bloccaggio collegato a detti bus dati; un driver di dati per generare un segnale in base a detto segnale introdotto in esso da detto buffer di rilevamento; e un circuito di uscita per generare detti dati ( D ) di uscita in base detto segnale immesso in questo da detto driver di bus, e in cui almeno uno di detto driver di bus e di detto circuito di uscita funziona in base ad un segnale (LE) di abilitazione di amplificatore di rilevamento come detto segnale di controllo fornito a detto circuito di controllo di uscita. 7.-Il dispositivo a memoria a semiconduttore secondo la rivendiazione 6, comprendente inoltre un generatore di segnale per produrre detto segnale (LE) di abilitazione di amplificatore di rilevamento in base ad un segnale ad impulso di riferimento di indirizzo di fila fornito al dispositivo a memoria a semiconduttore. 8.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione.1, in cui detto circuito di controllo di uscita di dati comprende: un buffer di rilevamento come detti mezzi di bloccaggio collegato a detti bus dati; un driver di bus per generare un segnale in base a detto segnale immesso in questo da detto buffer di rilevamento; e un circuito di uscita per generare detti dati ( D ) in base a detto segnale immesso in questo da detto driver di bus, e in cui almeno uno di detto driver di bus e di detto circuito di uscita funziona in base ad un segnale (ATD) di rilevamento di variazione di indirizzo come detto segnale di controllo fornito a detto circuito di controllo di uscita di dati. 9.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 8, comprendente inoltre un circuito per generare un segnale (ATD) di rilevamento di variazione di indirizzò in base ai segnali di indirizzo forniti al dispositivo a memoria a semiconduttore. 10.-Un dispositivo a memoria a semiconduttore, che esegue il controllo dell'ingresso/uscita di dati conformemente ad una pluralità di segnali di controllo e di segnali di indirizzo comprendente: una pluralità di celle di memoria memorizzanti detti dati di informazioni; linee di parole collegate a dette celle dimemoria, per selezionare una di dette celle dimemoria; linee di bit collegate a dette celle di memoria, per ricevere dati di informazioni di celle letti dalla cella di memoria scelta; bus dati collegati a dette linee di bit; un circuito dì porta di colonna per regolare l'alimentazione di detti dati di informazioni di celle da dette linee di bit a detti bus dati; un buffer dì rilevamento collegato a detti bus dati, per bloccare .segnali complementari "(SD, /SD) in b-ase a detti dati di informazioni di celle; un driver di bus collegat0 a detto buffer di rilevamento, per generare segnali complementari (CB, /CB) in base a detti segnali (SD, /SD) immessi in questo da detto buffer di rilevamento ; un circuito di uscita collegato a detto driver di bus, per generare dati ( D ) di uscita, in base a detti segnali (CB, /CB) immessi in questo e in base ad almeno uno di un segnale (LE) di abilitazione di amplificatore di rilevamento· e di un segnale (ATD) di rilevamenteo di variazione di indirizzo come segnali di controllo forniti a detto circuito di uscita; e detto circuito di uscita avendo un terminale di uscita per generare detto dato ( D ) di uscita, e per mantenere detto terminale dì uscita in una condizione dì impedenza elevata fintantoché detto buffer di rilevamento non riceve dati di informazioni di celle da detta cella di memoria. 11.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 10, in cui detto driver di bus genera detti segnali (CB, /CB) complementari in base a detti segnali (SD, /SD) immessi da detto buffer di rilevamento e in base ad almeno uno di un segnale (LE) di abilitazione di amplificatore di rilevamento e un segnale (ATD) di rilevamento di variazione di indirizzo come segnali di controllo forniti a detto driver di bus. 12.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 11, in cui detto driver di bus comprende una coppia di circuiti di prodotto logico associati a detti segnali (SD, /SD) complementari da detti buffer dì rilevamento ciascuno di detti circuiti di prodotto logico avendo un primo terminale dì ingresso per ricevere uno di detti segnali complementari (SD, /SD) ed un secondo terminale di ingresso per ricevere uno di detto segnale (LE) di abilitazione di amplificatore di rilevamento e di detto segnale (ATD) di ri-, levamento divariaizone di indirizzo. 13.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 10, in cui detto circuito comprende: un circuito di commutazione per ricevere detti segnali complementari (CB, /CB) da detto driver di bus; almeno un transistore dì uscita previsto fra detto circuito di commutazione e detto terminale di uscita; e un circuito di prodotto logico avente un terminale di uscita collegato a detto circuito di commutazione, un primo terminale di ingresso per ricevere un segnale (OE) di controllo di uscita come uno di detti segnali di controllo forniti a detto circuito di uscita, ed un secondo terminale di ingresso per ricevere uno di detto segnale (LE) dì abilitazione di amplificatore di rilevamento e di detto segnale (ATD) di rilevamento di variazione di indirizzo, e in cui detto circuito di commutazione e abilitato in risposta ad un segnale di uscita da detto circuito di prodotto logico, e detto terminale dì uscita di detto circuito di uscita vie-’ ne mantenuto in una condizione di elevata impedenza fintantoché non viene abilitato detto circuito di commutazione. 14.-Il dispositivo a memoria a semiconduttore secondo la rivendicazione 13, comprendente inoltre un generatore di segnali per produrre detto segnale (OE) di controllo dì uscita, in base ad un segnale ad impulso dì rilevamento di indirizzo di colonna fornito al dispositivo a memoria a semiconduttore. 15.—Il dispositivo a memoria a semiconduttore secondo la ri-| vendicazìone10, comprendente inoltre un generatore di segnale' per produrre detto segnale (LE) di abilitazione di amplificatore di rilevamento, in base ad un segnale ad impulso di riferimento di indirizzo di fila fornito al dispositivo a memoria a semiconduttore. 16.-Il dispositivo a memoria a semiconduttore secondo la rivendiazione 10, comprendente inoltre un circuito per generare un segnale (ATD) di rilevamento di variazione di indirizzo in base ai segnali di indirizzo forniti al dispositivo a me moria a semiconduttore.
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