JPH0316092A - 集積回路素子の出力フィードバック制御回路 - Google Patents

集積回路素子の出力フィードバック制御回路

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JPH0316092A
JPH0316092A JP1227633A JP22763389A JPH0316092A JP H0316092 A JPH0316092 A JP H0316092A JP 1227633 A JP1227633 A JP 1227633A JP 22763389 A JP22763389 A JP 22763389A JP H0316092 A JPH0316092 A JP H0316092A
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node
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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  • Dram (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路素子の出力フィードバック制御回
路に関するもので、より詳しくは高密度に作製された集
積回路素子（以下、ＩＣ素子と称する）内の単位セルで
出る微弱な出力が、外的な雑音要所によって状態遷移を
起こす場合に、上記のＩＣ素子の外部に連結される他の
素子により以上のエラー信号が供給されないようにする
ために、上記のＩＣ素子の最終の出力状態によりＩＣの
出力段の動作をフィードバック制御する回路に関する。
〔従来の技術〕
半導体製造分野において、ＶＬＳ　Ｉ級以上の高密度の
ＩＣを開発するようになった動機は、チップに対する集
積度を高めることにより、ＩＣ素子当たりの価格を下げ
るためのものであり、これを実現するためにトランジス
タの構造やセルの設計を改選させて基本セルの占有面積
を減少して来なのである。
その一つの例として、書込及び続出可能なメモリ素子で
あるＲＡＭセルの設計の段階は、フリップ・フロップで
誘導された動的４−トランジスタのセルからセルのフィ
ードバック通路を共有する３−トランジスタセルに、そ
のつぎには一つのＭＯＳトランジタと電荷を貯蔵するキ
ャパシタとから形成された１−トランジスタセルまで進
行されて来た。しかし、このように所定の機能ブロック
を形成する基本セルの占有面積、又は構造を簡単にして
集積度を高める過程に於いては、その構造の単純性のた
め各種の問題が惹起されたのである。
例えば、１−トランジスタセルで形戒されたＲＡＭの場
合、ゲートキャパシタンスがそれ自体としては貯蔵キャ
パシタとして不足すると言う点等を挙げ得る．このよう
な理由で、出力を読み出す時にセルに貯蔵された情報が
損傷されてしまう危険性もあり、その上に出力電圧が低
いので大変敏感な再生増幅器が必要になる問題があった
（Ｓｔｅｉｎ，Ｋ．　Ｕ．　ｅｔ　ａｌ．　１９７２“
Ｓｔｏｒａｇｅ　Ａｒｒａｙ　ａｎｄ　Ｓｅｎｓｅ／Ｒ
ｅｆｒｅｓｈ　Ｃｉｒｃｕｉｔ　ｆｏｒ　Ｓｉｎｇｌｅ
　Ｔｒａｎｓｉｓｔｏｒ　ＭｅｍｏｒｙＣｅ１１ｓ”　
ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａ
ｔｅ　Ｃｉｒｕｉｔｓ，ＳＣ−７，　Ｎｏ．　５．　ｐ
ｐ．　３３６−４０．参照）。
ところが、微弱なセルの出力電圧を高い増幅度を持って
増幅し得る増幅器が具備されたとしても、上記の増幅器
が静的増幅器（ｓｔａｔｉｃ　ａｍｐｌｉｆｉｅｒ）で
構成されている場合には、セルの出力電圧に外的な雑音
が混入された時には、上記の静的増幅器はこの外的な雑
音によって変動されたセルの出力電圧をそのままに増幅
して希望していない信号を持続的に出力する減少を誘発
する。
〔発明の目的］ この発明の目的は、所定の機能ブロックのセルで発生す
る出力が外的な雑音によって状態遷移されることを抑制
するために、上記セルの出力を予めラッチしてデータの
流れを遮断すると共にデータセンス増幅器をディスエー
ブルさせて、そのデータ入力を随意状態にすることによ
り、微弱なセル出力信号に外的な雑音が印加されても、
ブロックの最終出力がその外的雑音から影響を受けない
ようにした集積回路素子の出力フィードバック制御回路
を提供することにある。
この発明の他の目的は、素子の最終出力ノードの出力が
定常的な動作過程により状態遷移を起こした時にデータ
センス増幅器をディスエーブルさせることによりデータ
センス増幅器での電力損失を減少させ得るようにした集
積回路素子の出力フィードバック制御回路を提供するこ
とにある。
〔目的の達威〕
上記の目的を達成するため、この発明による回路は次の
特徴を有する。
セルで出力されて発生して微弱な信号は、一時的にＩ／
Ｏラインセンス増幅器及びリードドライバーによって増
幅された後に、データラッチ／伝送ブロックを通じてデ
ータ出力バッファ−に伝送され、状態遷移検出ブロック
はデータラッチ／伝送ブロックの出力ノードでの状態遷
移を検出して、例えば正論理で論理「０」に該当するク
ロックを発生する。発生したこのクロックはフィードバ
ックされてデータラッチ／伝送ブロックでデータの流れ
を遮断すると共にＩ／Ｏラインセンス増幅器をディスエ
ーブルさせる。また、新たなサイクルでデータの流れチ
ェーンを活性化させるプリチャージクロックによってデ
ータプリチャージブロックが動作して、上記データ／伝
送ブロックの出力ノードを一定のレベルにプリチャージ
させ、これにより状態遷移検出ブロックは上記フィード
バック制御クロックのレベルを更に論理「１」に転換し
て、更にセンス増幅器とリードドライバ、そしてデータ
ラッチブロックを活性化させる。
〔実　施　例〕 添付図を参照して、以下にこの発明を詳細に説明する． 第１図には、一般的なＭＯＳ型メモリ素子の一つである
ＤＲＡＭの基本的な構戒が図示されている。この図面に
は、説明の便宜のために各種の制御信号ラインを図示し
ていない。信号の流れとしては、アドレス信号ＡＤを外
部のアドレッシングクロックに同期してロウドレスバソ
ファ一ＲＡＢ及びカラムアドレスバッファ一ＣＡＢを受
けてラッチし、ロウアドレスデコーダーＲＡＤで一つの
ロードラインを選択的に駆動してセルアレイＣＡ内で上
記のロードラインに連結されたメモリセルを選択する。
選択されたメモリセルの情報は、ビットラインに伝送さ
れて、ビットラインセンス増幅器ＳＡ．で増幅される。
次いで、カラムアドレスバッファ一ＣＡＢからカラムア
ドレス信号を受け取ったカラムアドレスデコーダーＣＡ
Ｄはビットラインセンス増幅器ＳＡ０とＩ／Ｏラインセ
ンス増幅器ＳＡを一緒に選択する。選択されたビットラ
インセンス増幅器ＳＡ．で出力された情報は、Ｉ／Ｏデ
ータラインを通じてＩ／Ｏラインセンス増幅器ＳＡで更
に増幅された後、リードドライバーＲＤを経由して出力
バッファ−ＤＯＢに供給する。第１図で点線で区画され
た人カバッファ一ＩＢとライトドライバーＷＤ及びバス
ラインは、データ入力Ｄ　ｉｎをメモリセルに書込する
場合に使用されるものとして、第１図の中でデータ入力
を書き込むための手段を除外すると、前述の構戒は大体
にＲＯＭの機能的な表現と同じであることが判る。
ここで、上記Ｉ／Ｏラインセンス増幅器ＳＡが静的セン
ス増幅器で構成された場合には、セルで読出された信号
はセンス増幅器ＳＡ、リードドライバーＲＤ及び出力バ
ッファ−ＤＯＢを経由してデータ出力端子Ｄ０に伝達さ
れるので、データ出力が維持される限り、センス増幅器
ＳＡＧζ印加される入力信号も継続的に維持されなけれ
ばならない。この場合、セルで読み出されてセンス増幅
器ＳＡに入力される微弱な信号が雑音等の影響によって
変動されると、これがスタッチクデータ流れチェーンを
通じてデータ出力端子Ｄ０にも及ぶようになって、デー
タ出力がやはり変動されてしまう。また、データ流れチ
ェーンが駆動される間に静的なセンス増幅器はｍＶｔ的
に直流の電力を消費する。
第２図には、データの出力段に静的センス増幅器を具備
してあるセルを有する集積回路素子において、上記のよ
うな問題点を解消させ得る出力制御回路が図示してある
。参照記号ＳＡ’およびＲＤ′は各々ディスエーブル端
子を有するＩ／Ｏラインセンス増幅器及びリードドライ
バを示しており、ＯＬＢリードドライバＲＤ’の出力信
号をフィードバック制御クロックに同期してラッチ又は
伝送する出力ラッチ／伝送ブロックを示している．そし
て、プリチャージクロックＣＰによって、上記の出力ラ
ッチ／伝送ブロックＯＬＢの出力ノードＮｄ，Ｎｄを電
源電圧ＶＣＣによる一定レヘルにプリチャージさせるプ
リチャージブロックＦＲＢの出力は上記出力ノードに共
通接続されている。
状態遷移検出ブロックＳＴＤは、上記出力ラッチ／伝送
ブロックＯＬＢの出力ノードＮｄ，Ｎｄでの出力の状態
遷移を検出してフィードバック制御用クロックＣｒを発
生する回路で、上記フィードバック制御用クロツクＣｒ
はセンス増幅器ＳＡ’及びリードドライバＲＤ’をディ
スエーブルさせると共に出力ラッチ／伝送ブロックＯＬ
Ｂに伝達されて出力データの流れを遮断するようになっ
ている。
第３図は、第２会うに示した集積回路素子の出力フィー
ドバック制御回路の詳細な構戒を図示した図面である。
センス増幅器ＳＡ’はセルアレイＣＡで読み出されて第
一及び第二！／○ラインＤＬ及びｒ丁を経由して伝達さ
れる微弱なデータを増幅するもので、下記のような構成
を有する。即ち、ノード１００とノード１０２との間に
、直列結合された第一伝導型トランジスタと第二伝導型
トランジスタの対Ｑ１及びＱ２，Ｑ３及びＱ４，Ｑ５及
びＱ６，Ｑ７及びＱ８が並列に接続されている。ノード
１００は第一伝導型トランジスタＱ１、Ｑ３，Ｑ５及び
Ｑ７の各々のソースに対する共通接続点を形成し、ノー
ド１０２は第二伝導型トランジスタＱ２，Ｑ４．Ｑ６及
びＱ８の各々のソースに対する共通接続点を形戒する。
第一トランジスタＱ１と第三トランジスタＱ３の各々の
ゲートは一緒に第一トランジスタＱｌのドレイン１０４
に接続されることによって一つの電流累ラーを構成する
。第五トランジスタＱ５及び第七トランジスタＱ７の各
々のゲートは一緒に第七トランジスタＱ７のドレイン１
１０に接続されて他の一つの電流旦ラーを構成する。第
一Ｉ／ＯラインＤＬは、第二及び第六トランジスタＱ２
及びＱ６のゲートに接続してあり、第二Ｉ／Ｏライン百
丁は第四及び第八トランジスタＱ４及びＱ８のゲートに
接続してある。
そして、第三トランジスタＱ３と第四トランジスタＱ４
の両ドレインの接続ノード１０６はセンス増幅器ＳＡ’
の第一出力端を構成し、第五トランジスタＱ５と第六ト
ランジスタＱ６の両ドレインの接続ノード１０Ｂはセン
ス増幅器ＳＡ’の第二出力端を構成するが、第二出力端
は第一出力端に対するコンブリメントな関係を有する。
また、この発明の一つの特徴として、第一電源線ＶＣＣ
とノード１００との間に、又は第二電源線■，，とノー
ド１０２との間に直流（ＤＣ）パワーゲーティングトラ
ンジスタが設けてある。
第３図の実施例においては、ノード１０２と第二電源線
ＶＳＳとの間にＤＣパワーゲーティングトランジスタと
して第二伝導型トランジスタＱ９が設けてあるが、この
トランジスタＱ９のゲート端子に接続されたノード１１
２は状態遷移検出ブロックＳＴＤから制御用クロックを
受け取るディスエーブル端子の役割をする。ディスエー
ブル端子１１２の電位がハイ（ｈｉｇｈ）であると、ト
ランジスタＱ９はターンオンされることにより、第一電
源線ＶＣＣと第二電源線ＶＳＳとの間には、少なくとも
一つのＤＣ電流通路が形成される状態、言い換えると、
センス増幅３３　Ｓ　Ａ　’のエネイブル状態が達成さ
れる。こん状態の下で、第一出力端１０６及び第二出力
端１０８の電位は各々第一Ｉ／ＯラインＤＬ及び第二Ｉ
／ＯラインＤＬの電位に対応する。反対に、ディスエー
ブル端子１１２の電位がロウ（　ｌｏｗ）であると、第
一電源線ＶＣＣと第二電源線ＶＳＳとの間には、ＤＣ電
流通路が全く形成されないようになり、従ってセンス増
幅器ＳＡ’はディスエーブル状態になる。
リードドライバＲＤ’は、大体三つの部分、即ち非同期
型ＲＳラッチＬＴＯと、反転増幅手段ＩＡと、ＲＳラッ
チＬＴＯに対するプルアップ手段ＰＬＩとから構成され
る。非同期型ＲＳラッチＬＴＯは二つノＮＯＲゲートＯ
ＧＩ及びＯＧ２から形成され、そのＲ入力端子２００は
センス増幅器ＳＡ′の第一出力端１０６に、そのＳ入力
端子２０２はセンス増幅器ＳＡ’の第二出力端１０８に
連結されている。反転増幅手段ＩＡはＲＳラッチＬＴｏ
の第一及び第二出力端２０４尾よ非２０６の信号を各々
反転増幅する二つの反転増幅部を具備する。
第一反転増幅部は、ＲＳラッチＬＴＯの第二出力端２０
６の信号を反転サセル第一インバータ■１と、そのゲー
トは第一インバータ１１の出力端に、そのソースは第一
電源線ＶＣＣに、そのドレインは第一反転増幅部の出力
ノード２０８に各々連結される第一伝導型トランジスタ
Ｑ１１と、そのゲートはＲＳラッチＬＴＯの第一出力端
２０４に、そのソースは第二電源線ＶＳＳに、そのドレ
インは第一反転増幅部の出力ノード２０８に各々連結さ
れる第二伝導型トランジスタＱ１２等で形成され、その
出力ノード２０８はＲＳラッチＬＴＯの第一出力端２０
４の信号に対して反転された信号を出力するようになっ
ている。第二反転増幅部はＲＳラッチＬＴＯの第一出力
端２０４の信号を反転させる第二インバータＩ２と、そ
のゲートは第二インバータ【２の出力端に、そのソース
は第一電源線ＶＣＣに、そのドレインは第二反転増幅部
の出力ノード２１０に各々連結される第一伝導型トラン
ジスタＱ１３と、そのゲートはＲＳラ・ノチの第二出力
端２０６に、そのソースは第二電源線ＶＳＳに、そのド
レインは第二反転増幅部の出力ノード２ｌＯに各々連結
される第二伝導型トランジスタＱ１４等を有していて、
その出力ノード２１０はＲＳラッチＬＴ○の第二出力端
２０６の信号に対して反転された信号を出力するように
なっている。
一方、プルアップ手段ＰＵはＲＳラッチＬＴＯＰのＲ，
　　Ｓ入力端を強制にハイ状態に立ち上がらせてやるこ
とにより、第一及び第二反転増幅部の出力ノード２０８
及び２１０を随意状態に作る。
第３図に示した実施例において、プルアップ手段ＰＵは
二つの第一伝導型トランジスタＱ１５及びＱ１６とから
構成される。これ等のトランジスタＱ１５及びＱ１６の
各々のソースは第一電ａ線Ｖｃｃに連結される一方、各
々のゲートは共に状態遷移検出ブロンクＳＴＤから制御
クロックＣｆを受け取るノード２１２に接続されている
。そして、トランジスタＱ１５及びＱ１６のドレインは
各々ＲＳラッチＬＴ○のＲ入力端子とＳ入力端子に連結
してある。従って、ノード２１２のハイ信号はトランジ
スタＱ１５及びＱ１６をターンオフさせて、ＲＳラッチ
ＬＴＯをして定常的なラッチ動作を遂行するようにする
反面、ノード２１２のロウ蔭号はトランジスタＱ１５及
びＱ１６をターンオンさせて、ＲＳラッチＬＴＯのＲＳ
入力を全てハイレベルに立ち上げる。その結果、ＲＳラ
ッチＬＴＯは禁止状態となって第一反転増幅部の出力ノ
ード２０８及び第二反転増幅部の出力ノード２１０を随
意状態にする。
出力ラッチ／伝送ブロック○ＬＢは、状態遷移検出ブロ
ックＳＴＤから伝達される制御クロックＣｆを反転させ
る第三インバーター■３と、その第一（伝導型）ゲート
は制御クロックＣｆを受け取るノード３００に、その第
二（伝導型）ゲートは第三インバータＩ３の出力端に各
々連結されて制御クロックＣｆのレベルによりリードド
ライバーＲＤの第一出力ノード２０８の信号を通過、又
は遮断する第一伝送ゲートＴＭＩと、その第一（伝導型
）ゲートは上記のノード３００に、その第二（伝導型）
ゲートは上記の第三インバータＩ３の出力端に各々連結
されて制御クロックＣｆのレベルによりリードドライバ
ＲＤ’の第二出力ノード２１０の信号を通過、又は遮断
する第二伝送ゲートＴＭ２を有する。また、出力ラッチ
／伝送ブロックＯＬＢは上記の第一及び第二伝送ゲート
ＴＭＩ及びＴＭ２の出力を各々反転させた状態にラッチ
して、その第一出力ノードＮｄ及び第二出カノードπ丁
に印加する第一ラッチ手段ＬＴＩ及び第二ラッチ手段Ｋ
Ｔ２を具備している。この実施例において、これ等の各
々のラッチ手段ＬＴＩ及びＬＴ２は相互フィードバック
（ｂａｃｋ　ｔｏ　ｂａｃｋ）に連結された二つのイン
バータＩ４及びｌ５，Ｔ６及びＩ７とから構成されてい
る。従って、第一出力ノードＮｄは第一ラッチ手段ＬＴ
Ｉの入力端３０２の信号に対して反転された信号を、第
二出カノードπ丁は第二ラッチ手段ＬＴ２の入力端３０
４の信号に対して反転された信号を維持できる．結局、
上記の制御クロックＣｆを受け取るノード３０００レベ
ルがハイであると、リードドライバＲＤ’の第一及び第
二出力ノード２０８及び２１０の信号は各々ターンオン
さらた伝送ゲートＴＭ１及びＴＭ２を通過して後に更に
第一ラッチ手段ＬＴＩ及び第二ラッチ手段ＬＴ２によっ
て反段ＬＴ１及び第二ラッチ手段ＬＴ２によって反転さ
れた状態に第一及び第二出力ノードＮｄ，Ｎｄに印加さ
れる。反対に、ノード３００のレベルがロウであると、
伝送ゲートＴＭ１及びＴＭ２は、全てターンオフされて
リードドライバＲＤ’の出力等は遮断され、第一及び第
二ラッチ手段ＬＴｌ及びＬＴ２は第一出力ノードＮｄ及
び第二出力ノードＮｄのレベルをそのままにラッチさせ
る。
プリチャージブロックＦＲＢは、各々のリードサイクル
でプリチャージク口ックＣｐの印加時毎に出力ラッチ／
伝送ブロックＯＬＢの第一及び第二出力ノードＮｄ，π
Ｔを全て第一電源線ＶＣＣのレベルにラッチさせるもの
として、一対の第二伝導型トランジスタＱ２１．Ｑ２２
とから構成されている。これ等のトランジスタＱ２１及
びＱ２２のソースは共通に第一電源線ＶＣＣに連結され
ており、トランジスタＱ２１のドレインはノードＮｄに
、そしてトランジスタＱ２２のドレインはノードπ丁に
連結されいる。また、これ等のトランジスタのゲートに
は全てプリチャージクロックＣｐが印加される。この様
な構戒のもとで、ロウレベルのクロックＣｐが印加され
ると、トランジスタＱ２１及びＱ２２は全”Ｃ　Ｖ　ｃ
ｃ　Ｌ／　ヘル、即ちＮｄ＝１，Ｎｄ＝１にセットされ
る。一方、クロックＣｐがハイレベルに維持されると、
トランジスタＱ２１及びＱ２２はターンオフされるし、
これによりブロックＯＬＢの第一、第二出力ノードＮｄ
，Ｎｄはプリチャージ用の電圧ＶＣＣから隔離され、そ
の現在の状態の値を持続的に維持する。
状態遷移検出ブロックＳＴＤは、出力ラッチ／伝送ブロ
ックＯＬＢの第一、第二出力ノードＮｄ，π丁の状態遷
移を検出してフィードバック制御用クロックＣｆを生或
するものであるし、ブロックＯＢＬの第一、第二ノード
Ｎｄ，Ｎｄの信号を入力するＮＡＮＤゲートＡＣと、こ
のＮＡＮＤゲートＡＧの出力を反転するインバータ■８
を具備している。
以下に上記回路の全体的な動作を説明する。プリチャー
ジ状態、即ちＮｄ＝Ｎｄ＝１においては、状態遷移検出
ブロックＳＴＤ論理「ｌ」　（ハイ）の制御出力を発生
してセンス増幅器ＳＡ’及びリードドライバＲＤ’を活
性化させると共に、出力ラッチ／伝送ブロックＯＬＢを
伝送モードにすることにより、センス増幅器ＳＡ’の入
力端に連結された第一、第二ｒ／ＯラインＤＬ，ＤＬか
ら出力ラッチ／伝送ブロックＯＬＢの第一、第二出力ノ
ードＮｄ，Ｎｄまでの間に信号の流れチェーンが形成さ
れる。この時、第３図に示したような構によると、出力
ノードＮｄ，Ｎｄは、各々第一第二Ｉ／ＯラインＤＬ，
ＤＬの信号に対して反転されたレベルのＮｄが第一、第
二■／○ラインの信号に基づきプリチャージ状ＬＱ（Ｎ
ｄ＝１、Ｎｄ−１）からｇ＋ｔ理ｒＯ」　（Ｎｄ＝Ｏ，
Ｎ丁一ｌ）、又は論理ｒｌＪ　　（Ｎｄ＝１，Ｎｄ＝Ｏ
）に転換されると、状態遷移検出ブロックＳＴＤはロウ
レベルのクロックＣｆを発生させる。その発生された論
理ｒｏ，レベルのクロックＣｆは出力ラッチ／伝送ブロ
ックＯＬＢにフィードバックされて、現在の出力をラッ
チさせた状態でデータの流れを遮断する一方、センス増
幅器ＳＡ’及びリードドライバＲＤ’に供給されて、こ
れ等をディスエーブルさせる。従って、微弱なセルの出
力ＤＬ，ＤＬが外的な雑音によって変動されてセンス増
幅器ＳＡ′に印加されても、既にセンス増幅器ＳＡ’や
リードドライバＲＤ’は増幅機能を遂行できないので、
出力ノードＮｄ，Ｎｄの出力状態は影響を受けないで、
データ出力バッファ−ＤＯＢを通じて出力端子Ｄ０に出
力される。
続いて、新たな出力サイクルがスタートされながら、プ
リチャージク口ックＣｐがプリチャージブロックＦＲＢ
を駆動すると、出力ノードＮｄ，Ｎｄはプリチャージ状
態となる。これによって、状態遷移検出ブロックＳＴＤ
は上記の論理「０」レベルとなっていた制御用クロック
Ｃｆのレベルを更に論理「１」に転換させるし、その結
果、センス増幅器ＳＡ’及びリードドライハＲＤ’を更
に活性化させて、新たなデータ入力を増幅して、出力ラ
ッチ／伝送ブロック○ＬＢを経由して出力ノードＮｄ，
π丁に伝送する。
前述の説明のように、この発明によるフィードバック制
御回路を集積回路素子の出力端に採用したら、出力ノー
ドにラッチされてあるデータが新たなサイクルでプリチ
ャージクロックが発生する前まで、入力ノイズに関係な
しに安定状態に維持されることができる。また一方、セ
ンス増幅器及びリードドライバ゛は一回のリードサイク
ルを通して、その入力信号を増幅した後にディスエーブ
ル状態となるので直流電力の消耗を抑制することができ
る。
【図面の簡単な説明】
第１図、集積回路素子の一つである一般のＭＯＳ型メモ
リ素子の基本的な構戊を示したブロック図。 第２図、この発明による集積回路素子の出力フィードバ
ック制御回路を示したグロック図。 第３図、第２図の詳細回路図。 図中引用記号： ＣＡ・・・セルアレイ、 ＳＡ’　　・・・ディスエーブル端子を有するセンス増
幅器、 ・ディスエーブル端子を有するリード ドライバ、 ・出力ラッチ／伝送ブロック、 ・プリチャージブロック、 ・状態遷移検出ブロック、 ・データ出力バッファーブロック。 ＯＬＢ　　・ ＰＲＢ　　・ ＳＴＤ　　・ ＤＯＢ　　・ ＲＤ’

Claims (1)

  1. 【特許請求の範囲】 １、特定の機能ブロックを形成するセルアレイの基本セ
    ルで読み出された微弱信号を増幅して送り出す集積回路
    素子の出力段において、 上記のセルから出力される微弱な信号を増幅し、状態遷
    移検出ブロックからのフィードバック制御クロックが印
    加されるディスエーブル端子を備えたＩ／Ｏラインセン
    ス増幅器（ＳＡ′）と、 上記Ｉ／Ｏラインセンス増幅器（ＳＡ′）の出力を増幅
    し、状態遷移検出ブロックからのフィードバック制御ク
    ロックが印加される時ディスエーブル端子を具備したリ
    ードドライバ（ＲＤ′）と、 上記リードドライバ（ＲＤ′）の出力信号を状態遷移検
    出ブッロクからのフィードバック制御クロックのレベル
    によりラッチ又は伝送する出力ラッチ／伝送ブロック（
    ＯＬＢ）と、 上記出力ラッチ／伝送ブロック（ＯＬＢ）の出力ノード
    （Ｎｄ、■）をプリチャージクロックに同期してプリチ
    ャージさせるプリチャージブロック（ＰＲＢ）と、 上記出力ノード（Ｎｄ、■）の出力状態の 遷移可否を検出して、フィードバック制御クロックを発
    生する状態遷移検出ブロック（ＳＴＤ）等を含むことに
    よって、 上記出力ノード（Ｎｄ、■）がプリチャー ジ状態で状態遷移を起こす場合に上記状態遷移検出ブロ
    ック（ＳＴＤ）からのフィードバック制御クロック（Ｃ
    Ｆ）がＩ／Ｏラインセンス増幅器（ＳＡ′）及びリード
    ドライバ（ＲＤ′）をディスエーブルさせると共に出力
    ラッチ／伝送ブロック（ＯＬＢ）の現在の出力をらっち
    させると同時に、データの流れを遮断し、新たなサイク
    ルでプリチャージクロックに同期して、出力ノード（Ｎ
    ｄ、■）が更にプリチャージ状態に復元される場合に、
    上記フィードバック制御クロック（Ｃｆ）がリセット状
    態になって上記Ｉ／Ｏラインセンサ増幅器（ＳＡ′）、
    リードドライバ（ＲＤ′）及びラッチ／伝送ブロック（
    ＯＬＢ）が活性化されて新たなデータ入力に対する通路
    が形成されるように構成されたことを特徴とする集積回
    路素子の出力フィードバック制御回路。 ２、上記Ｉ／Ｏラインセンサ増幅器（ＳＡ′）は、（Ａ
    ）第一電源線（Ｖ＿ｃ＿ｃ）と第二電源線（Ｖ＿ｓ＿ｓ
    ）との間に相互並列結合される四対の第一伝導型トラン
    ジスタ及び第二伝導型トランジスタ（Ｑ１及びＱ２）、
    （Ｑ３及びＱ４）、（Ｑ５及びＱ６）、（Ｑ７及びＱ８
    ）とから形成され、各対のトランジタは直列に結合され
    るトランジスタ群として、 （イ）上記第一伝導型トランジスタ（Ｑ１及びＱ３）、
    （Ｑ５及びＱ７）は各々電流みらーを形成するように接
    続され、 （ロ）上記第二伝導型トランジスタ（Ｑ２及びＱ６）の
    各々のゲートには、第一Ｉ／Ｏライン（ＤＬ）が、上記
    第二伝導型トランジスタ（Ｑ４及びＱ８）の各々のゲー
    トには第二Ｉ／Ｏライン（■）が印加されていて、 （ハ）上記第一及び第二伝導型トランジスタ（Ｑ３及び
    Ｑ４）の両ドレインの第一接続ノード（１０６）は、上
    記センス増幅器（ＳＡ′）の第一出力端を、第一及び第
    二伝導型トランジスタ（Ｑ５及びＱ６）の両ドレインの
    第二接続ノード（１０８）は上記センス増幅器（ＳＡ′
    ）の第二出力端を構成しており、 （ニ）上記第一伝導型トランジスタ（Ｑ１、Ｑ３、Ｑ５
    及びＱ７）のソースの共通接続端（１００）には第一電
    源線（Ｖ＿ｃ＿ｃ）の電源が、第二伝導型トランジスタ
    （Ｑ２、Ｑ４、Ｑ６及びＱ８）のソースの共通接続端（
    １０２）には第二電源線（Ｖ＿ｓ＿ｓ）の電圧が印加さ
    れるように構成されたトランジスタ群と、 （Ｂ）上記第一電源線（Ｖ＿ｃ＿ｃ）と第一接続ノード
    （１００）との間に、又は上記第二電源線（Ｖ＿ｓ＿ｓ
    ）と第二接続ノード（１０２）との間に設けられものと
    して、 状態遷移検出ブッロク（ＳＴＤ）からの制御クロック（
    Ｃｆ）を受け取るためのディスエーブル端子（１１２）
    にそのゲートが接続されるＤＣパワーゲーテイングトラ
    ンジスタ（Ｑ９）とを含んで形成されたことを特徴とす
    る第１項に記載の集積回路素子の出力フィードバック制
    御回路。 ３、上記ＤＣパワーゲーテイングトランジスタ（Ｑ９）
    は第一伝導型トランジスタとして、そのソース及びドレ
    インが各々上記第二電源線（Ｖ＿ｓ＿ｓ）と第二接続ノ
    ード（１０２）に連結されることを特徴とする第２項に
    記載の集積回路素子の出力フィードバック制御回路。 ４、上記リードドライバ（ＲＤ′）は、 （Ａ）上記センス増幅器（ＳＡ′）の第一及び第二出力
    端（１０６、１０８）の信号をそのＲＳ入力信号として
    受け取る非同期型ＲＳラッチ（ＬＴＤ）と、 （Ｂ）上記ＲＳラッチ（ＬＴＤ）の第一及び第二出力端
    （２０４、２０６）の信号を各々反転増幅する第一及び
    第二反転増幅部を含む反転増幅手段（ＩＡ）として、 （イ）第一反転増幅部はＲＳらっち（ＬＴＯ）の第二出
    力端（２０６）の信号を反転させる第一インバータ（１
    １）と、そのゲートは第一インバータ（１１）の出力端
    に、そのソースは第一電源線（Ｖ＿ｓ＿ｓ）に、そのド
    レインは第一反転増幅部の出力ノード（２０８）に各々
    連結される第一伝導型トランジスタ（Ｑ１１）と、その
    ゲートはＲＳラッチ（ＬＴＯ）の第一出力端（２０４）
    に、そのソースは第二電源線（Ｖ＿ｓ＿ｓ）に、そのド
    レインは第一反転増幅部の出力ノード（２０８）に各々
    連結される第二伝導型トランジスタ（Ｑ１２）とから形
    成され、その出力ノード（２０８）はＲＳラッチ（ＬＴ
    Ｏ）の第一出力端（２０４）の信号に対して反転さらた
    信号を出力するように構成され、 （ロ）第二反転増幅部はＲＳラッチ（ＬＴＯ）の第一出
    力端（２０４）の信号を反転させる第二インバータ（Ｉ
    ２）と、そのゲートは第二インバータ（Ｉ２）の出力端
    に、そのソースは第一電源線（Ｖ＿ｓ＿ｓ）に、そのド
    レインは第二反転増幅部の出力ノード（２１０）の各々
    連結される第一伝導型トランジスタ（Ｑ１３）と、その
    ゲートはＲＳラッチの第二出力端（２０６）に、そのソ
    ースは第二電源線（Ｖ＿ｓ＿ｓ）に、そのドレインは第
    二反転増幅部の出力ノード（２１０）に各々連結される
    第二伝導型トランジスタ（Ｑ１４）等を含み、その出力
    ノード（２１０）はＲＳラッチ（ＬＴＯ）の第二出力端
    （２０６）の信号に対して反転された信号を出力するよ
    うに構成してある反転増幅手段（ＩＡ）と、 （Ｃ）二つの第一伝導型トランジスタ（Ｑ１５及びＱ１
    ６）から構成されるものとして、 これ等のトランジスタ（Ｑ１５及びＱ１６）の各々のソ
    ースは第一電源線（Ｖ＿ｓ＿ｓ）に連結される一方、各
    々のゲートは共に状態遷移検出ブロック（ＳＴＤ）から
    の制御用クロック（Ｃｆ）を受け取るディスエーブル端
    子（２１２）に接続され、各々のドレインはＲＳラッチ
    （ＬＴＯ）のＲ入力端とＳ入力端とに接続されて構成さ
    れるプルアップ手段（ＰＵ）とを含んだ形成されること
    を特徴とする第１項に記載の集積回路素子の出力フィー
    ドバック制御回路。 ５、上記ディスエーブル端子（２１２）のハイ信号は上
    記トランジスタ（Ｑ１５及びＱ１６）をターンオフさせ
    て、ＲＳラッチ（ＬＴＯ）をして定常的なラッチ動作を
    遂行するようにする一方、上記ディスエーブル端子（２
    １２）のロウ信号は上記トランジスタ（Ｑ１５及びＱ１
    ６）をターンオンさせてＲＳラッチ（ＬＴＯ）のＲ、Ｓ
    入力を全てハイレベルに立ち上がらせ、その結果ＲＳラ
    ッチ（ＬＴＯ）は禁止状態となって第一反転増幅部の出
    力ノード（２０８）及び第二反転増幅部の出力ノード（
    ２１０）を随意状態に作られるようになることを特徴と
    する第４項に記載の集積回路素子の出力フィードバック
    制御回路。 ６、上記出力ラッチ／伝送ブロック（ＯＬＢ）は、状態
    遷移検出ブロック（ＳＴＤ）から伝達される制御ブロッ
    ク（Ｃｆ）を反転させる第三インバータ（Ｉ３）と、 その第一伝導型ゲートは制御クロック（Ｃｆ）を受け取
    るノード（３００）に、その第二（伝導型）ゲートは第
    三インバータ（Ｉ３）の出力端に各々連結されて、制御
    ブロック（Ｃｆ）のレベルによりリードドライバ（ＲＤ
    ′）の第一出力ノード（２０８）の信号を通過、又は遮
    断する第一伝送ゲート（ＴＭ１）と、 その第一（伝導型）ゲートは上記のノード （３００）に、その第二（伝導型）ゲートは上記第三イ
    ンバータ（Ｉ３）の出力端に各々連結されて制御クロッ
    ク（Ｃｆ）のレベルによりリードドライバ（ＲＤ′）の
    第二出力ノード（２１０）の信号を通過、又は遮断する
    第二伝送ゲート（ＴＭ２）と、 上記第一及び第二伝送ゲーォ（ＴＭ１及びＴＭ２）の出
    力を各々反転させた状態にラッチしてその第一出力ノー
    ド（Ｎｄ）及び第二出力ノード（■）に印加する第一ラ
    ッチ手段（ＬＴ１）及び第二ラッチ手段（ＬＴ２）とを
    含んで形成されていることを特徴とする第１項に記載の
    集積回路素子の出力フィードバック回路。 ７、上記状態遷移検出ブロック（ＳＴＤ）は出力ラッチ
    ／伝送ブロック（ＯＬＢ）の第一、第二出力ノード（Ｎ
    ｄ、■）の信号を入力するＮＡＮＤゲート（ＡＧ）と、
    このＮＡＮＤゲート（ＡＧ）の出力を反転するインバー
    タ（Ｉ８）を含み、出力ラッチ／伝送ブロック（ＯＬＢ
    ）の第一、第二出力ノード（Ｎｄ、■）の状態遷移を検
    出してフィードバック制御クロック（Ｃｆ）を生成する
    ように構成したことを特徴とする第１項に記載の集積回
    路素子の出力フィードバック回路。
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