JPS62205597A - 半導体感知増幅回路 - Google Patents
半導体感知増幅回路Info
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- JPS62205597A JPS62205597A JP61047691A JP4769186A JPS62205597A JP S62205597 A JPS62205597 A JP S62205597A JP 61047691 A JP61047691 A JP 61047691A JP 4769186 A JP4769186 A JP 4769186A JP S62205597 A JPS62205597 A JP S62205597A
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- Japan
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- transistor
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- 230000000295 complement effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 230000035515 penetration Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置におけるアドレス拳バッファ
回路等のような入力信号の”Ｈ＃レベル。
回路等のような入力信号の”Ｈ＃レベル。
″″Ｌ＃Ｌ＃レベルＳｈランジスタのコンダクタンスの
違いにより検知する感知増幅回路に関する。
違いにより検知する感知増幅回路に関する。
本発明にかかわる感知増幅回路の一例としてダイナミッ
クＲＡＭに一般的に用いられているアドレスバッファ回
路を第４図に示す。ＴＴＬアドレス入力信号人ｉｎと基
準電位Ｖｒｅｆ（’Ｌ’Ｔｈ入力信号“Ｈ”レベル領域
の許容最小値２，４ｖと“Ｌ＃レベル領域の許容最大値
０．８ｖの中間の約１．６ｖに設定されている）を比較
してＶｃｃレベルの相補アドレス信号に変換する回路で
ある。（Ｖｃｃは電源電位である） ＡｉｎにはＴＴＬ入力侶号” Ｈ”レベルが入力されて
いるとして第４図のアドレスバッファ回路ノ動作を説明
する。動作波形図は第２図に示す。
クＲＡＭに一般的に用いられているアドレスバッファ回
路を第４図に示す。ＴＴＬアドレス入力信号人ｉｎと基
準電位Ｖｒｅｆ（’Ｌ’Ｔｈ入力信号“Ｈ”レベル領域
の許容最小値２，４ｖと“Ｌ＃レベル領域の許容最大値
０．８ｖの中間の約１．６ｖに設定されている）を比較
してＶｃｃレベルの相補アドレス信号に変換する回路で
ある。（Ｖｃｃは電源電位である） ＡｉｎにはＴＴＬ入力侶号” Ｈ”レベルが入力されて
いるとして第４図のアドレスバッファ回路ノ動作を説明
する。動作波形図は第２図に示す。
まずクロック信号φ１．φ２．φ５．φ４がそれぞれ“
Ｈ″、“Ｈ″、“Ｌ″、“Ｌ”とするとトランジスタＱ
ｓ。
Ｈ″、“Ｈ″、“Ｌ″、“Ｌ”とするとトランジスタＱ
ｓ。
Ｑ、（ＭＯｓｐＥ”ｒ、以下同様〕は導通状態になり、
ノードＮ、はアドレス入力端子レベルにノード凡は基準
電位に充電される。
ノードＮ、はアドレス入力端子レベルにノード凡は基準
電位に充電される。
一方、トランジスタＱｕ ＊ Ｑｔｔ ＊ Ｑｓｓも導
通状態にＮ。
通状態にＮ。
なり、ノードＮ□う嬶は１Ｈ”（＝＝ Ｖｃｃ −Ｖｔ
ｈ 。
ｈ 。
Ｖｃｃは回路の電源電位、ｖｔｈはトランジスタＱ１．
。
。
Ｑｌｌ ｔ Ｑｒｓのしきい値）に充電され、トランジ
スタＱ？ ｒ Ｑｓ ＋ Ｑｒｓ ｒ Ｑｔｔも導通状
態になり、φ３．φ４が“Ｌ″（接地電位）のため、Ｎ
３ 、 Ｎ、 、 Ａｏｕｔ 、 Ａｏｕｔはすべて接
地電位となる。このようにしてノードＮ、〜Ｎ、、 、
Ａｏｕｔ 、 Ａｏｕｔのリセット及びプリチャージ
が行なわれる。
スタＱ？ ｒ Ｑｓ ＋ Ｑｒｓ ｒ Ｑｔｔも導通状
態になり、φ３．φ４が“Ｌ″（接地電位）のため、Ｎ
３ 、 Ｎ、 、 Ａｏｕｔ 、 Ａｏｕｔはすべて接
地電位となる。このようにしてノードＮ、〜Ｎ、、 、
Ａｏｕｔ 、 Ａｏｕｔのリセット及びプリチャージ
が行なわれる。
次にＣｈｉｐがアクティブ動作に移ると、クロック信号
φ１．φ２が“Ｈ＃から゛Ｌ″Ｈ″ルに変化し、ひき続
いてクロック信号φ３が”Ｌ′’から”Ｈ″になる。す
ると、トランジスタ’Ｊｌ 、Ｑ−はそれぞれノードＮ
。
φ１．φ２が“Ｈ＃から゛Ｌ″Ｈ″ルに変化し、ひき続
いてクロック信号φ３が”Ｌ′’から”Ｈ″になる。す
ると、トランジスタ’Ｊｌ 、Ｑ−はそれぞれノードＮ
。
Ｎ４へφ３のレベルを転送し、ようとする。ところがノ
ードＮ、 、Ｎ２はトランジスタＱ＋ 、Ｑｘを４通さ
せるのに光分なレベルであり、またノードＮ、とノード
Ｎ！にはレベル差があるため、トランジスタＱ、とトラ
ンジスタＱ８にはコンダクタンスの差が生ずるためノー
ドＮ３とノード凡にはレベル差が生じる。ここではＡ１
ｎ＝“Ｈ″のためＮ、“Ｈ″Ｎ、Ｌ″となる。この電位
差をトランジスタＱ、、Ｑ、からなるフリップフロップ
が増幅し、それと同時にトランジスタｑ。
ードＮ、 、Ｎ２はトランジスタＱ＋ 、Ｑｘを４通さ
せるのに光分なレベルであり、またノードＮ、とノード
Ｎ！にはレベル差があるため、トランジスタＱ、とトラ
ンジスタＱ８にはコンダクタンスの差が生ずるためノー
ドＮ３とノード凡にはレベル差が生じる。ここではＡ１
ｎ＝“Ｈ″のためＮ、“Ｈ″Ｎ、Ｌ″となる。この電位
差をトランジスタＱ、、Ｑ、からなるフリップフロップ
が増幅し、それと同時にトランジスタｑ。
Ｑｌｏ かノードＮ、、Ｎ、ヘノードＮ３．Ｎ、の状態
を伝達する。Ｎ４“Ｈ’、Ｎ３“Ｌ＃であるからトラン
ジスタＱ９は非導通、Ｑ、ｏは導通しノードＮ、″Ｈ″
のまま、ノードＮ、”Ｈ″から“Ｌ″となる、ノードＮ
、、Ｎ、はそれぞれトランジスタＱ、 、Ｑ、のゲート
にそれぞれ接続されているためノードＮ６“Ｌ″となる
とトランジスタｑのコンダクタンスがさがすＮ３″″Ｌ
ｎ 、 Ｎ、“Ｈ″のレベル差が大きくなるのをたす
ける。以上のようなフィトバック系によりＮ３．Ｎ６は
接地レベルとなり、Ｎ、、Ｎ、は“）■”となる。
を伝達する。Ｎ４“Ｈ’、Ｎ３“Ｌ＃であるからトラン
ジスタＱ９は非導通、Ｑ、ｏは導通しノードＮ、″Ｈ″
のまま、ノードＮ、”Ｈ″から“Ｌ″となる、ノードＮ
、、Ｎ、はそれぞれトランジスタＱ、 、Ｑ、のゲート
にそれぞれ接続されているためノードＮ６“Ｌ″となる
とトランジスタｑのコンダクタンスがさがすＮ３″″Ｌ
ｎ 、 Ｎ、“Ｈ″のレベル差が大きくなるのをたす
ける。以上のようなフィトバック系によりＮ３．Ｎ６は
接地レベルとなり、Ｎ、、Ｎ、は“）■”となる。
次にクロック信号φ４がＬ″からＨ″へと変化すると、
Ｎ、、Ｎ、かそれぞれ“Ｈ″、”Ｌ”であるためトラン
ジスタＱｔａは導通Ｑ１ｔは非導通状態であるためＡｏ
ｕｔ へφ４のレベルが転送されさらにＡｏｕ ｔが１
Ｈ”となるためトランジスタＱｔＪＪｔ導通状態になり
Ａｏｕｔは接地レベルとなり、Ａｏｕｔ”Ｈ” 、 Ａ
ｏｕｔ”Ｌ”が出力される。
Ｎ、、Ｎ、かそれぞれ“Ｈ″、”Ｌ”であるためトラン
ジスタＱｔａは導通Ｑ１ｔは非導通状態であるためＡｏ
ｕｔ へφ４のレベルが転送されさらにＡｏｕ ｔが１
Ｈ”となるためトランジスタＱｔＪＪｔ導通状態になり
Ａｏｕｔは接地レベルとなり、Ａｏｕｔ”Ｈ” 、 Ａ
ｏｕｔ”Ｌ”が出力される。
しかしながら、この第４図に示すバッファ回路には以下
に述べるような欠点を有する。
に述べるような欠点を有する。
ひとつはＡｉｎ 、 Ｖｒｅｆの電位がＭＯ８レベルで
はないため、トランジスタＱ−，Ｑｚは常時導通状態で
ある。（ただしトランジスタＱ１はＴＴＬ入力信号のＬ
４Ｌ”レベルがトランジスタＱ８を非導通にする場合は
ある。）したがってφ３が１Ｈ＃である限り、Ａｉｎが
”Ｈ″の場合はトランジスタＱ、とＱ２を介してＡｉｎ
が”Ｌ″の場合はトランジスタＱ、とＱ、を介して（た
だしＴ Ｔ Ｌ入力信号の”Ｌ″レベルトランジスタＱ
１を非導通にする場合は除く。）１Ａ通電流が流れて消
費電流がふえる。
はないため、トランジスタＱ−，Ｑｚは常時導通状態で
ある。（ただしトランジスタＱ１はＴＴＬ入力信号のＬ
４Ｌ”レベルがトランジスタＱ８を非導通にする場合は
ある。）したがってφ３が１Ｈ＃である限り、Ａｉｎが
”Ｈ″の場合はトランジスタＱ、とＱ２を介してＡｉｎ
が”Ｌ″の場合はトランジスタＱ、とＱ、を介して（た
だしＴ Ｔ Ｌ入力信号の”Ｌ″レベルトランジスタＱ
１を非導通にする場合は除く。）１Ａ通電流が流れて消
費電流がふえる。
そして、Ａｉｎが“Ｈ”のときはトランジスタＱ２ 。
、Ａｔｎが“°Ｌ”のときはトランジスタＱ＋ （ただ
しＴＴＬ入力（、Ｔ Ｑの“Ｌ＃レベルかトランジスタ
（ｌ！４を非導通にする場合は除く）はφ、が”Ｉゼで
ある限り、へ極管で動作し続ける。ところで電源電圧の
許容範囲である４、５ｖ〜５．５ｖの範囲でトランジス
タＱ２はφ３が“Ｈ″であるかぎりＡｉｎ ＝”Ｈ″の
とき基板電流の最大値をとるようなドレイン電圧、ゲー
ト電圧で動作する（第５図）、（第６図）。
しＴＴＬ入力（、Ｔ Ｑの“Ｌ＃レベルかトランジスタ
（ｌ！４を非導通にする場合は除く）はφ、が”Ｉゼで
ある限り、へ極管で動作し続ける。ところで電源電圧の
許容範囲である４、５ｖ〜５．５ｖの範囲でトランジス
タＱ２はφ３が“Ｈ″であるかぎりＡｉｎ ＝”Ｈ″の
とき基板電流の最大値をとるようなドレイン電圧、ゲー
ト電圧で動作する（第５図）、（第６図）。
第５図はゲート幅２０μｍ、ゲート長１，２μｍのトラ
ンジスタの基板電流（ｌ５ｕｂ ）とゲート電流の関係
を示している。図中、点線はＡ１ｎ＝”Ｈ″、φ３＝゛
Ｈ″のときのトランジスタｑの軌跡を表わす。第６図は
同じトランジスタのゲート−ソース間電圧’Ｇ５とドレ
イン−ソース間電圧ＶＤ、に対し、馬鷺単位ゲート幅当
りの基板電流に直して示したものである。点線は、上記
例のトランジスタＱ、の動作軌跡を表わしており、Ｑ２
のサイクルタイムは２２０ｎ８である。
ンジスタの基板電流（ｌ５ｕｂ ）とゲート電流の関係
を示している。図中、点線はＡ１ｎ＝”Ｈ″、φ３＝゛
Ｈ″のときのトランジスタｑの軌跡を表わす。第６図は
同じトランジスタのゲート−ソース間電圧’Ｇ５とドレ
イン−ソース間電圧ＶＤ、に対し、馬鷺単位ゲート幅当
りの基板電流に直して示したものである。点線は、上記
例のトランジスタＱ、の動作軌跡を表わしており、Ｑ２
のサイクルタイムは２２０ｎ８である。
基板電流はホットキャリアに起因するものであるから基
板電流の量はホットキャリアの発生量のめやすとなりつ
る。
板電流の量はホットキャリアの発生量のめやすとなりつ
る。
したがってトランジスタＱ２はＡ１ｎ＝“Ｈ＃のとき、
φ３＝“Ｈ＃であるかぎりホットキャリアの発生量の多
い領域で動作を続けることＩこなる。ホットキャリアは
トランジスタのしきい値の変動やコンダクタンスの劣化
をまねくといわれている。トランジスタＱ２はＶｒｅｔ
の電位をゲート電位として入力し、このバッファ回路に
おいてトランジスタＱ１とのコンタクタンスの差をもっ
て初期センス動作を行なうトランジスタであるため、こ
のトランジスタがしきい値の変動をおこしたり、コンダ
クタンスの劣化をおこすことは、このバッファ回路の感
度の劣化につながる。このためこの回路形式では長期信
頼性に耐えられない。
φ３＝“Ｈ＃であるかぎりホットキャリアの発生量の多
い領域で動作を続けることＩこなる。ホットキャリアは
トランジスタのしきい値の変動やコンダクタンスの劣化
をまねくといわれている。トランジスタＱ２はＶｒｅｔ
の電位をゲート電位として入力し、このバッファ回路に
おいてトランジスタＱ１とのコンタクタンスの差をもっ
て初期センス動作を行なうトランジスタであるため、こ
のトランジスタがしきい値の変動をおこしたり、コンダ
クタンスの劣化をおこすことは、このバッファ回路の感
度の劣化につながる。このためこの回路形式では長期信
頼性に耐えられない。
本発明は上記した点に鑑みなされたもので、低消費電力
及び回路動作の信頼性向上を図った半導体感知増幅回路
を提供することを目的とする。
及び回路動作の信頼性向上を図った半導体感知増幅回路
を提供することを目的とする。
この発明は、伝送ゲート回路で入力部をきりはなすこと
ができ、伝送ゲート回路の開閉が内部の状態でおこなわ
れ、さらに内部状態に正帰還がかかるようにおこなわれ
ることを特徴とする。
ができ、伝送ゲート回路の開閉が内部の状態でおこなわ
れ、さらに内部状態に正帰還がかかるようにおこなわれ
ることを特徴とする。
本発明によれば、伝送ゲート回路によって入力部をきり
はなし、入力部を流れる電流をカットできるため、上記
した点はすべて解決される。
はなし、入力部を流れる電流をカットできるため、上記
した点はすべて解決される。
即ちＱ、、Ｑ、を通る貫通電流あるいはＱｔ 、 Ｑｔ
を通る貫通電流がカットでき低消費電力化が連成される
と共に、ホットキャリアによるｑの特性変動の防止が図
られ、Ｖｒｅｆのレベルの検出が安定化し感知樗鴨回路
のマージンの著しい向上ができる。
を通る貫通電流がカットでき低消費電力化が連成される
と共に、ホットキャリアによるｑの特性変動の防止が図
られ、Ｖｒｅｆのレベルの検出が安定化し感知樗鴨回路
のマージンの著しい向上ができる。
第１図に本発明による１実施例を示す。トランジスタＱ
□、 Ｑｌｌｌはそれぞれ伝送ゲート回路であり、トラ
ンジスタＱ４のゲートはノードＮ、に、ドレインは第１
人出力端子であるノードＮ３に、ソースはトランジスタ
Ｑ１のドレインに接続され、トランジスタＱｓｅのゲー
トはノードＮ６に、ドレインは第２人出力端子であるノ
ードＮ４にソースは第２のトランジスタであるトランジ
スタＱｇのドレインに接続されている。この回路の動作
は第２図に示したタイミング図と同じである。
□、 Ｑｌｌｌはそれぞれ伝送ゲート回路であり、トラ
ンジスタＱ４のゲートはノードＮ、に、ドレインは第１
人出力端子であるノードＮ３に、ソースはトランジスタ
Ｑ１のドレインに接続され、トランジスタＱｓｅのゲー
トはノードＮ６に、ドレインは第２人出力端子であるノ
ードＮ４にソースは第２のトランジスタであるトランジ
スタＱｇのドレインに接続されている。この回路の動作
は第２図に示したタイミング図と同じである。
トランジスタＱ、とＱ、ｌｌのゲートはノードＮ６に、
トランジスタＱ、とＱ８．のゲートはノードＮｓ＃こ接
続されているため、トランジスタＱ、とＱｓａ及びトラ
ンジスタもとＱ、。はφ３が”Ｌ″から“Ｈ＃になると
相補的な動作をする。
トランジスタＱ、とＱ８．のゲートはノードＮｓ＃こ接
続されているため、トランジスタＱ、とＱｓａ及びトラ
ンジスタもとＱ、。はφ３が”Ｌ″から“Ｈ＃になると
相補的な動作をする。
したがってＡｉｎが“Ｈ”のときにはノードＮ６がＬ″
となってトランジスタＱ１蒔非導通状態にするためトラ
ンジスタＱ２が導通状態であってもトランジスタＱ、に
は電流が流れない。したがって貫通電流が流れなくなり
消費電流の問題もホットキャリアによる問題も解決され
る。第３図にトランジスタＱ２の本回路による動作軌跡
を示す。さらにいままでノードＮｓ、Ｎ番のレベルはト
ランジスタＱ、、Ｑ。
となってトランジスタＱ１蒔非導通状態にするためトラ
ンジスタＱ２が導通状態であってもトランジスタＱ、に
は電流が流れない。したがって貫通電流が流れなくなり
消費電流の問題もホットキャリアによる問題も解決され
る。第３図にトランジスタＱ２の本回路による動作軌跡
を示す。さらにいままでノードＮｓ、Ｎ番のレベルはト
ランジスタＱ、、Ｑ。
によって放電されていて、ノードＮ３ 、Ｎ４のうち°
Ｈ″となる方は“Ｈ＃となるスピードがおそかったが、
Ｉ・ランジスタＱｔｓ ｔ ＱｌｌｌによってＨ”側は
放電パスがなくなるため“Ｈ＃となるスピードがはやく
なった。これ、により回路の動作スピードがあがる七い
う効果もある。
Ｈ″となる方は“Ｈ＃となるスピードがおそかったが、
Ｉ・ランジスタＱｔｓ ｔ ＱｌｌｌによってＨ”側は
放電パスがなくなるため“Ｈ＃となるスピードがはやく
なった。これ、により回路の動作スピードがあがる七い
う効果もある。
本発明は上記した実施列に限られるものではなく、Ｑｕ
−Ｑ＋ｓは各ノードの充電に用いられ、Ｑ、４〜Ｑｌ？
はノードＮ、、Ｎ６の反転出力の後を為しているが、か
かる機能は種々変形し得これらに限らない。また、Ｑ＝
、 Ｑｔのソースは共に接地としたが、両者を共通線
で結びトランスファゲート用トランジスタを介して接地
させてもよい。その他その趣旨を逸脱しない範囲で種々
変形して実施することができる。
−Ｑ＋ｓは各ノードの充電に用いられ、Ｑ、４〜Ｑｌ？
はノードＮ、、Ｎ６の反転出力の後を為しているが、か
かる機能は種々変形し得これらに限らない。また、Ｑ＝
、 Ｑｔのソースは共に接地としたが、両者を共通線
で結びトランスファゲート用トランジスタを介して接地
させてもよい。その他その趣旨を逸脱しない範囲で種々
変形して実施することができる。
＠１図は本発明にかかわるアドレス−バッファ回路の回
路図、第２図は第１図及び第３図のアドレス・バッファ
回路の動作を説明するための動作波形図、第３図はゲー
ト長１．２μｍのトランジスタの基板電流の２次元マツ
プと第１図回路内トランジスタｑ２のＡｆｎ ＝ ”Ｈ
″のときの動作軌跡（サイクルタイム２２０ｎＳ ）を
示す図、第４図は従来のアドレス・バッファ回路の回路
図、第５図はゲート長１．２μｍ、ゲート幅２０μＩｎ
のトランジスタの基板電流及びゲート電流と第４図回路
内トランジスタｑのＡｉｎ ＝ ’Ｈ″、φ３＝゛Ｈ″
のときのｔ源電圧の変動による軌跡を示す図、第６図は
ゲート長１．２μｍのトランジスタの基板電流の２次元
マツプと第４図回路内トランジスタＱ２のＡ１ｎ＝“Ｈ
＃のときの動作軌跡（サイクルタイム２２０ｎ８ ）を
示す図である。図において、 Ｑ、 −・・第１のＭＯＳＦＥＴ Ｑ６ ・・・第２ 〃 Ｑ７ ・・・第３ 〃 Ｑ、 ・・・？Ｊ４ 〃 Ｑ４・・・第５ 〃 Ｑｌ、・・・第６ 〃 Ｑ、 ・・・第７ 〃 Ｑ！ ・・・第８ 〃 Ｑ、・・・第１１ ｔｔ Ｑｌ。・・・第１２ 〃 Ｑ、、Ｑ、・・・転送手段 Ｎ、 ・・・第１のノード Ｎ４ ・・・第２のノード Ｎ、・・・第３のノード Ｎ６ ・・・第４の７−ド 第１図 １閘 第２図 ””””ｆ”ト−、／’１Ｆｊｌ’１ｔ）Ｈ（Ｖ）第８
図 ヘ へ 第４図 第５図
路図、第２図は第１図及び第３図のアドレス・バッファ
回路の動作を説明するための動作波形図、第３図はゲー
ト長１．２μｍのトランジスタの基板電流の２次元マツ
プと第１図回路内トランジスタｑ２のＡｆｎ ＝ ”Ｈ
″のときの動作軌跡（サイクルタイム２２０ｎＳ ）を
示す図、第４図は従来のアドレス・バッファ回路の回路
図、第５図はゲート長１．２μｍ、ゲート幅２０μＩｎ
のトランジスタの基板電流及びゲート電流と第４図回路
内トランジスタｑのＡｉｎ ＝ ’Ｈ″、φ３＝゛Ｈ″
のときのｔ源電圧の変動による軌跡を示す図、第６図は
ゲート長１．２μｍのトランジスタの基板電流の２次元
マツプと第４図回路内トランジスタＱ２のＡ１ｎ＝“Ｈ
＃のときの動作軌跡（サイクルタイム２２０ｎ８ ）を
示す図である。図において、 Ｑ、 −・・第１のＭＯＳＦＥＴ Ｑ６ ・・・第２ 〃 Ｑ７ ・・・第３ 〃 Ｑ、 ・・・？Ｊ４ 〃 Ｑ４・・・第５ 〃 Ｑｌ、・・・第６ 〃 Ｑ、 ・・・第７ 〃 Ｑ！ ・・・第８ 〃 Ｑ、・・・第１１ ｔｔ Ｑｌ。・・・第１２ 〃 Ｑ、、Ｑ、・・・転送手段 Ｎ、 ・・・第１のノード Ｎ４ ・・・第２のノード Ｎ、・・・第３のノード Ｎ６ ・・・第４の７−ド 第１図 １閘 第２図 ””””ｆ”ト−、／’１Ｆｊｌ’１ｔ）Ｈ（Ｖ）第８
図 ヘ へ 第４図 第５図
Claims (1)
- ゲートとドレインが交差接続されたドライバ用の第１、
第２のＭＯＳＦＥＴと、この交差接続部に夫々接続され
た負荷用の第３、第４のＭＯＳＦＥＴと、前記交差接続
部により形成される第１、第２のノードに夫々接続され
た転送ゲートを為す第５、第６のＭＯＳＦＥＴと、この
第５、第６のＭＯＳＦＥＴの他端に接続された第７、第
８のＭＯＳＦＥＴと、この第７、第８のＭＯＳＦＥＴの
ゲートに夫々論理信号及び基準電位を転送する手段と、
前記第１、第２のノードをゲート入力とする第９、第１
０のＭＯＳＦＥＴと、前記第１、第５のＭＯＳＦＥＴの
ゲートと第９のＭＯＳＦＥＴのドレイン同志、前記第２
、第６のＭＯＳＦＥＴのゲートと第１０のＭＯＳＦＥＴ
のドレイン同志を接続してなる夫々の接続部により構成
された夫々前記第１、第２のノードと相補動作をする第
３、第４のノードとを備えたことを特徴とする半導体感
知増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047691A JPS62205597A (ja) | 1986-03-05 | 1986-03-05 | 半導体感知増幅回路 |
| US06/934,785 US4931675A (en) | 1986-03-05 | 1986-11-25 | Semiconductor sense amplifier |
| KR1019870001974A KR910003386B1 (ko) | 1986-03-05 | 1987-03-05 | 반도체 감지증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047691A JPS62205597A (ja) | 1986-03-05 | 1986-03-05 | 半導体感知増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62205597A true JPS62205597A (ja) | 1987-09-10 |
Family
ID=12782312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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- 1987-03-05 KR KR1019870001974A patent/KR910003386B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316092A (ja) * | 1988-12-30 | 1991-01-24 | Samsung Electron Co Ltd | 集積回路素子の出力フィードバック制御回路 |
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