JPS5821236Y2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS5821236Y2 JPS5821236Y2 JP1978107355U JP10735578U JPS5821236Y2 JP S5821236 Y2 JPS5821236 Y2 JP S5821236Y2 JP 1978107355 U JP1978107355 U JP 1978107355U JP 10735578 U JP10735578 U JP 10735578U JP S5821236 Y2 JPS5821236 Y2 JP S5821236Y2
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- JP
- Japan
- Prior art keywords
- circuit
- logic
- gate
- clock pulse
- input
- Prior art date
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- Expired
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Description
【考案の詳細な説明】
この考案は２相しシオレス回路を使用した集積回路装置
に関するものである。
に関するものである。
近年電子式卓上計算機（以下電卓と略称する）を始めと
する各種ディジタル機器において、その基本回路の集積
化が活発に行なわれている。
する各種ディジタル機器において、その基本回路の集積
化が活発に行なわれている。
上記ディジタル機器は記憶素子（例えば、遅延型フリッ
プフロップ、シフトレジスタ等）と、各種信号の制御を
行うアンドゲート、オアゲート、ナントゲート、ノアゲ
ート等のランダムロジック部分とからなる。
プフロップ、シフトレジスタ等）と、各種信号の制御を
行うアンドゲート、オアゲート、ナントゲート、ノアゲ
ート等のランダムロジック部分とからなる。
通°常の絶縁ゲート型電界効果トランジスタ（以下ＭＯ
８ＦＥＴという。
８ＦＥＴという。
）からなるランダムロジック回路は、スタティックゲー
ト型と、ダイナミックゲート型がある。
ト型と、ダイナミックゲート型がある。
上記スタティックゲートは第１図に示すようにバイポー
ラ型の基本ゲートと全く同様のものであるが、このよう
なゲートによってＩＣが構成された場合、一般に出力電
圧はインバータ用ＭＯ８ＦＥＴと負荷用ＭＯ８ＦＥＴと
のオン抵抗の比によって定まるのでインバータ用ＭＯ８
ＦＥＴの導電率を大きくする必要がある（いわゆるレシ
オ型である）。
ラ型の基本ゲートと全く同様のものであるが、このよう
なゲートによってＩＣが構成された場合、一般に出力電
圧はインバータ用ＭＯ８ＦＥＴと負荷用ＭＯ８ＦＥＴと
のオン抵抗の比によって定まるのでインバータ用ＭＯ８
ＦＥＴの導電率を大きくする必要がある（いわゆるレシ
オ型である）。
そのためＭＯＳＦＥＴのパターン面積が大きくなりＩＣ
のチップ面積が大きくなる。
のチップ面積が大きくなる。
また電源と接地間に直流的な導電路が形成されるため消
費電力が比較的大である。
費電力が比較的大である。
ところがダイナミックゲートは第２図に示すような回路
構成で、その動作はまずφｌのクロックパルスでＡ点を
負に充電してリセット状態に保ち、次にクロックパルス
φ２により入力内容をＡ点にセットする。
構成で、その動作はまずφｌのクロックパルスでＡ点を
負に充電してリセット状態に保ち、次にクロックパルス
φ２により入力内容をＡ点にセットする。
このように、ダイナミックゲートを使用した場合は電源
と接地間にはいかなる時も直流の導電路が形成されない
。
と接地間にはいかなる時も直流の導電路が形成されない
。
従って電力消費としてはゲート容量の充放電エネルギー
と、直流漏洩電流分のみで非常に少い。
と、直流漏洩電流分のみで非常に少い。
又トランジスタＱ１．Ｑ２が同時にＯＮすることがない
ので、両者のオン抵抗に差をつける必要が全くなくすべ
てのＭＯＳＦＥＴを最も小さい同一型式のパターンで製
作することができる（いわゆるレシオレス型である）。
ので、両者のオン抵抗に差をつける必要が全くなくすべ
てのＭＯＳＦＥＴを最も小さい同一型式のパターンで製
作することができる（いわゆるレシオレス型である）。
しかし入力と出力との間に１／４ビツトから１／２ビッ
ト時間遅れが生じるため、２段以上連続して上記ダイナ
ミックゲートを使用すると誤りを生ずるおそれがある。
ト時間遅れが生じるため、２段以上連続して上記ダイナ
ミックゲートを使用すると誤りを生ずるおそれがある。
このように、ダイナミックゲートを用いる方が集積化に
とってより有利ではあるが、反面時間遅れ等で論理が複
雑になる欠点がある。
とってより有利ではあるが、反面時間遅れ等で論理が複
雑になる欠点がある。
本考案は上記欠点を除去してディジタル回路におけるラ
ンダムロジック部分を２相レシオレス回路で構成した集
積回路装置を提供するものである。
ンダムロジック部分を２相レシオレス回路で構成した集
積回路装置を提供するものである。
第３図は本考案に使用する２相レシオレスの基本回路で
ある。
ある。
第１の基本回路ｔ１はクロックφ２が印加された負荷用
のＭＯ８ＦＥＴＱ７とアンド、オア、ナンド、ノア等の
論理を作っている論理回路りが、Ｑ７→Ｌの形で接続さ
れ、この論理回路Ｉ、はクロック信号φ２で制御される
。
のＭＯ８ＦＥＴＱ７とアンド、オア、ナンド、ノア等の
論理を作っている論理回路りが、Ｑ７→Ｌの形で接続さ
れ、この論理回路Ｉ、はクロック信号φ２で制御される
。
第２の基本回路ｔ２はクロック信号φ２が印加された負
荷用のＭＯＳＦＥＴ ＱＢとゲートにクロック信号φ
１が入力されたスイッチング用のＭＯ８ＦＥＴＱ９とア
ンド、オア、ナンド、ノア等の論理回路りがＱ８→Ｉ、
→Ｑ９の形で接続されている。
荷用のＭＯＳＦＥＴ ＱＢとゲートにクロック信号φ
１が入力されたスイッチング用のＭＯ８ＦＥＴＱ９とア
ンド、オア、ナンド、ノア等の論理回路りがＱ８→Ｉ、
→Ｑ９の形で接続されている。
上記２つの基本回路ｔ１．ｔ２を組み合せて使用するこ
とにより、論理レベルは正確に伝達することができる。
とにより、論理レベルは正確に伝達することができる。
例えば、第４図に示すようにナントゲートとオアゲート
で構成される入力Ａと入力Ｂとのに■１の論理をレシオ
型ＭＯ８ＦＥＴでスタティック型論理回路を構成しよう
とすれば第５図の回路になる。
で構成される入力Ａと入力Ｂとのに■１の論理をレシオ
型ＭＯ８ＦＥＴでスタティック型論理回路を構成しよう
とすれば第５図の回路になる。
第５図はレシオ型ＰチャンネルＭＯ８ＦＥＴで構成した
回路であり、信号のＨレベルを論理′ｌ“とする正論理
で説明している。
回路であり、信号のＨレベルを論理′ｌ“とする正論理
で説明している。
Ａ■Ｂ論理回路を本考案の基本回路ｔ１のみで構成しよ
うとすると第６図の如き構成が考えられる。
うとすると第６図の如き構成が考えられる。
この回路もＰチャンネルＭＯ８ＦＥＴで構成し１．正論
理で説明している。
理で説明している。
この回路の場合フリップフロップＦＣの読み込み時φ１
には誤った信号が読み込まれる。
には誤った信号が読み込まれる。
即ち入力レベルの評価を行う期間が前後段とも同じ時期
になり、後段の入力となる前後の出力ａがまだ安定して
いないので誤動作する。
になり、後段の入力となる前後の出力ａがまだ安定して
いないので誤動作する。
本考案は上記のような誤動作を防止するため、上記基本
回路ｔ１とｔ２を使用して、Ａ■Ｂ論理回路を第７図の
ように構成した。
回路ｔ１とｔ２を使用して、Ａ■Ｂ論理回路を第７図の
ように構成した。
この回路もＰチャンネ／Ｉ／ＭＯ８ＦＥＴを使用し、正
論理で説明する。
論理で説明する。
基本回路ｔ０のａ点が、クロック信号φ２のレベルが′
Ｌ“レベルに変化した期間プリチャージされ、Ｌ“から
’Ｈ“レベルに変化した時点で入力信号人及びＢのレベ
ルが評価されて基本回路ｔ２の論理回路に出力される。
Ｌ“レベルに変化した期間プリチャージされ、Ｌ“から
’Ｈ“レベルに変化した時点で入力信号人及びＢのレベ
ルが評価されて基本回路ｔ２の論理回路に出力される。
基本回路ｔ２ではクロック信号φ２が１１．ルベルの期
間はプリチャージ期間であるが、スイッチングＭＯ８の
ゲートに′Ｌ“レベルのクロック信号φ１が入力された
状態ではじめて入力信号人及びＢのレベルが評価されて
、出力信号Ａ■Ｂが導出される。
間はプリチャージ期間であるが、スイッチングＭＯ８の
ゲートに′Ｌ“レベルのクロック信号φ１が入力された
状態ではじめて入力信号人及びＢのレベルが評価されて
、出力信号Ａ■Ｂが導出される。
即ち基本回路ｔ１はクロック信号φ２とクロック信号φ
１の間に評価期間が設けられ、基本回路ｔ２はクロック
信号φ１の期間が評価期間となるため、両基本回路で入
力信号の評価期間がずれる結果となり、誤動作を防ぐこ
とができる。
１の間に評価期間が設けられ、基本回路ｔ２はクロック
信号φ１の期間が評価期間となるため、両基本回路で入
力信号の評価期間がずれる結果となり、誤動作を防ぐこ
とができる。
同第８図は動作説明に供する信号波形で、第８図ａはク
ロック信号φ１．φ２、入力信号Ａ、Ｂ及びフリップフ
ロップＦＣの出力Ｃの関係を示し、同図すは第５図に示
す回路で構成した場合、同図Ｃは第６図に示す回路で構
成した場合及び同図ｄは第７図で示す回路で構成した場
合の信号波形図で、第８図ｄが評価期間に重なりの生じ
ない本考案による一実施例のタイムチャートを示す。
ロック信号φ１．φ２、入力信号Ａ、Ｂ及びフリップフ
ロップＦＣの出力Ｃの関係を示し、同図すは第５図に示
す回路で構成した場合、同図Ｃは第６図に示す回路で構
成した場合及び同図ｄは第７図で示す回路で構成した場
合の信号波形図で、第８図ｄが評価期間に重なりの生じ
ない本考案による一実施例のタイムチャートを示す。
以上本考案によれば、２相のクロック信号でランダムロ
ジック部をレシオレス回路で構成することができ、各回
路間の接続が容易になり、複数回路を接続することが要
求される論理においても回路設計が簡単になり、集積回
路化が容易になると共にレシオレス回路に依っているた
めチップサイズを小型化することかでき、また消費電力
の低減を何等損うこともない。
ジック部をレシオレス回路で構成することができ、各回
路間の接続が容易になり、複数回路を接続することが要
求される論理においても回路設計が簡単になり、集積回
路化が容易になると共にレシオレス回路に依っているた
めチップサイズを小型化することかでき、また消費電力
の低減を何等損うこともない。
第１図はスタティックゲートの回路図、第２図はダイナ
ミックゲートの回路図、第３図は本考案の基本回路図、
第４図はＡ■Ｂ論理回路図、第５図はＡ■Ｂ論理をレシ
オ ＭＯＳＦＥＴで構成した場合の回路図、第６図はＡ
■Ｂを本考案の基本回路ｔ１だけで構成した場合の回路
図、第７図は本考案の一実施例の回路図、第８図は第５
図〜第７図の動作を説明するタイムチャートである。 符号、Ｑ１〜Ｑ９・・・・・・トランジス気φ１１φ２
・・・・・・クロックパルス。
ミックゲートの回路図、第３図は本考案の基本回路図、
第４図はＡ■Ｂ論理回路図、第５図はＡ■Ｂ論理をレシ
オ ＭＯＳＦＥＴで構成した場合の回路図、第６図はＡ
■Ｂを本考案の基本回路ｔ１だけで構成した場合の回路
図、第７図は本考案の一実施例の回路図、第８図は第５
図〜第７図の動作を説明するタイムチャートである。 符号、Ｑ１〜Ｑ９・・・・・・トランジス気φ１１φ２
・・・・・・クロックパルス。
Claims (1)
- クロック信号として位相が異なる第１クロツクパルス及
び第２クロツクパルスのみが導入され、負荷ＭＯ８と論
理回路が接続されて上記第１クロツクパルスの導入によ
り第２クロツクパルスが導入されるまでの期間に入力信
号のレベルを判定する第１のレシオレス回路と、該第１
のレシオレス回路の出力が導入された論理回路を第１ク
ロツクパルスが印加された負荷ＭＯ８と第２クロツクパ
ルスが入力されγこスイッチングＭＯ８間に接続して第
２クロツクパルスの導入により入力信号のレベルを判定
する第２のレシオレス回路とを備えてなる集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978107355U JPS5821236Y2 (ja) | 1978-08-03 | 1978-08-03 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978107355U JPS5821236Y2 (ja) | 1978-08-03 | 1978-08-03 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5444672U JPS5444672U (ja) | 1979-03-27 |
| JPS5821236Y2 true JPS5821236Y2 (ja) | 1983-05-06 |
Family
ID=29051389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978107355U Expired JPS5821236Y2 (ja) | 1978-08-03 | 1978-08-03 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821236Y2 (ja) |
-
1978
- 1978-08-03 JP JP1978107355U patent/JPS5821236Y2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1972 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5444672U (ja) | 1979-03-27 |
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