JPH0683065B2 - 分周回路 - Google Patents
分周回路Info
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- JPH0683065B2 JPH0683065B2 JP63028475A JP2847588A JPH0683065B2 JP H0683065 B2 JPH0683065 B2 JP H0683065B2 JP 63028475 A JP63028475 A JP 63028475A JP 2847588 A JP2847588 A JP 2847588A JP H0683065 B2 JPH0683065 B2 JP H0683065B2
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- Japan
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- inverter
- input
- output
- circuit
- clock signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路等における分周回路に関する
ものである。
ものである。
（従来の技術） 従来、このような分野の技術としては、電子情報通信学
会創立70周年記念総合全国大会講演論文集No.396（昭6
2）長船・榎木・村口・大和田著「20GHZGaAsダイナミッ
ク分周器」P.2−200に記載されるものがあった。以下、
その構成を図を用いて説明する。
会創立70周年記念総合全国大会講演論文集No.396（昭6
2）長船・榎木・村口・大和田著「20GHZGaAsダイナミッ
ク分周器」P.2−200に記載されるものがあった。以下、
その構成を図を用いて説明する。
第２図は従来の分周回路の一構成例を示すブロック図で
ある。
ある。
この分周回路では、インバータ１、スイッチ２、ソース
フォロワ回路３、及びスイッチ４がリング状に接続さ
れ、そのインバータ１及びソースフォロワ回路３の入力
側が容量5,6を介してそれぞれ接地されると共に、その
ソースフォロワ回路３の出力側から出力端子OUTが引き
出されている。
フォロワ回路３、及びスイッチ４がリング状に接続さ
れ、そのインバータ１及びソースフォロワ回路３の入力
側が容量5,6を介してそれぞれ接地されると共に、その
ソースフォロワ回路３の出力側から出力端子OUTが引き
出されている。
第３図は第２図の分周回路の回路図である。
この分周回路では、インバータ１が電界効果トランジス
タ（以下、FETという）1a,1b,1c,1d及びショットキーダ
イオード1e,1fで構成され、さらに各スイッチ2,4がFET2
a,4aで、ソースフォロワ回路３がFET3a,3bでそれぞれ構
成されている。また、第２図の容量５はFET1bのゲート
の入力容量、及びそのゲートに接続された配線による容
量を集中定数で表わしたものに相当し、同様に容量６は
FET3aのゲートの入力容量、及びそのゲートに接続され
た配線による容量を集中定数で表わしたものに相当す
る。
タ（以下、FETという）1a,1b,1c,1d及びショットキーダ
イオード1e,1fで構成され、さらに各スイッチ2,4がFET2
a,4aで、ソースフォロワ回路３がFET3a,3bでそれぞれ構
成されている。また、第２図の容量５はFET1bのゲート
の入力容量、及びそのゲートに接続された配線による容
量を集中定数で表わしたものに相当し、同様に容量６は
FET3aのゲートの入力容量、及びそのゲートに接続され
た配線による容量を集中定数で表わしたものに相当す
る。
なお、第３図中のVdd,Vssは第1,第２の電源電位、CKは
クロック信号、▲▼は反転クロック信号、N1,N2,N3
はノードである。
クロック信号、▲▼は反転クロック信号、N1,N2,N3
はノードである。
先ず、第２図を参照しつつ分周回路の基本的な動作を説
明する。
明する。
初期状態として、容量５に電荷が充電され、スイッチ２
が閉じ、スイッチ４が開いているものとする。この場
合、インバータの入力側には“H"の信号が入力されてい
ることになり、そのインバータ１の出力側には“L"の信
号が出力される。スイッチ２が閉じているので、容量６
の電荷は放電され、ソースフォロワ回路３の入力側には
“L"の信号が入力され、そのソースフォロワ回路３の出
力側が“L"となる。
が閉じ、スイッチ４が開いているものとする。この場
合、インバータの入力側には“H"の信号が入力されてい
ることになり、そのインバータ１の出力側には“L"の信
号が出力される。スイッチ２が閉じているので、容量６
の電荷は放電され、ソースフォロワ回路３の入力側には
“L"の信号が入力され、そのソースフォロワ回路３の出
力側が“L"となる。
スイッチ２が開き、スイッチ４が閉じると、ソースフォ
ロワ回路３の出力側が“L"のため、容量５の電荷は放電
され、インバータ１の入力側には“L"、従ってそのイン
バータ１の出力側は“H"となる。
ロワ回路３の出力側が“L"のため、容量５の電荷は放電
され、インバータ１の入力側には“L"、従ってそのイン
バータ１の出力側は“H"となる。
スイッチ２が閉じ、スイッチ４が開くと、容量６はイン
バータ１の出力により充電が行われ、ソースフォロワ回
路３の入力側には“H"、その出力側には“H"が出力され
るという動作を行う。
バータ１の出力により充電が行われ、ソースフォロワ回
路３の入力側には“H"、その出力側には“H"が出力され
るという動作を行う。
これにより、ソースフォロワ回路３の出力側に接続され
た出力端子OUTには、スイッチ2,4の開閉周期の倍の周期
の信号が出力され、分周回路として動作する。
た出力端子OUTには、スイッチ2,4の開閉周期の倍の周期
の信号が出力され、分周回路として動作する。
ところで、スイッチ４が開いて容量５に電荷が充電され
ている場合、その容量５の電荷はインバータ１の入力イ
ンピーダンス、及びスイッチ４のリーク電流により放電
されるため、あまり長い間この状態のままでいることは
できない。また、スイッチ２が開いている時の容量６の
電荷も同様に、ソースフォロワ回路３の入力インピーダ
ンス、及びスイッチ２のリーク電流により、長時間この
状態を保つことはできない。そのため、この分周回路
は、容量5,6の充放電時間と、インバータ１及びソース
フォロワ回路３の入力から出力の遅延時間とで決まる限
られた周期の信号でのみ分周動作を行うダイナミック分
周回路として動作する。
ている場合、その容量５の電荷はインバータ１の入力イ
ンピーダンス、及びスイッチ４のリーク電流により放電
されるため、あまり長い間この状態のままでいることは
できない。また、スイッチ２が開いている時の容量６の
電荷も同様に、ソースフォロワ回路３の入力インピーダ
ンス、及びスイッチ２のリーク電流により、長時間この
状態を保つことはできない。そのため、この分周回路
は、容量5,6の充放電時間と、インバータ１及びソース
フォロワ回路３の入力から出力の遅延時間とで決まる限
られた周期の信号でのみ分周動作を行うダイナミック分
周回路として動作する。
次に、第４図のタイミングチャートを参照しつつ第３図
の分周回路の具体的な動作を説明する。
の分周回路の具体的な動作を説明する。
初期状態としてクロック信号CK、ノードN2,N3、及び出
力端子OUTが“L"、反転クロック信号▲▼及びノー
ドN1が“H"とする。クロック信号CKが“L"→“H"、反転
クロック信号▲▼が“H"→“L"に変わると、ノード
N1の信号がFET2aを通してノードN2に伝わり、そのノー
ドN2が“L"から“H"に変わる。そのため出力端子OUTが
“L"から“H"に変わる。次に、クロック信号CKが“H"→
“L"、反転クロック信号▲▼が“L"→“H"に変わる
と、出力端子OUTの信号がFET4aを通してノードN3に伝わ
り、そのノードN3が“L"から“H"に変わる。そのためノ
ードN1が“H"から“L"に変わる。このように出力端子OU
Tには、クロック信号CK及び反転クロック信号▲▼
の倍の周期の信号が表われ、分周回路として動作する。
力端子OUTが“L"、反転クロック信号▲▼及びノー
ドN1が“H"とする。クロック信号CKが“L"→“H"、反転
クロック信号▲▼が“H"→“L"に変わると、ノード
N1の信号がFET2aを通してノードN2に伝わり、そのノー
ドN2が“L"から“H"に変わる。そのため出力端子OUTが
“L"から“H"に変わる。次に、クロック信号CKが“H"→
“L"、反転クロック信号▲▼が“L"→“H"に変わる
と、出力端子OUTの信号がFET4aを通してノードN3に伝わ
り、そのノードN3が“L"から“H"に変わる。そのためノ
ードN1が“H"から“L"に変わる。このように出力端子OU
Tには、クロック信号CK及び反転クロック信号▲▼
の倍の周期の信号が表われ、分周回路として動作する。
（発明が解決しようとする課題） しかしながら、上記構成の分周回路では、次のような問
題点があった。
題点があった。
第３図の分周回路において、クロック信号CKと反転クロ
ック信号▲▼の位相がずれ、同時に“L"あるいは
“H"となる時間が長くなると、各ノードのレベルが決ま
らなくなり、分周回路として動作しなくなってしまう。
つまり、この分周回路はかならず２相のクロック信号を
入力しなければならず、しかもその位相を最適に調整し
なければ、分周回路として動作しなくなってしまうとい
う問題点があった。
ック信号▲▼の位相がずれ、同時に“L"あるいは
“H"となる時間が長くなると、各ノードのレベルが決ま
らなくなり、分周回路として動作しなくなってしまう。
つまり、この分周回路はかならず２相のクロック信号を
入力しなければならず、しかもその位相を最適に調整し
なければ、分周回路として動作しなくなってしまうとい
う問題点があった。
本発明は前記従来技術が持っていた問題点として、２相
のクロック信号を必要とし、その２相のクロック信号の
位相差が動作に大きく影響するという点について解決し
た分周回路を提供するものである。
のクロック信号を必要とし、その２相のクロック信号の
位相差が動作に大きく影響するという点について解決し
た分周回路を提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、分周回路におい
て、入力に対し反転した信号を出力する第１および第２
のインバータと、複数個のインバータの縦続接続により
なる第１および第２のインバータ列と、制御電極により
第１と第２の電極間がオン，オフ制御される第１および
第２のトランジスタとを備え、前記第１のインバータの
出力側を、前記第２のインバータの入力側、第２のトラ
ンジスタの第２の電極、及び第２のインバータ列の入力
側にそれぞれ接続し、前記第２のインバータの出力側
を、前記第１のインバータの入力側、第１のトランジス
タの第２の電極、及び第１のインバータ列の入力側にそ
れぞれ接続する。さらに、前記第１および第２のインバ
ータ列が偶数個のインバータで構成されている場合、前
記第１のインバータ列の出力側を前記第２のトランジス
タの第１の電極に接続すると共に、前記第２のインバー
タ列の出力側を前記第１のトランジスタの第１の電極に
接続し、前記第１および第２のインバータ列が奇数個の
インバータで構成されている場合、前記第１のインバー
タ列の出力側を前記第１のトランジスタの第１の電極に
接続すると共に、前記第２のインバータ列の出力側を前
記第２のトランジスタの第１の電極に接続する。そし
て、前記第１および第２のトランジスタのゲートに単相
のクロック信号を入力し、前記第１および第２のインバ
ータ列の出力側の少なくとも一方から出力を取り出すよ
うにしたものである。
て、入力に対し反転した信号を出力する第１および第２
のインバータと、複数個のインバータの縦続接続により
なる第１および第２のインバータ列と、制御電極により
第１と第２の電極間がオン，オフ制御される第１および
第２のトランジスタとを備え、前記第１のインバータの
出力側を、前記第２のインバータの入力側、第２のトラ
ンジスタの第２の電極、及び第２のインバータ列の入力
側にそれぞれ接続し、前記第２のインバータの出力側
を、前記第１のインバータの入力側、第１のトランジス
タの第２の電極、及び第１のインバータ列の入力側にそ
れぞれ接続する。さらに、前記第１および第２のインバ
ータ列が偶数個のインバータで構成されている場合、前
記第１のインバータ列の出力側を前記第２のトランジス
タの第１の電極に接続すると共に、前記第２のインバー
タ列の出力側を前記第１のトランジスタの第１の電極に
接続し、前記第１および第２のインバータ列が奇数個の
インバータで構成されている場合、前記第１のインバー
タ列の出力側を前記第１のトランジスタの第１の電極に
接続すると共に、前記第２のインバータ列の出力側を前
記第２のトランジスタの第１の電極に接続する。そし
て、前記第１および第２のトランジスタのゲートに単相
のクロック信号を入力し、前記第１および第２のインバ
ータ列の出力側の少なくとも一方から出力を取り出すよ
うにしたものである。
また、前記第１および第２のインバータのいずれか一方
または両方を２入力のナンドゲート、あるいは２入力の
ノアゲートに置き換え、そのナンドゲートあるいはノア
ゲートの一入力側に制御信号を接続してもよい。
または両方を２入力のナンドゲート、あるいは２入力の
ノアゲートに置き換え、そのナンドゲートあるいはノア
ゲートの一入力側に制御信号を接続してもよい。
（作 用） 本発明によれば、以上のように分周回路を構成したの
で、第1,第２のトランジスタ及び第1,第２のインバータ
は、単相のクロック信号に基づき、入力信号を一時保持
するように働く。さらに、第1,第２のインバータ列は、
前記の一時保持した信号を所定時間遅延させ、それを駆
動して出力信号の形で出力するように働く。これによ
り、単相のクロック信号で安定した分周動作が行える。
で、第1,第２のトランジスタ及び第1,第２のインバータ
は、単相のクロック信号に基づき、入力信号を一時保持
するように働く。さらに、第1,第２のインバータ列は、
前記の一時保持した信号を所定時間遅延させ、それを駆
動して出力信号の形で出力するように働く。これによ
り、単相のクロック信号で安定した分周動作が行える。
従って前記問題点を除去できるのである。
また、第1,第２のインバータをナンドゲート、あるいは
ノアゲートで置き換えれば、制御信号によりリセット動
作等が行え、機能の向上が図れる。
ノアゲートで置き換えれば、制御信号によりリセット動
作等が行え、機能の向上が図れる。
（実施例） 第１図は本発明の第１の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路は、クロック信号CKによりオン，オフ動作
する第1,第２のトランジスタ、例えば第1,第２のFET11,
12を有し、そのFET11,12のゲート（制御電極）がクロツ
ク信号CKに接続されると共に、第１のFET11のソース
（第２の電極）が第１のインバータ21の入力側、第２の
インバータ22の出力側、及び第１のインバータ列31の入
力側にそれぞれ接続され、第２のFETのソース（第２の
電極）が第１のインバータ21の出力側、第２のインバー
タ22の入力側、及び第２のインバータ列32の入力側にそ
れぞれ接続されている。第1,第２のFET11,12及び第1,第
２のインバータ21,22は、クロック式号CKに基づき入力
を一時保持する機能を有している。第１のインバータ列
31は、偶数個のインバータ31a,31bの縦続接続によりな
り、その出力側が第２のFET12のドレイン（第１の電
極）、及び反転出力端子▲▼に接続されている。
同様に、第２のインバータ列32は、偶数個のインバータ
32a,32bの縦続接続よりなり、その出力側が第１のFET11
のドレイン（第１の電極）、及び出力端子OUTに接続さ
れている。これらの第1,第２のインバータ列31,32は、
第1,第２のインバータ21,22の出力を所定時間遅延し、
それを駆動する機能を有している。
する第1,第２のトランジスタ、例えば第1,第２のFET11,
12を有し、そのFET11,12のゲート（制御電極）がクロツ
ク信号CKに接続されると共に、第１のFET11のソース
（第２の電極）が第１のインバータ21の入力側、第２の
インバータ22の出力側、及び第１のインバータ列31の入
力側にそれぞれ接続され、第２のFETのソース（第２の
電極）が第１のインバータ21の出力側、第２のインバー
タ22の入力側、及び第２のインバータ列32の入力側にそ
れぞれ接続されている。第1,第２のFET11,12及び第1,第
２のインバータ21,22は、クロック式号CKに基づき入力
を一時保持する機能を有している。第１のインバータ列
31は、偶数個のインバータ31a,31bの縦続接続によりな
り、その出力側が第２のFET12のドレイン（第１の電
極）、及び反転出力端子▲▼に接続されている。
同様に、第２のインバータ列32は、偶数個のインバータ
32a,32bの縦続接続よりなり、その出力側が第１のFET11
のドレイン（第１の電極）、及び出力端子OUTに接続さ
れている。これらの第1,第２のインバータ列31,32は、
第1,第２のインバータ21,22の出力を所定時間遅延し、
それを駆動する機能を有している。
なお、第１図中、N21はインバータ21出力側ノード、N22
はインバータ22の出力側ノード、N31はインバータ31aの
出力側ノード、N32はインバータ32aの出力側ノードであ
る。
はインバータ22の出力側ノード、N31はインバータ31aの
出力側ノード、N32はインバータ32aの出力側ノードであ
る。
第５図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。
参照しつつ第１図の動作を説明する。
まず、初期状態としてノードN21が“L"、ノードN22が
“H"、クロック信号CKが“L"とすると、ノードN31及び
出力端子OUTが“L"、ノードN32及び反転出力端子▲
▼が“H"となる。クロック信号CKが“L"から“H"に変
わると、出力端子OUT及び反転出力端子▲▼の信
号がFET11,12を通してノードN21,N22に伝わり、そのFET
11,12による遅延時間t1後にノードN21,N22のレベルがそ
れぞれ“L"から“H"、“H"から“L"に変わり、さらにイ
ンバータ31a,32aの遅延時間t2後にノードN31,N32のレベ
ルがそれぞれ“L"から“H"、“H"から“L"に変わる。さ
らにインバータ31b,32bの遅延時間t3後に、出力端子OUT
及び反転出力端子▲▼がそれぞれ“L"から“H"、
“H"から“L"に変わる。
“H"、クロック信号CKが“L"とすると、ノードN31及び
出力端子OUTが“L"、ノードN32及び反転出力端子▲
▼が“H"となる。クロック信号CKが“L"から“H"に変
わると、出力端子OUT及び反転出力端子▲▼の信
号がFET11,12を通してノードN21,N22に伝わり、そのFET
11,12による遅延時間t1後にノードN21,N22のレベルがそ
れぞれ“L"から“H"、“H"から“L"に変わり、さらにイ
ンバータ31a,32aの遅延時間t2後にノードN31,N32のレベ
ルがそれぞれ“L"から“H"、“H"から“L"に変わる。さ
らにインバータ31b,32bの遅延時間t3後に、出力端子OUT
及び反転出力端子▲▼がそれぞれ“L"から“H"、
“H"から“L"に変わる。
次に、クロック信号CKが“H"から“L"に変わると、ノー
ドN21,N31及び出力端子OUTは“H"、ノードN22,N32及び
出力端子▲▼は“L"を保持する状態となる。さら
にクロック信号CKが“L"から“H"になると、出力端子OU
T及び反転出力端子▲▼の信号がFET11,12を通し
てノードN21,N22に伝わり、そのノードN21,N22のレベル
を反転させるという動作を行い、結局印加されたクロッ
ク信号CKの周期の倍の周期の信号が出力端子OUT及び反
転出力端子▲▼から出力され、分周回路として動
作する。
ドN21,N31及び出力端子OUTは“H"、ノードN22,N32及び
出力端子▲▼は“L"を保持する状態となる。さら
にクロック信号CKが“L"から“H"になると、出力端子OU
T及び反転出力端子▲▼の信号がFET11,12を通し
てノードN21,N22に伝わり、そのノードN21,N22のレベル
を反転させるという動作を行い、結局印加されたクロッ
ク信号CKの周期の倍の周期の信号が出力端子OUT及び反
転出力端子▲▼から出力され、分周回路として動
作する。
ところで、クロック信号CKが“H"にある時間が（t1＋t2
＋t3）の時間より長くなると、出力端子OUT及び反転出
力端子▲▼の信号がFET11,12を介してノードN21,
N22のレベルを反転させた後、インバータ列31,32を通し
て出力端子OUT及び反転出力端子▲▼の信号を再
び反転させる。そのためノードN21,N22のレベルが再び
反転されてしまうため、分周回路として動作しなくな
る。また、クロック信号CKの周期が（t1＋t2＋t3）の時
間より短いと、やはり分周回路として動作しない。すな
わち、この回路はある範囲の周波数に対してのみ動作す
るダイナミック分周回路として動作する。
＋t3）の時間より長くなると、出力端子OUT及び反転出
力端子▲▼の信号がFET11,12を介してノードN21,
N22のレベルを反転させた後、インバータ列31,32を通し
て出力端子OUT及び反転出力端子▲▼の信号を再
び反転させる。そのためノードN21,N22のレベルが再び
反転されてしまうため、分周回路として動作しなくな
る。また、クロック信号CKの周期が（t1＋t2＋t3）の時
間より短いと、やはり分周回路として動作しない。すな
わち、この回路はある範囲の周波数に対してのみ動作す
るダイナミック分周回路として動作する。
以上説明したように、この分周回路は単相のクロック信
号CKで動作するため、従来の回路のように２相のクロッ
ク信号の位相を調整する必要がなく、より安定な分周回
路として動作する。さらに、動作速度を決める遅延経路
がインバータ２段とFET1段であるため、従来の回路（ゲ
ート２段とFET2段）より少なく、従来の回路より高い周
波数まで動作させることができる。
号CKで動作するため、従来の回路のように２相のクロッ
ク信号の位相を調整する必要がなく、より安定な分周回
路として動作する。さらに、動作速度を決める遅延経路
がインバータ２段とFET1段であるため、従来の回路（ゲ
ート２段とFET2段）より少なく、従来の回路より高い周
波数まで動作させることができる。
また、この分周回路を低い周波数で使用するためには、
第1,第２のインバータ列31,32のインバータ段数を増す
ことにより、遅延経路の遅延時間を増して低い周波数に
応答させることも可能となる。この例が第６図に示され
ている。
第1,第２のインバータ列31,32のインバータ段数を増す
ことにより、遅延経路の遅延時間を増して低い周波数に
応答させることも可能となる。この例が第６図に示され
ている。
第６図は本発明の第２の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路では、第1,第２のインバータ列31,32をそ
れぞれ５段のインバータ31a〜31e,32a〜32eで構成した
ものである。第1,第２のインバータ列31,32は奇数段の
インバータで構成されているため、第１のインバータ列
31の出力側が出力端子OUT及び第１のFET11のドレインに
接続され、第２のインバータ列32の出力側が反転出力端
子▲▼及び第２のFET12のドレインに接続されて
いる。
れぞれ５段のインバータ31a〜31e,32a〜32eで構成した
ものである。第1,第２のインバータ列31,32は奇数段の
インバータで構成されているため、第１のインバータ列
31の出力側が出力端子OUT及び第１のFET11のドレインに
接続され、第２のインバータ列32の出力側が反転出力端
子▲▼及び第２のFET12のドレインに接続されて
いる。
このような構成にしても、第１の実施例とほぼ同様の作
用、効果が得られるばかりか、インバータ列31,32の段
数を増加しているために、低周波数に対して応答可能と
なる。
用、効果が得られるばかりか、インバータ列31,32の段
数を増加しているために、低周波数に対して応答可能と
なる。
第７図は本発明の第３の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路は、第１図の分周回路にパルス生成回路40
を付加したものである。パルス生成回路40は、クロック
信号CKを反転するインバータ41と、このインバータ41の
出力側ノードN41の信号とクロック信号CKとの否定論理
和をとってそれをノードN42を介して第1,第２のFET11,1
2のゲートに与えるノアゲート（以下、NORゲートとい
う）42とで、構成されている。
を付加したものである。パルス生成回路40は、クロック
信号CKを反転するインバータ41と、このインバータ41の
出力側ノードN41の信号とクロック信号CKとの否定論理
和をとってそれをノードN42を介して第1,第２のFET11,1
2のゲートに与えるノアゲート（以下、NORゲートとい
う）42とで、構成されている。
第１図の回路において、クロック信号CKが“L"の間は、
各ノードのレベルがそのまの状態を保持しようとする安
定状態となるため、第７図に示すように、長い周期のク
ロック信号CKから“H"区間が短いパルスを作るパルス生
成回路40を付加することにより、十分に低い周波数から
応答するスタテックな分周回路として動作させることも
可能である。
各ノードのレベルがそのまの状態を保持しようとする安
定状態となるため、第７図に示すように、長い周期のク
ロック信号CKから“H"区間が短いパルスを作るパルス生
成回路40を付加することにより、十分に低い周波数から
応答するスタテックな分周回路として動作させることも
可能である。
第８図は第７図のタイミングチャートであり、この図を
参照しつつ第７図の動作を説明する。
参照しつつ第７図の動作を説明する。
入力されたクロック信号CKにより、ノードN41にはイン
バータ41の遅延時間t41だけ遅れ、位相の反転した信号
が表われる。この信号とクロック信号CKをNORゲート42
で否定論理和をとることにより、ノードN42には第８図
に示すような“H"区間の時間がt41のパルスが表われ
る。第５図で説明したように、第８図で示された周期の
長いクロック信号CKでは、第１図の回路が正常な動作を
しないが、“H"区間の長さがt41となった第８図のノー
ドN42に示されるクロック信号に対しては、この回路は
正常に動作する。つまり、パルス生成回路40を付加する
ことにより、十分に低い周波数から応答する分周回路を
構成することが可能となる。
バータ41の遅延時間t41だけ遅れ、位相の反転した信号
が表われる。この信号とクロック信号CKをNORゲート42
で否定論理和をとることにより、ノードN42には第８図
に示すような“H"区間の時間がt41のパルスが表われ
る。第５図で説明したように、第８図で示された周期の
長いクロック信号CKでは、第１図の回路が正常な動作を
しないが、“H"区間の長さがt41となった第８図のノー
ドN42に示されるクロック信号に対しては、この回路は
正常に動作する。つまり、パルス生成回路40を付加する
ことにより、十分に低い周波数から応答する分周回路を
構成することが可能となる。
第９図は本発明の第４の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路では、第１図の分周回路の例えば第１のイ
ンバータ21をNORゲート121に置き換えたものである。こ
のような構成にすると、制御信号Ｒにより、各ノードN2
1,N22,N31,N32の初期状態を決めることが可能なリセッ
ト機能を有する分周回路として動作させることができ
る。なお、第１図の第２のインバータ22をNORゲートで
置き換えたり、あるいは第１図の第１および第２のイン
バータ21,22双方をNORゲートで置き換えてもよい。
ンバータ21をNORゲート121に置き換えたものである。こ
のような構成にすると、制御信号Ｒにより、各ノードN2
1,N22,N31,N32の初期状態を決めることが可能なリセッ
ト機能を有する分周回路として動作させることができ
る。なお、第１図の第２のインバータ22をNORゲートで
置き換えたり、あるいは第１図の第１および第２のイン
バータ21,22双方をNORゲートで置き換えてもよい。
本発明は上記の実施例に限定されず、種々の変形が可能
である。その変形例としては、例えば次のようなものが
ある。
である。その変形例としては、例えば次のようなものが
ある。
（ａ） 第１図、第６図、第７図における第１と第２の
インバータ21,22のいずれか一方または双方をナンドゲ
ート（以下、NANDゲートという）で置き換えても、第９
図の回路とほぼ同様の作用、効果が得られる。
インバータ21,22のいずれか一方または双方をナンドゲ
ート（以下、NANDゲートという）で置き換えても、第９
図の回路とほぼ同様の作用、効果が得られる。
（ｂ） 第1,第２のトランジスタは、FET11,12以外のト
ランジスタで構成してもよい。
ランジスタで構成してもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、クロック
信号により、第1,第２のトランジスタ及び第1,第２のイ
ンバータで入力を一時保持し、その出力を第1,第２のイ
ンバータ列で所定時間遅延させ、それを駆動して出力信
号の形で出力するようにしたので、単相のクロック信号
て分周動作を行わせることができる。そのため、扱いや
すく、高速で、しかも安定した分周動作が可能となる。
また、第1,第２のインバータをNORゲートあるいはNAND
ゲートで置き換えれば、制御信号によってリセット動作
等を行わせることができ、それによって機能の向上が図
れる。
信号により、第1,第２のトランジスタ及び第1,第２のイ
ンバータで入力を一時保持し、その出力を第1,第２のイ
ンバータ列で所定時間遅延させ、それを駆動して出力信
号の形で出力するようにしたので、単相のクロック信号
て分周動作を行わせることができる。そのため、扱いや
すく、高速で、しかも安定した分周動作が可能となる。
また、第1,第２のインバータをNORゲートあるいはNAND
ゲートで置き換えれば、制御信号によってリセット動作
等を行わせることができ、それによって機能の向上が図
れる。
第１図は本発明の第１の実施例を示す分周回路の構成ブ
ロック図、第２図は従来の分周回路の構成ブロック図、
第３図は第２図の回路図、第４図は第３図のタイミング
チャート、第５図は第１図のタイミングチャート、第６
図，第７図は本発明の第2,第３の実施例を示す分周回路
の構成ブロック図、第８図は第７図のタイミングチャー
ト、第９図は本発明の第４の実施例を示す分周回路の構
成ブロック図である。 11,12……第1,第２のFET、21,22……第1,第２のインバ
ータ、31,32……第1,第２のインバータ列、121……NOR
ゲート、CK……クロック信号、Ｒ……制御信号。
ロック図、第２図は従来の分周回路の構成ブロック図、
第３図は第２図の回路図、第４図は第３図のタイミング
チャート、第５図は第１図のタイミングチャート、第６
図，第７図は本発明の第2,第３の実施例を示す分周回路
の構成ブロック図、第８図は第７図のタイミングチャー
ト、第９図は本発明の第４の実施例を示す分周回路の構
成ブロック図である。 11,12……第1,第２のFET、21,22……第1,第２のインバ
ータ、31,32……第1,第２のインバータ列、121……NOR
ゲート、CK……クロック信号、Ｒ……制御信号。
Claims (3)
- 【請求項１】入力に対し反転した信号を出力する第１お
よび第２のインバータと、複数個のインバータの縦続接
続よりなる第１および第２のインバータ列と、制御電極
により第１と第２の電極間がオン，オフ制御される第１
および第２のトランジスタとを備え、 前記第１のインバータの出力側を、前記第２のインバー
タの入力側、第２のトランジスタの第２の電極、及び第
２のインバータ列の入力側に接続し、 前記第２のインバータの出力側を、前記第１のインバー
タの入力側、第１のトランジスタの第２の電極、及び第
１のインバータ列の入力側に接続し、 前記第１のインバータ列の出力側を前記第１または第２
のトランジスタの第１の電極に接続すると共に、前記第
２のインバータ列の出力側を前記第２または第１のトラ
ンジスタの第１の電極に接続し、 前記第１および第２のトランジスタのゲートにクロック
信号を入力し、前記第１および第２のインバータ列の出
力側の少なくとも一方から出力を取り出すようにしたこ
とを特徴とする分周回路。 - 【請求項２】前記第１および第２のインバータのいずれ
か一方または両方を２入力のナンドゲートに置き換え、
そのナンドゲートの一入力側に制御信号を接続した請求
項１記載の分周回路。 - 【請求項３】前記第１および第２のインバータのいずれ
か一方または両方を２入力のノアゲートに置き換え、そ
のノアゲートの一入力側に制御信号を接続した請求項１
記載の分周回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028475A JPH0683065B2 (ja) | 1988-02-09 | 1988-02-09 | 分周回路 |
| CA000590239A CA1303688C (en) | 1988-02-09 | 1989-02-06 | Frequency-dividing circuit |
| EP89301152A EP0328339B1 (en) | 1988-02-09 | 1989-02-07 | Frequency-dividing circuit |
| DE68922506T DE68922506T2 (de) | 1988-02-09 | 1989-02-07 | Frequenzteilerschaltung. |
| US07/586,446 US5111489A (en) | 1988-02-09 | 1990-09-21 | Frequency-dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028475A JPH0683065B2 (ja) | 1988-02-09 | 1988-02-09 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01202923A JPH01202923A (ja) | 1989-08-15 |
| JPH0683065B2 true JPH0683065B2 (ja) | 1994-10-19 |
Family
ID=12249670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028475A Expired - Fee Related JPH0683065B2 (ja) | 1988-02-09 | 1988-02-09 | 分周回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5111489A (ja) |
| EP (1) | EP0328339B1 (ja) |
| JP (1) | JPH0683065B2 (ja) |
| CA (1) | CA1303688C (ja) |
| DE (1) | DE68922506T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352945A (en) * | 1993-03-18 | 1994-10-04 | Micron Semiconductor, Inc. | Voltage compensating delay element |
| JPH0738423A (ja) * | 1993-07-23 | 1995-02-07 | Mitsubishi Electric Corp | 分周回路 |
| JP3211952B2 (ja) | 1998-05-28 | 2001-09-25 | 日本電気株式会社 | 同期化回路 |
| US6229357B1 (en) * | 1999-09-02 | 2001-05-08 | Intel Corporation | Frequency divider and method |
| US6597211B2 (en) * | 2001-06-08 | 2003-07-22 | Broadcom Corporation | Clock divider circuit producing 0° and 90° outputs with a 50% duty cycle |
| JP4954639B2 (ja) * | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
| JP5032429B2 (ja) * | 2008-09-26 | 2012-09-26 | 株式会社東芝 | 磁気抵抗効果素子の製造方法、磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録再生装置 |
| JP5032430B2 (ja) * | 2008-09-26 | 2012-09-26 | 株式会社東芝 | 磁気抵抗効果素子の製造方法、磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録再生装置 |
| US8265568B2 (en) * | 2009-03-19 | 2012-09-11 | Qualcomm Incorporated | Frequency divider with synchronized outputs |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3131317A (en) * | 1962-03-20 | 1964-04-28 | Yee Seening | High frequency bistable transistor counter |
| JPS5032866A (ja) * | 1973-07-24 | 1975-03-29 | ||
| CH614093B (de) * | 1974-11-05 | Suwa Seikosha Kk | Elektronische schaltung, insbesondere zur verwendung in elektronischen uhren. | |
| US3971960A (en) * | 1975-03-05 | 1976-07-27 | Motorola, Inc. | Flip-flop false output rejection circuit |
| US4051389A (en) * | 1975-03-12 | 1977-09-27 | Hitachi, Ltd. | Flip-flop circuit |
| US4109209A (en) * | 1977-03-07 | 1978-08-22 | Rca Corporation | Pulse staggering circuit |
| US4476401A (en) * | 1983-01-31 | 1984-10-09 | Motorola, Inc. | Write strobe generator for clock synchronized memory |
| FR2548487B1 (fr) * | 1983-06-29 | 1985-10-25 | Labo Electronique Physique | Diviseur de frequence par deux |
-
1988
- 1988-02-09 JP JP63028475A patent/JPH0683065B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-06 CA CA000590239A patent/CA1303688C/en not_active Expired - Fee Related
- 1989-02-07 EP EP89301152A patent/EP0328339B1/en not_active Expired - Lifetime
- 1989-02-07 DE DE68922506T patent/DE68922506T2/de not_active Expired - Fee Related
-
1990
- 1990-09-21 US US07/586,446 patent/US5111489A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1303688C (en) | 1992-06-16 |
| EP0328339A3 (en) | 1990-09-26 |
| US5111489A (en) | 1992-05-05 |
| EP0328339B1 (en) | 1995-05-10 |
| EP0328339A2 (en) | 1989-08-16 |
| DE68922506D1 (de) | 1995-06-14 |
| DE68922506T2 (de) | 1996-02-08 |
| JPH01202923A (ja) | 1989-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |