JPH01202923A - 分周回路 - Google Patents
分周回路Info
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- JPH01202923A JPH01202923A JP63028475A JP2847588A JPH01202923A JP H01202923 A JPH01202923 A JP H01202923A JP 63028475 A JP63028475 A JP 63028475A JP 2847588 A JP2847588 A JP 2847588A JP H01202923 A JPH01202923 A JP H01202923A
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- inverter
- output
- circuit
- inverters
- clock signal
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- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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- 230000004048 modification Effects 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路等における分周回路に関する
ものである。
ものである。
（従来の技術）
従来、このような分野の技術としては、電子情報通信学
会創立７０周年記念総合全国大会講演論文集Ｎｏ、３９
６ （昭６２）兵船・積木・封口・大和田著’ ２００
Ｈｚ Ｇ ａ Ａ ｓダイナミック分周器ｊ Ｐ、２
−２００に記載されるものがあった。
会創立７０周年記念総合全国大会講演論文集Ｎｏ、３９
６ （昭６２）兵船・積木・封口・大和田著’ ２００
Ｈｚ Ｇ ａ Ａ ｓダイナミック分周器ｊ Ｐ、２
−２００に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は従来の分周回路の一構成例を示すブロック図で
ある。
ある。
この分周回路では、インバータ１、スイッチ２、ソース
フォロワ回路３、及び゛スイッチ１１がリング状に接続
され、その各インバータ１．３の入力側が容量５，６を
介してそれぞれ接地されると共に、そのインバータ３の
出力側から出力端子ＯＵＴが引き出されている。
フォロワ回路３、及び゛スイッチ１１がリング状に接続
され、その各インバータ１．３の入力側が容量５，６を
介してそれぞれ接地されると共に、そのインバータ３の
出力側から出力端子ＯＵＴが引き出されている。
第３図は第２図の分周回路の回路図である。
この分周回路では、インバータ１が電界効果トランジス
タ（以下、ＦＥＴという＞ｌａ、ｌｂ。
タ（以下、ＦＥＴという＞ｌａ、ｌｂ。
ｌｃ、ｌｄ及びショットキーダイオードｌｅ。
１ｆで構成され、さらに各スイッチ２，４がＦＥＴ２ａ
、４ａで、ソースフォロワ回路３がＦＥＴ３ａ、３ｂで
それぞれ構成されている。また、第２図の容■５はＦＥ
Ｔ１ｂのゲートの入力容量、及びそのゲートに接続され
た配線による容量を集中定数で表わしたものに相当し、
同様に容量６はＦＥＴ３ａのゲートの入力容量、及びそ
のゲートに接続された配線による容量を集中定数で表わ
したものに相当する。
、４ａで、ソースフォロワ回路３がＦＥＴ３ａ、３ｂで
それぞれ構成されている。また、第２図の容■５はＦＥ
Ｔ１ｂのゲートの入力容量、及びそのゲートに接続され
た配線による容量を集中定数で表わしたものに相当し、
同様に容量６はＦＥＴ３ａのゲートの入力容量、及びそ
のゲートに接続された配線による容量を集中定数で表わ
したものに相当する。
なお、第３図中のＶｄｄ、Ｖｓｓは第１．第２の電源電
位、ＣＫはクロック信号、でＩ“は反転クロック信号、
Ｎｌ、Ｎ２．Ｎ３はノートである。
位、ＣＫはクロック信号、でＩ“は反転クロック信号、
Ｎｌ、Ｎ２．Ｎ３はノートである。
先ず、第２図を参照しつつ分周回路の基本的な動作を説
明する。
明する。
初期状態として、容量５に電荷が充電され、スイッチ２
が閉じ、スイッチ４が開いているものとする。この場合
、インバータ１の入力側にはＨ′の信号が入力されてい
ることになり、そのインバータ１の出力（則には“Ｌ”
の信−号が出力される。
が閉じ、スイッチ４が開いているものとする。この場合
、インバータ１の入力側にはＨ′の信号が入力されてい
ることになり、そのインバータ１の出力（則には“Ｌ”
の信−号が出力される。
スイッチ２が閉しているので、容量６の電荷は放電され
、ソースフォロワ回路３の入力側には“Ｌ”の信号が入
力され、そのソースフォロワ回路３の出力（則がｆｌｔ
、ＩＩとなる。
、ソースフォロワ回路３の入力側には“Ｌ”の信号が入
力され、そのソースフォロワ回路３の出力（則がｆｌｔ
、ＩＩとなる。
スイッチ２が開き、スイッチ４が閉じると、ソースフォ
ロワ回路３の出力側が；Ｌ″のため、容量５の電荷は放
電され、インバータ１の入力端には”Ｌ”、従ってその
インバータ１の出力側はＩＩ Ｈ１１となる。
ロワ回路３の出力側が；Ｌ″のため、容量５の電荷は放
電され、インバータ１の入力端には”Ｌ”、従ってその
インバータ１の出力側はＩＩ Ｈ１１となる。
スイッチ２が閉じ、スイッチ３が開くと、容量６はイン
バータ１の出力により充電が行われ、ソースフォロワ回
路３の入力側には“Ｈ″、その出力１則にはＩＩ ＨＩ
Ｉが出力されるという動作を行う。
バータ１の出力により充電が行われ、ソースフォロワ回
路３の入力側には“Ｈ″、その出力１則にはＩＩ ＨＩ
Ｉが出力されるという動作を行う。
これにより、ソースフォロワ回路３の出力側に接続され
た出力端子ＯＵＴには、スイッチ２．４の開閉周期の倍
の周期の信号が出力され、分周回路として動作する。
た出力端子ＯＵＴには、スイッチ２．４の開閉周期の倍
の周期の信号が出力され、分周回路として動作する。
ところで、スイッチ４が開いて容量５に電荷が充電され
ている場合、その容量５の電荷はインバータ１の入力イ
ンピーダンス、及びスイッチ４のリーク電流により放電
されるため、あまり長い間この状態のままでいることは
できない。また、スイッチ２が開いている時の容量６の
電荷も同様に、ソースフォロワ回路３の入力インピーダ
ンス、及びスイッチ２のリーク電流により、長時間この
状態を保つことはできない。そのため、この分周囲路は
、容量５，６の充放電時間と、インバータ１及びソース
フォロワ回路４の入力から出力の遅延時間とで決まる限
られた周期の信号でのみ分周動作を行うダイナミック分
周回路として動作する。
ている場合、その容量５の電荷はインバータ１の入力イ
ンピーダンス、及びスイッチ４のリーク電流により放電
されるため、あまり長い間この状態のままでいることは
できない。また、スイッチ２が開いている時の容量６の
電荷も同様に、ソースフォロワ回路３の入力インピーダ
ンス、及びスイッチ２のリーク電流により、長時間この
状態を保つことはできない。そのため、この分周囲路は
、容量５，６の充放電時間と、インバータ１及びソース
フォロワ回路４の入力から出力の遅延時間とで決まる限
られた周期の信号でのみ分周動作を行うダイナミック分
周回路として動作する。
次に、第４図のタイミングチャートを参照しつつ第２図
の分周回路の具体的な動作を説明する。
の分周回路の具体的な動作を説明する。
初期状態としてクロック信号ＣＫ、ノードＮ２゜Ｎ３、
及び出力端子ＯＵＴが“ｔ、 １１、反転クロック信号
■及びソードＮ２がＨ″とする。クロック信号ＣＫが“
Ｌｌｌ ＝ ｌ″Ｈ′°、反転クロック信号でてが１１
）（ＩＩ ＝ ＩＩ Ｌ ＩＩに変わると、ノード１
の信号がＦＥＴ２ａを通してノードＮ２に伝わり、その
ノードＮ２が“Ｌパから“°Ｈパに変わる。そのため出
力端子０ｔＪＴが１−°゛から“Ｈｏｏに変わる。次に
、クロック信号ＣＫが“′Ｈ°°−′′Ｌパ、反転クロ
ック信号■が“′Ｌ″→“Ｈ１１に変わると、出力端子
ＯＵＴの信号がＦＥＴ４ａを通してノードＮ３に伝わり
、そのノードＮ３がＩＩ ＬＩ＋から“Ｈ″′に変わる
。そのためノードＮ１がＩＩ ＨＩＩから“Ｌ”に変わ
る。このように出力端子ＯＵＴには、クロック信号ＣＫ
及び反転クロック信号で玉−の倍の周期の信号が表われ
、分周回路として動作する。
及び出力端子ＯＵＴが“ｔ、 １１、反転クロック信号
■及びソードＮ２がＨ″とする。クロック信号ＣＫが“
Ｌｌｌ ＝ ｌ″Ｈ′°、反転クロック信号でてが１１
）（ＩＩ ＝ ＩＩ Ｌ ＩＩに変わると、ノード１
の信号がＦＥＴ２ａを通してノードＮ２に伝わり、その
ノードＮ２が“Ｌパから“°Ｈパに変わる。そのため出
力端子０ｔＪＴが１−°゛から“Ｈｏｏに変わる。次に
、クロック信号ＣＫが“′Ｈ°°−′′Ｌパ、反転クロ
ック信号■が“′Ｌ″→“Ｈ１１に変わると、出力端子
ＯＵＴの信号がＦＥＴ４ａを通してノードＮ３に伝わり
、そのノードＮ３がＩＩ ＬＩ＋から“Ｈ″′に変わる
。そのためノードＮ１がＩＩ ＨＩＩから“Ｌ”に変わ
る。このように出力端子ＯＵＴには、クロック信号ＣＫ
及び反転クロック信号で玉−の倍の周期の信号が表われ
、分周回路として動作する。
（発明が解決しようとする課題）
しかしながら、上記構成の分周回路では、次のような問
題点があった。
題点があった。
第３図の分周回路において、クロック信号ＣＫ及びは反
転クロック信号で７の位相がずれ、同時にＩＩ Ｌ １
１あるいは１１ ＨＩＩとなる時間が長くなると、各ノ
ードのレベルが決まらなくなり、分周回路として動作し
なくなってしまう。つまり、この分周回路はかならず２
相のクロック信号を入力しなければならず、しかもその
位相を最適に調整しなければ、分周回路として動作しな
くなってしまうという問題点があった。
転クロック信号で７の位相がずれ、同時にＩＩ Ｌ １
１あるいは１１ ＨＩＩとなる時間が長くなると、各ノ
ードのレベルが決まらなくなり、分周回路として動作し
なくなってしまう。つまり、この分周回路はかならず２
相のクロック信号を入力しなければならず、しかもその
位相を最適に調整しなければ、分周回路として動作しな
くなってしまうという問題点があった。
本発明は前記従来技術が持っていた問題点として、２相
のクロック信号を必要とし、その２相のクロック信号の
位相差が動作に大きく影響するという点について解決し
た分周回路を提供するものである。
のクロック信号を必要とし、その２相のクロック信号の
位相差が動作に大きく影響するという点について解決し
た分周回路を提供するものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、分周回路において
、入力に対し反転した信号を出力する第１および第２の
インバータと、複数個のインバータの縦続接続によりな
る第１および第２のインバータ列と、制御電極により第
１と第２の電極間がオン、オフ制御される第１および第
２のトランジスタとを備え、前記第１のインバータの出
力側を、前記第２のインバータの入力側、第２のトラン
ジスタの第２の電極、及び第２のインバータ列の入力側
にそれぞれ接続し、前記第２のインバータの出力側を、
前記第１のインバータの入力側、第１のトランジスタの
第２の電極、及び第１のインバータ列の入力側にそれぞ
れ接続する。さらに、前記第１および第２のインバータ
列が偶数個のインバータで構成されている場合、前記第
１のインバータ列の出力側を前記第２のトランジスタの
第１の電極に接続すると共に、前記第２のインバータ列
の出力側を前記第１のトランジスタの第１の電極に接続
し、前記第１および第２のインバータ列が奇数個のイン
バータで構成されている場合、前記第１のインバータ列
の出力側を前記第１のトランジスタの第１の電極に接続
すると共に、前記第２のインバータ列の出力側を前記第
２のトランジスタの第１の電極に接続する。そして、前
記第１および第２のトランジスタのゲートに単相のクロ
ック信号を入力し、前記第１および第２のインバータの
出力１則の少なくとも一方から出力を取り出すようにし
たものである。
、入力に対し反転した信号を出力する第１および第２の
インバータと、複数個のインバータの縦続接続によりな
る第１および第２のインバータ列と、制御電極により第
１と第２の電極間がオン、オフ制御される第１および第
２のトランジスタとを備え、前記第１のインバータの出
力側を、前記第２のインバータの入力側、第２のトラン
ジスタの第２の電極、及び第２のインバータ列の入力側
にそれぞれ接続し、前記第２のインバータの出力側を、
前記第１のインバータの入力側、第１のトランジスタの
第２の電極、及び第１のインバータ列の入力側にそれぞ
れ接続する。さらに、前記第１および第２のインバータ
列が偶数個のインバータで構成されている場合、前記第
１のインバータ列の出力側を前記第２のトランジスタの
第１の電極に接続すると共に、前記第２のインバータ列
の出力側を前記第１のトランジスタの第１の電極に接続
し、前記第１および第２のインバータ列が奇数個のイン
バータで構成されている場合、前記第１のインバータ列
の出力側を前記第１のトランジスタの第１の電極に接続
すると共に、前記第２のインバータ列の出力側を前記第
２のトランジスタの第１の電極に接続する。そして、前
記第１および第２のトランジスタのゲートに単相のクロ
ック信号を入力し、前記第１および第２のインバータの
出力１則の少なくとも一方から出力を取り出すようにし
たものである。
また、前記第１および第２のインバータのいずれか一方
または両方を２入力のナンドゲート、あるいは２入力の
ノアゲートに置き換え、そのナンドゲートあるいはノア
ゲートの一入力側に制御信号を接続してもよい。
または両方を２入力のナンドゲート、あるいは２入力の
ノアゲートに置き換え、そのナンドゲートあるいはノア
ゲートの一入力側に制御信号を接続してもよい。
（作用）
本発明によれば、以上のように分周回路を構成しなので
、第１．第２のトランジスタ及び第１゜第２のインバー
タは、単相のクロック信号に基づき、入力信号を一時保
持するように働く。さらに、第１．第２のインバータ列
は、前記の一時保持した信号を所定時間遅延させ、それ
を駆動して出力信号の形で出力するように働く。これに
より、単相のクロック信号で安定しな分周動作が行える
。
、第１．第２のトランジスタ及び第１゜第２のインバー
タは、単相のクロック信号に基づき、入力信号を一時保
持するように働く。さらに、第１．第２のインバータ列
は、前記の一時保持した信号を所定時間遅延させ、それ
を駆動して出力信号の形で出力するように働く。これに
より、単相のクロック信号で安定しな分周動作が行える
。
従って前記問題点を除去できるのである。
また、第１．第２のインバータをナンドゲート、あるい
はノアゲートで置き換えれば、制御信号によりリセット
動作等が行え、機能の向上が図れる。
はノアゲートで置き換えれば、制御信号によりリセット
動作等が行え、機能の向上が図れる。
（実施例）
第１図は本発明の第１の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路は、クロック信号ＣＫによりオン。
オフ動作する第１．第２のトランジスタ、例えば第１．
第２のＦＥＴ”ｌｌ、１２を有し、そのＦＥＴＩＩ、１
２のゲート（制御電極）がクロック信号ＣＫに接続され
ると共に、第１のＦＥ’Ｉ”１１のソース（第２の電極
）が第１のインバータ２１の入力側、第２のインバータ
２２の出力側、及び第１のインバータ列３１の入力側に
それぞれ接続され、第２のＦＥＴのソース（第２の電極
）が第１のインバータ２１の出力側、第２のインバータ
２２の入力側、及び第２のインバータ列３２の入力側に
それぞれ接続されている。第１．・第２のＦＥＴＩＩ、
１２及び第１．第２のインバータ２１．２２は、クロッ
ク信号ＣＫに基づき入力を一時保持する機能を有してい
る。第１のインバータ列３１は、偶数個のインバータ３
１ａ、３１ｂの縦続接続によりなり、その出力側が第２
のＦＥ”ｌ’１２のトレイン（第１の電極〉、及び反転
出力端子０ＬＩＴに接続されている。同様に、第２のイ
ンバータ列３２は、偶数個のインバータ３２ａ、３２ｂ
の縦続接続よりなり、その出力側が第１のＦＥＴＩＩの
ドレイン（第１の電極）、及び出力端子ＯＵＴに接続さ
れている。これらの第１．第２のインバータ列３１．３
２は、第１゜第２のインバータ２１２２の出力を所定時
間遅延し、それを駆動する機能を有している。
第２のＦＥＴ”ｌｌ、１２を有し、そのＦＥＴＩＩ、１
２のゲート（制御電極）がクロック信号ＣＫに接続され
ると共に、第１のＦＥ’Ｉ”１１のソース（第２の電極
）が第１のインバータ２１の入力側、第２のインバータ
２２の出力側、及び第１のインバータ列３１の入力側に
それぞれ接続され、第２のＦＥＴのソース（第２の電極
）が第１のインバータ２１の出力側、第２のインバータ
２２の入力側、及び第２のインバータ列３２の入力側に
それぞれ接続されている。第１．・第２のＦＥＴＩＩ、
１２及び第１．第２のインバータ２１．２２は、クロッ
ク信号ＣＫに基づき入力を一時保持する機能を有してい
る。第１のインバータ列３１は、偶数個のインバータ３
１ａ、３１ｂの縦続接続によりなり、その出力側が第２
のＦＥ”ｌ’１２のトレイン（第１の電極〉、及び反転
出力端子０ＬＩＴに接続されている。同様に、第２のイ
ンバータ列３２は、偶数個のインバータ３２ａ、３２ｂ
の縦続接続よりなり、その出力側が第１のＦＥＴＩＩの
ドレイン（第１の電極）、及び出力端子ＯＵＴに接続さ
れている。これらの第１．第２のインバータ列３１．３
２は、第１゜第２のインバータ２１２２の出力を所定時
間遅延し、それを駆動する機能を有している。
なお、第１図中、Ｎ２１はインバータ２１の出力側ノー
ド、Ｎ２２はインバータ２２の出力（則ノード、Ｎ３１
はインバータ３１ａの出力（則ノード、Ｎ３２はインバ
ータ３２ａの出力１則ノードである。
ド、Ｎ２２はインバータ２２の出力（則ノード、Ｎ３１
はインバータ３１ａの出力（則ノード、Ｎ３２はインバ
ータ３２ａの出力１則ノードである。
第５図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。
参照しつつ第１図の動作を説明する。
まず、初期状態としてノードＮ２１．が“Ｌ″′、ノー
ドＮ２２が＋ Ｈ＋＋、クロック信号ＣＫがｌＩＬ＋＋
とすると、ノードＮ３１及び出力端子ＯＵ’ｌ−がパＬ
′″、ノードＮ３２及び反転出力端子Ｏ（］１−が′“
Ｈ“となる。クロック信号ＣＫがＬ″から１１８ ＋＋
に変わると、出力端子ＯＵＴ及び反転出力端子ｏ ｕ−
ｒの信号がＦＥＴ１１，１２を通してノードＮ２１．Ｎ
２２に伝わり、そのＦＥＴＩＩ。
ドＮ２２が＋ Ｈ＋＋、クロック信号ＣＫがｌＩＬ＋＋
とすると、ノードＮ３１及び出力端子ＯＵ’ｌ−がパＬ
′″、ノードＮ３２及び反転出力端子Ｏ（］１−が′“
Ｈ“となる。クロック信号ＣＫがＬ″から１１８ ＋＋
に変わると、出力端子ＯＵＴ及び反転出力端子ｏ ｕ−
ｒの信号がＦＥＴ１１，１２を通してノードＮ２１．Ｎ
２２に伝わり、そのＦＥＴＩＩ。
１２による遅延時間ｔ１後にノードＮ２１゜Ｎ２２のレ
ベルがそれぞれＩＩ Ｌ ＋＋から” Ｈ”、” Ｈ”
から“Ｌ ＋＋に変わり、さらにインバータ３１ａ、３
２ａの遅延時間ｔ２後にノードＮ３１゜Ｎ３２のレベル
がそれぞれ“Ｌ１＋から′″Ｈ”、” Ｈ”からＩＩ
Ｌ １１に変わる。さらにインバータ３１ｂ、３２ｂの
遅延時間上３後に、出力端子ＯＵＴ及び反転出力端子ｏ
Ｕ［がそれぞれ“Ｌｌ＋からＩＩ ＨＩＩ、“Ｈ”から
ｉｔ Ｌ ＋＋に変わる。
ベルがそれぞれＩＩ Ｌ ＋＋から” Ｈ”、” Ｈ”
から“Ｌ ＋＋に変わり、さらにインバータ３１ａ、３
２ａの遅延時間ｔ２後にノードＮ３１゜Ｎ３２のレベル
がそれぞれ“Ｌ１＋から′″Ｈ”、” Ｈ”からＩＩ
Ｌ １１に変わる。さらにインバータ３１ｂ、３２ｂの
遅延時間上３後に、出力端子ＯＵＴ及び反転出力端子ｏ
Ｕ［がそれぞれ“Ｌｌ＋からＩＩ ＨＩＩ、“Ｈ”から
ｉｔ Ｌ ＋＋に変わる。
次に、クロック信号ＣＫが／ｌ ＨＩＩからＩＩ Ｌ
＋＋に変わると、ノードＮ２１．Ｎ３１及び出力端子Ｏ
ＵＴは“”Ｈ”、ノードＮ２２．Ｎ３２及び出力端子Ｏ
ＵＩは１１ Ｌ ＋＋を保持する状態となる。さらにク
ロック信号ＣＫが“ＬＩ＋からＩＩ ＨＩＩになると、
出力端子ＯＵＴ及び反転出力端子ＯＵＴの信号がＦＥ′
Ｉ’ｌｌ、１２を通してノードＮ２１．Ｎ２２に伝わり
、そのノードＮ２１．Ｎ２２のレベルを反転させるとい
う動作を行い、結局印加されたクロック信号ＣＫの周期
の倍の周期の信号が出力端子ＯＵＴ及び反転出力端子０
ｔＪＴから出力され、分周回路として動作する。
＋＋に変わると、ノードＮ２１．Ｎ３１及び出力端子Ｏ
ＵＴは“”Ｈ”、ノードＮ２２．Ｎ３２及び出力端子Ｏ
ＵＩは１１ Ｌ ＋＋を保持する状態となる。さらにク
ロック信号ＣＫが“ＬＩ＋からＩＩ ＨＩＩになると、
出力端子ＯＵＴ及び反転出力端子ＯＵＴの信号がＦＥ′
Ｉ’ｌｌ、１２を通してノードＮ２１．Ｎ２２に伝わり
、そのノードＮ２１．Ｎ２２のレベルを反転させるとい
う動作を行い、結局印加されたクロック信号ＣＫの周期
の倍の周期の信号が出力端子ＯＵＴ及び反転出力端子０
ｔＪＴから出力され、分周回路として動作する。
ところで、クロック信号ＣＫがＩＩ Ｈ＋＋にある時間
が（ｔｌ＋ｔ２＋ｔ３）の時間より長くなると、出力端
子ＯＵＴ及び反転出力端子ＯＵＩ’の信号がＦＥ’Ｔ’
ｌｌ、１２を介してノードＮ２１．Ｎ２２のレベルを反
転させた後、インバータ列３１゜３２を通して出力端子
ＯＵＴ及び反転出力端子ＯＵ］の信号を再び反転させる
。そのためノードＮ２１．Ｎ２２のレベルが再び反転さ
れてしまうため、分周回路として動作しなくなる。また
、クロック信号ＣＫの周期が（ｔｌ＋ｔ２＋ｔ３）の時
間より短いと、やはり分周回路として動作しない。すな
わち、この回路はある範囲の周波数に対してのみ動作す
るダイナミック分周回路として動作する。
が（ｔｌ＋ｔ２＋ｔ３）の時間より長くなると、出力端
子ＯＵＴ及び反転出力端子ＯＵＩ’の信号がＦＥ’Ｔ’
ｌｌ、１２を介してノードＮ２１．Ｎ２２のレベルを反
転させた後、インバータ列３１゜３２を通して出力端子
ＯＵＴ及び反転出力端子ＯＵ］の信号を再び反転させる
。そのためノードＮ２１．Ｎ２２のレベルが再び反転さ
れてしまうため、分周回路として動作しなくなる。また
、クロック信号ＣＫの周期が（ｔｌ＋ｔ２＋ｔ３）の時
間より短いと、やはり分周回路として動作しない。すな
わち、この回路はある範囲の周波数に対してのみ動作す
るダイナミック分周回路として動作する。
以上説明したように、この分周回路は単相のクロック信
号ＣＫで動作するため、従来の回路のように２相のクロ
ック信号の位相を調整する必要がなく、より安全な分周
回路として動作する。さらに、動作速度を決める遅延経
路がインバータ２段とＦＥＴ１段であるため、従来の回
路（ゲート２段とＦＥＴ２段）より少なく、従来の回路
より高い周波数まで動作させることができる。
号ＣＫで動作するため、従来の回路のように２相のクロ
ック信号の位相を調整する必要がなく、より安全な分周
回路として動作する。さらに、動作速度を決める遅延経
路がインバータ２段とＦＥＴ１段であるため、従来の回
路（ゲート２段とＦＥＴ２段）より少なく、従来の回路
より高い周波数まで動作させることができる。
また、この分周回路を低い周波数で使用するためには、
第１．第２のインバータ列３１．３２のインバータ段数
を増すことにより、遅延経路の遅延時間を増して低い周
波数に応答させることも可能となる。この例が第６図に
示されている。
第１．第２のインバータ列３１．３２のインバータ段数
を増すことにより、遅延経路の遅延時間を増して低い周
波数に応答させることも可能となる。この例が第６図に
示されている。
第６図は本発明の第２の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路では、第１．第２のインバータ列３１．３
２をそれぞれ５段のインバータ３１・ａ〜３１ｅ、３２
ａ〜３２ｅで構成したものである。
２をそれぞれ５段のインバータ３１・ａ〜３１ｅ、３２
ａ〜３２ｅで構成したものである。
第１．第２のインバータ列３１．３２は奇数段のインバ
ータで構成されているため、第１のインバータ列３１の
出力側が出力端子ＯＵＴ及び第１のＦＥＴＩＩのドレイ
ンに接続され、第２のインバータ列３２の出力側が反転
出力端子０ＵＩ−及び第２のＦＥＴ１２のドレインに接
続されている。
ータで構成されているため、第１のインバータ列３１の
出力側が出力端子ＯＵＴ及び第１のＦＥＴＩＩのドレイ
ンに接続され、第２のインバータ列３２の出力側が反転
出力端子０ＵＩ−及び第２のＦＥＴ１２のドレインに接
続されている。
このような構成にしても、第１の実施例とほぼ同様の作
用、効果が得られるばかりか、インバータ列３１．３２
の段数を増力【比でいるために、低周波数に対して応答
可能となる。
用、効果が得られるばかりか、インバータ列３１．３２
の段数を増力【比でいるために、低周波数に対して応答
可能となる。
第７図は本発明の第３の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路は、第１図の分周回路にパルス生成回路４
０を付加したものである。パルス生成回路４０は、クロ
ック信号ＣＫを反転するインバータ４１と、このインバ
ータ４１の出力側ノードＮ４１の信号とクロック信号Ｃ
Ｋとの否定論理和をとってそれをノードＮ４２を介して
第１．第２のＦＥＴＩＩ、１２のゲートに与えるノアゲ
ート（以下、ＮＯＲゲートという）４２とで、構成され
ている。
０を付加したものである。パルス生成回路４０は、クロ
ック信号ＣＫを反転するインバータ４１と、このインバ
ータ４１の出力側ノードＮ４１の信号とクロック信号Ｃ
Ｋとの否定論理和をとってそれをノードＮ４２を介して
第１．第２のＦＥＴＩＩ、１２のゲートに与えるノアゲ
ート（以下、ＮＯＲゲートという）４２とで、構成され
ている。
第１図の回路において、クロック信号ＣＫがＩＩ Ｌ
ＩＩの間は、各ノードのレベルがそのままの状態を保持
しようとする安定状態となるため、第７図に示すように
、長い周期のクロック信号ＣＫから゛°Ｈ″°区間が短
いパルスを作るパルス生成回路４０を付加することによ
り、十分に低い周波数から応答するスタテックな分周回
路として動作させることも可能である。
ＩＩの間は、各ノードのレベルがそのままの状態を保持
しようとする安定状態となるため、第７図に示すように
、長い周期のクロック信号ＣＫから゛°Ｈ″°区間が短
いパルスを作るパルス生成回路４０を付加することによ
り、十分に低い周波数から応答するスタテックな分周回
路として動作させることも可能である。
第８図は第７図のタイミングチャートであり、この図を
参照しつつ第７図の動作を説明する。
参照しつつ第７図の動作を説明する。
入力されたクロック信号ＣＫにより、ノードＮ４１には
インバータ４１の遅延時間ｔ４１だけ遅れ、位相の反転
した信号が表われる。この信号とクロック信号ＣＫをＮ
ＯＲゲート４２で否定論理和をとることにより、ノード
Ｎ４２には第８図に示すような“Ｈ”区間の時間がｔ４
１のパルスが表われる。第５図で説明したように、第８
図で示された周期の長いクロック信号ＣＫでは、第１図
の回路が正常な動作をしないが“Ｈ″、区間の長さがｔ
４１でとなった第８図のノードＮ４２に示されるクロッ
ク信号に対しては、この回路は正常に動作する。つまり
、パルス生成回路４０を付加することにより、十分に低
い周波数から応答する分周回路を構成することが可能と
なる。
インバータ４１の遅延時間ｔ４１だけ遅れ、位相の反転
した信号が表われる。この信号とクロック信号ＣＫをＮ
ＯＲゲート４２で否定論理和をとることにより、ノード
Ｎ４２には第８図に示すような“Ｈ”区間の時間がｔ４
１のパルスが表われる。第５図で説明したように、第８
図で示された周期の長いクロック信号ＣＫでは、第１図
の回路が正常な動作をしないが“Ｈ″、区間の長さがｔ
４１でとなった第８図のノードＮ４２に示されるクロッ
ク信号に対しては、この回路は正常に動作する。つまり
、パルス生成回路４０を付加することにより、十分に低
い周波数から応答する分周回路を構成することが可能と
なる。
第９図は本発明の第４の実施例を示す分周回路の構成ブ
ロック図である。
ロック図である。
この分周回路では、第１図の分周回路の例えば第１のイ
ンバータ２１をＮＯＲゲート１２１に置き換えたもので
ある。このような構成にすると、制御信号Ｒにより、各
ノードＮ２１．Ｎ２２゜Ｎ３１．Ｎ３２の初期状態を決
めることが可能なリセット機能を有する分周回路として
動作させることができる。なお、第１図の第２のインバ
ータ２２をＮＯＲゲートで置き換えなり、あるいは第１
図の第１および第２のインバータ２１．２２双方をＮＯ
Ｒゲートで置き換えてもよい。
ンバータ２１をＮＯＲゲート１２１に置き換えたもので
ある。このような構成にすると、制御信号Ｒにより、各
ノードＮ２１．Ｎ２２゜Ｎ３１．Ｎ３２の初期状態を決
めることが可能なリセット機能を有する分周回路として
動作させることができる。なお、第１図の第２のインバ
ータ２２をＮＯＲゲートで置き換えなり、あるいは第１
図の第１および第２のインバータ２１．２２双方をＮＯ
Ｒゲートで置き換えてもよい。
本発明は上記の実施例に限定されず、種々の変形が可能
である。その変形例としては、例えば次のようなものが
ある。
である。その変形例としては、例えば次のようなものが
ある。
（ａ） 第１図、第６図、第７図における第１と第２
のインバータ２１．２２のいずれが一方または双方をナ
ンドゲ−１〜（以下、ＮＡＮＤゲートという）で置き換
えても、第９図の回路とほぼ同様の作用、効果が得られ
る。
のインバータ２１．２２のいずれが一方または双方をナ
ンドゲ−１〜（以下、ＮＡＮＤゲートという）で置き換
えても、第９図の回路とほぼ同様の作用、効果が得られ
る。
（ｂ） 第１．第２のトランジスタは、ＦＥＴ１１．
１２以外のトランジスタで構成してもよい。
１２以外のトランジスタで構成してもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、クロック
信号により、第１．第２のトランジスタ及び第１．第２
のインバータで入力を一時保持し、その出力を第１．第
２のインバータ列で所定時間遅延させ、それを駆動して
出力信号の形で出力するようにしたので、単相のクロッ
ク信号で分周動作を行わせることができる。そのため、
扱いやすく、高速で、しかも安定した分周動作が可能と
なる。また、第１．第２のインバータをＮＯＲゲートあ
るいはＮＡＮＤゲートで置き換えれば、制御信号によっ
てリセット動作等を行わせることができ、それによって
機能の向上が図れる。
信号により、第１．第２のトランジスタ及び第１．第２
のインバータで入力を一時保持し、その出力を第１．第
２のインバータ列で所定時間遅延させ、それを駆動して
出力信号の形で出力するようにしたので、単相のクロッ
ク信号で分周動作を行わせることができる。そのため、
扱いやすく、高速で、しかも安定した分周動作が可能と
なる。また、第１．第２のインバータをＮＯＲゲートあ
るいはＮＡＮＤゲートで置き換えれば、制御信号によっ
てリセット動作等を行わせることができ、それによって
機能の向上が図れる。
第１図は本発明の第１の実施例を示す分周回路の構成ブ
ロック図、第２図は従来の分周回路の構成ブロック図、
第３図は第２図の回路図、第４図は第３図のタイミング
チャート、第５図は第１図のタイミングチャー１〜、第
６図、第７図は本発明の第２．第３の実施例を示す分周
回路の構成ブロック図、第８図は第７図のタイミングチ
ャート、第９図は本発明の第４の実施例を示す分周回路
の構成ブロック図である。 １１、１２・・・・・・第１．第２のＦＥ”Ｉ”、２１
゜２２・・・・・・第１．第２のインバータ、３１．３
２・・・・・・第１．第２のインバータ列、１２１・・
・・・・ＮＯＲゲー１−１ＣＫ・・・・・・タロツク信
号、Ｒ・・・・・・制御信号。 出願人代理人 柿 本 恭 成第２図の口Ｘ図 輛３圓 ２１−Ｉ Ｎ３１ “ 第１のタイミングチャート 第５５０ 手続ネ市正書（自発） 昭和６３年 ６月２８日 特許庁長官 小川邦人 殿 国 １ 事件の表示 昭和６３年特許願第２８４７５号 ２ 発明の名称 分周回路 代表者 橋本南海男 明細書の「発明の詳細な説明」の欄、及び図面。 （１） 明細書、３頁１１行目の「その各インバータ１
，３」を、「そのインバータ１及びソースフォロワ回路
３」と、同１３行目の「インバータ」を、「ソースフォ
ロワ回路」と、それぞれ補正する。 （２） 同、５頁７行目の「スイッチ３」を、「スイッ
チ４」と補正する。 （３） 同、６頁５行目の「ソースフォロワ回路４」を
「ソースフォロワ回路３」と、同９行目の「第２図」を
「第３図」と、同１２行目の「ノードＮ２Ｊを「ノード
Ｎ１」と、同１４行目の「ノード１」を「ノートＮＩＪ
と、それぞれ補正する。 （４） 同、７頁１１行目の「及びは」を「と」と浦正
する。 （５） 同、９頁１１行目の「−タ」を「−夕刊」と補
正する。 （６） 同、１４頁１２行目の「安全」を「安定」と補
１１ミする。 （７）同、１７頁６行目の「“Ｈ，ｊ” を「、″
Ｈ゛′」と、同７行目の「ｔ４１でと」を「ｔ４１と」
と、それぞれ補正する。 （８） 図面中、第１図を別紙の通り補正する。 １１．１２：第１．笥２ 、ｆ、ＦＥＴ ３Ｌ
３２：第１．第２のインバータフ゛１２１．２２：簀１
．舅２のイシバータ Ｃに：クロ・ツク信号本発明
の分周回正各 衡苔 １ 四ヨ １Ｃ
ロック図、第２図は従来の分周回路の構成ブロック図、
第３図は第２図の回路図、第４図は第３図のタイミング
チャート、第５図は第１図のタイミングチャー１〜、第
６図、第７図は本発明の第２．第３の実施例を示す分周
回路の構成ブロック図、第８図は第７図のタイミングチ
ャート、第９図は本発明の第４の実施例を示す分周回路
の構成ブロック図である。 １１、１２・・・・・・第１．第２のＦＥ”Ｉ”、２１
゜２２・・・・・・第１．第２のインバータ、３１．３
２・・・・・・第１．第２のインバータ列、１２１・・
・・・・ＮＯＲゲー１−１ＣＫ・・・・・・タロツク信
号、Ｒ・・・・・・制御信号。 出願人代理人 柿 本 恭 成第２図の口Ｘ図 輛３圓 ２１−Ｉ Ｎ３１ “ 第１のタイミングチャート 第５５０ 手続ネ市正書（自発） 昭和６３年 ６月２８日 特許庁長官 小川邦人 殿 国 １ 事件の表示 昭和６３年特許願第２８４７５号 ２ 発明の名称 分周回路 代表者 橋本南海男 明細書の「発明の詳細な説明」の欄、及び図面。 （１） 明細書、３頁１１行目の「その各インバータ１
，３」を、「そのインバータ１及びソースフォロワ回路
３」と、同１３行目の「インバータ」を、「ソースフォ
ロワ回路」と、それぞれ補正する。 （２） 同、５頁７行目の「スイッチ３」を、「スイッ
チ４」と補正する。 （３） 同、６頁５行目の「ソースフォロワ回路４」を
「ソースフォロワ回路３」と、同９行目の「第２図」を
「第３図」と、同１２行目の「ノードＮ２Ｊを「ノード
Ｎ１」と、同１４行目の「ノード１」を「ノートＮＩＪ
と、それぞれ補正する。 （４） 同、７頁１１行目の「及びは」を「と」と浦正
する。 （５） 同、９頁１１行目の「−タ」を「−夕刊」と補
正する。 （６） 同、１４頁１２行目の「安全」を「安定」と補
１１ミする。 （７）同、１７頁６行目の「“Ｈ，ｊ” を「、″
Ｈ゛′」と、同７行目の「ｔ４１でと」を「ｔ４１と」
と、それぞれ補正する。 （８） 図面中、第１図を別紙の通り補正する。 １１．１２：第１．笥２ 、ｆ、ＦＥＴ ３Ｌ
３２：第１．第２のインバータフ゛１２１．２２：簀１
．舅２のイシバータ Ｃに：クロ・ツク信号本発明
の分周回正各 衡苔 １ 四ヨ １Ｃ
Claims (1)
- 【特許請求の範囲】 １、入力に対し反転した信号を出力する第１および第２
のインバータと、複数個のインバータの縦続接続よりな
る第１および第２のインバータ列と、制御電極により第
１と第２の電極間がオン、オフ制御される第１および第
２のトランジスタとを備え、 前記第１のインバータの出力側を、前記第２のインバー
タの入力側、第２のトランジスタの第２の電極、及び第
２のインバータ列の入力側に接続し、 前記第２のインバータの出力側を、前記第１のインバー
タの入力側、第１のトランジスタの第２の電極、及び第
１のインバータ列の入力側に接続前記第１のインバータ
列の出力側を前記第１または第２のトランジスタの第１
の電極に接続すると共に、前記第２のインバータ列の出
力側を前記第２または第１のトランジスタの第１の電極
に接続し、 前記第１および第２のトランジスタのゲートにクロック
信号を入力し、前記第１および第２のインバータ列の出
力側の少なくとも一方から出力を取り出すようにしたこ
とを特徴とする分周回路。 ２、前記第１および第２のインバータのいずれか一方ま
たは両方を２入力のナンドゲートに置き換え、そのナン
ドゲートの一入力側に制御信号を接続した請求項１記載
の分周回路。 ３、前記第１および第２のインバータのいずれか一方ま
たは両方を２入力のノアゲートに置き換え、そのノアゲ
ートの一入力側に制御信号を接続した請求項１記載の分
周回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028475A JPH0683065B2 (ja) | 1988-02-09 | 1988-02-09 | 分周回路 |
| CA000590239A CA1303688C (en) | 1988-02-09 | 1989-02-06 | Frequency-dividing circuit |
| DE68922506T DE68922506T2 (de) | 1988-02-09 | 1989-02-07 | Frequenzteilerschaltung. |
| EP89301152A EP0328339B1 (en) | 1988-02-09 | 1989-02-07 | Frequency-dividing circuit |
| US07/586,446 US5111489A (en) | 1988-02-09 | 1990-09-21 | Frequency-dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028475A JPH0683065B2 (ja) | 1988-02-09 | 1988-02-09 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01202923A true JPH01202923A (ja) | 1989-08-15 |
| JPH0683065B2 JPH0683065B2 (ja) | 1994-10-19 |
Family
ID=12249670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028475A Expired - Fee Related JPH0683065B2 (ja) | 1988-02-09 | 1988-02-09 | 分周回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5111489A (ja) |
| EP (1) | EP0328339B1 (ja) |
| JP (1) | JPH0683065B2 (ja) |
| CA (1) | CA1303688C (ja) |
| DE (1) | DE68922506T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635944A1 (en) * | 1993-07-23 | 1995-01-25 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider |
| JP2012521669A (ja) * | 2009-03-19 | 2012-09-13 | クゥアルコム・インコーポレイテッド | 同期出力を有する周波数分周器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352945A (en) * | 1993-03-18 | 1994-10-04 | Micron Semiconductor, Inc. | Voltage compensating delay element |
| JP3211952B2 (ja) | 1998-05-28 | 2001-09-25 | 日本電気株式会社 | 同期化回路 |
| US6229357B1 (en) * | 1999-09-02 | 2001-05-08 | Intel Corporation | Frequency divider and method |
| US6597211B2 (en) * | 2001-06-08 | 2003-07-22 | Broadcom Corporation | Clock divider circuit producing 0° and 90° outputs with a 50% duty cycle |
| JP4954639B2 (ja) * | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
| JP5032429B2 (ja) * | 2008-09-26 | 2012-09-26 | 株式会社東芝 | 磁気抵抗効果素子の製造方法、磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録再生装置 |
| JP5032430B2 (ja) * | 2008-09-26 | 2012-09-26 | 株式会社東芝 | 磁気抵抗効果素子の製造方法、磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録再生装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3131317A (en) * | 1962-03-20 | 1964-04-28 | Yee Seening | High frequency bistable transistor counter |
| JPS5032866A (ja) * | 1973-07-24 | 1975-03-29 | ||
| CH614093B (de) * | 1974-11-05 | Suwa Seikosha Kk | Elektronische schaltung, insbesondere zur verwendung in elektronischen uhren. | |
| US3971960A (en) * | 1975-03-05 | 1976-07-27 | Motorola, Inc. | Flip-flop false output rejection circuit |
| US4051389A (en) * | 1975-03-12 | 1977-09-27 | Hitachi, Ltd. | Flip-flop circuit |
| US4109209A (en) * | 1977-03-07 | 1978-08-22 | Rca Corporation | Pulse staggering circuit |
| US4476401A (en) * | 1983-01-31 | 1984-10-09 | Motorola, Inc. | Write strobe generator for clock synchronized memory |
| FR2548487B1 (fr) * | 1983-06-29 | 1985-10-25 | Labo Electronique Physique | Diviseur de frequence par deux |
-
1988
- 1988-02-09 JP JP63028475A patent/JPH0683065B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-06 CA CA000590239A patent/CA1303688C/en not_active Expired - Fee Related
- 1989-02-07 EP EP89301152A patent/EP0328339B1/en not_active Expired - Lifetime
- 1989-02-07 DE DE68922506T patent/DE68922506T2/de not_active Expired - Fee Related
-
1990
- 1990-09-21 US US07/586,446 patent/US5111489A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635944A1 (en) * | 1993-07-23 | 1995-01-25 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider |
| US5509040A (en) * | 1993-07-23 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider |
| JP2012521669A (ja) * | 2009-03-19 | 2012-09-13 | クゥアルコム・インコーポレイテッド | 同期出力を有する周波数分周器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0328339A2 (en) | 1989-08-16 |
| DE68922506T2 (de) | 1996-02-08 |
| EP0328339B1 (en) | 1995-05-10 |
| CA1303688C (en) | 1992-06-16 |
| US5111489A (en) | 1992-05-05 |
| DE68922506D1 (de) | 1995-06-14 |
| EP0328339A3 (en) | 1990-09-26 |
| JPH0683065B2 (ja) | 1994-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |