JPH05122021A - スタテイツク型トランスフアーゲート順序回路 - Google Patents

Abstract

(57)【要約】 【目的】ダイナミック型と同等の高速動作が可能で、し
かも低速動作に対応し得るスタティック型トランスファ
ーゲート順序回路を提供する 【構成】トランスファーゲート論理回路ＴＧと、２つの
インバータＶ１、Ｖ２と、入力端子Ｄ、クロックの入力
端子ＣＣ、出力端子ＱＱ、電源電圧端子ＶＤＤ、回路を
接地するグランド端子ＧＮＤを有し、上記ＴＧの出力端
子にＶ１の入力端子を、Ｖ１の出力端子にＶ２の入力端
子を、Ｖ２の出力端子をＴＧの出力端子にそれぞれ接続
し、上記ＴＧの入力端子および出力端子をそれぞれ上記
入力端子Ｄおよび出力端子ＱＱに接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速で動作するラッチ回
路、分周器、プリスケーラなどの順序回路に関する。

【０００２】

【従来の技術】どのような順序回路も、基本となるラッ
チ回路を組み合わせて構成する。そのラッチ回路を、ト
ランスファーゲート回路を用いて構成する場合、従来、
大きくわけて図３のようなダイナミック型のラッチ回
路、図４のようなスタティック型ラッチ回路を用いてき
た。スタティック型ラッチ回路は、電源を入れている限
りラッチ情報を記憶するという長所がある。一方スタテ
ィックな記憶動作を実現するために、図４のように、ト
ランスファーゲートＴＧ２を用いて、出力端子Ｑと端子
ＱＱの間をオンオフしていたためにラッチ動作全体とし
て、速度が遅いという欠点があった。また、ダイナミッ
ク型のトランスファーゲートラッチ回路は、使用するト
ランジスタ数が少なく、かつスタティック型に比べて約
２倍の高速動作が可能という長所があるが、一方、記憶
保持機能を端子ＱＱとグランド端子ＧＮＤ間の容量Ｃｍ
の充電電荷の有無によって実現しているが、この充電電
荷はトランジスタのリーク電流によって揮発してしまう
ため、長期にわたるラッチ動作ができないという欠点が
あった。

【０００３】

【発明が解決しようとする課題】順序回路は、従来、上
記のようなスタティック型ラッチ回路またはダイナミッ
ク型ラッチ回路を基本としているから、順序回路として
もスタティック型やダイナミック型のそれぞれのラッチ
回路についての上記のような欠点を有していた。本発明
は、ダイナミック型と同等の高速動作が可能で、しかも
低速動作に対応し得るスタティック型トランスファーゲ
ート順序回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
めのスタティック型トランスファーゲート順序回路とし
てのラッチ回路は、例えば図１のラッチ回路ＳＬに示す
ように、トランスファーゲート論理回路ＴＧの出力端子
にインバータＶ１の入力端子を、インバータＶ１の出力
端子にインバータＶ２の入力端子を、インバータＶ２の
出力端子をトランスファーゲート論理回路ＴＧの出力端
子にそれぞれ接続し、上記トランスファーゲート論理回
路ＴＧの入力端子および出力端子をそれぞれ入力端子Ｄ
および出力端子ＱＱに接続することとする。この場合
に、さらに、インバータＶ２を構成するＰＭＯＳトラン
ジスタのオン抵抗をＲ１、トランスファーゲートＴＧと
前段の論理ゲートＶＬ１の出力端子とグランド端子ＧＮ
Ｄとの間の直列オン抵抗をＲ２、出力端子ＱＱに接続さ
れる後段の論理ゲートＶＬ２の論理しきい値電圧をＶｔ
ｈ、電源電圧をＶＤとするとき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、かつ、インバータＶ２を構成するＮＭＯ
Ｓトランジスタのオン抵抗をＲ３、トランスファーゲー
トＴＧと前段の論理ゲートＶＬ１の出力端子と電源電圧
端子ＶＤＤとの間の直列オン抵抗をＲ４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することとすればラッチ動作の確実性が得ら
れる。

【０００５】あるいは上記の目的を達成するための分周
機能を有するスタティック型トランスファーゲート順序
回路は、例えば図５に示すように、ラッチ回路ＳＬ１の
出力端子をインバータＶ３の入力端子に、該インバータ
Ｖ３の出力端子をラッチ回路ＳＬ２の入力端子にそれぞ
れ接続し、ラッチ回路ＳＬ２の出力端子をインバータＶ
４の入力端子に、該インバータＶ４の出力端子をインバ
ータＶ５の入力端子に、該インバータＶ５の出力端子を
ラッチ回路ＳＬ１の入力端子と上記出力端子ＱＱにそれ
ぞれ接続することとする。

【０００６】また、上記目的を達成するためのプリスケ
ーラ機能を有するスタティック型トランスファーゲート
順序回路は、例えば図８に示すように、２入力ＮＡＮＤ
回路ＮＤの出力端子をラッチ回路ＳＬ３の入力端子に、
ラッチ回路ＳＬ３の出力端子をインバータＶ９の入力端
子に、インバータＶ９の出力回路をラッチ回路ＳＬ４の
入力端子にそれぞれ接続し、ラッチ回路ＳＬ４の出力端
子をインバータＶ１０の入力端子に、インバータＶ１０
の出力端子を２入力ＮＡＮＤ回路ＮＤの第１の入力端子
と２入力ＯＲ回路ＯＲの第１の入力端子にそれぞれ接続
し、２入力ＯＲ回路ＯＲの出力端子をラッチ回路ＳＬ５
の入力端子に、ラッチ回路ＳＬ５の出力端子をインバー
タＶ１１の入力端子に、インバータＶ１１の出力回路を
ラッチ回路ＳＬ６の入力端子にそれぞれ接続し、ラッチ
回路ＳＬ６の出力端子をインバータＶ１２の入力端子
に、インバータＶ１２の出力端子を２入力ＮＡＮＤ回路
ＮＤの第２の入力端子にそれぞれ接続し、２入力ＯＲ回
路ＯＲの第２の入力端子に上記入力端子Ｍを、インバー
タＶ１０の出力端子に上記出力端子ＱＱをそれぞれ接続
することとする。

【０００７】あるいは上記目的を達成するための２分の
１分周機能を有するスタティック型トランスファーゲー
ト順序回路は、例えば図１０に示すように、ラッチ回路
ＳＬ７の出力端子をインバータＶ１３の入力端子に、イ
ンバータＶ１３の出力端子をラッチ回路ＳＬ８の入力端
子にそれぞれ接続し、ラッチ回路ＳＬ８の出力端子をイ
ンバータＶ１４の入力端子に、インバータＶ１４の出力
端子をラッチ回路ＳＬ９の入力端子にそれぞれ接続し、
ラッチ回路ＳＬ９の出力端子をインバータＶ１５の入力
端子に、インバータＶ１５の出力端子をラッチ回路ＳＬ
１０の入力端子にそれぞれ接続し、ラッチ回路ＳＬ１０
の出力端子をインバータＶ１６の入力端子に、インバー
タＶ１６の出力端子をラッチ回路ＳＬ７の入力端子にそ
れぞれ接続し、インバータＶ１４の出力端子を上記出力
端子ＱＱに、インバータＶ１６の出力端子を上記出力端
子ＱＢにそれぞれ接続し、さらに、ラッチ回路ＳＬ７と
ＳＬ９の出力端子間、ＳＬ８とＳＬ１０の出力端子間、
インバータＶ１３とＶ１５の出力端子間、インバータＶ
１４とＶ１６の出力端子間の４対の出力端子間の少なく
とも１対の出力端子間に、該出力端子の電圧レベルを相
互に反対のレベルに初期設定するセット回路ＲＳを接続
することとする。

【０００８】

【作用】本発明の順序回路は、図１のスタティック型ラ
ッチ回路が基本となっている。このラッチ回路は、図３
に示されるような従来のダイナミック型ラッチ回路の出
力に上記のように、あるいは図１に示すようにインバー
タＶ１とＶ２から成る回路を付加した構成を有してお
り、後述においてさらに説明するように、この付加回路
がスタティック型としての記憶機能をダイナミック型の
ラッチ動作に与えることになる。しかもこの場合のイン
バータＶ１とＶ２をできるだけ小さく選定することがで
きるから、この付加回路が高速動作を阻害するようには
ならない。すなわち、本発明は高速なダイナミック型順
序回路にメモリ機能を付加することによって、スタティ
ック動作を行い、かつダイナミック型にほぼ匹敵する動
作速度を有する、高速の順序回路を提供するものであ
る。上記の手段の中で不等式で示した条件は、ラッチ動
作を確実に行うために必要な条件を与えるものである。
また上記の分周機能を有する本発明の手段の中で、例え
ば図１０に示す構成のものは、図７に示す構成のものよ
り、クリティカルパスに含まれるインバータの数が１段
分少ないので、一層の高速化をすることが可能になる。

【０００９】

【実施例】図１は本発明の第１の実施例であって、
（ａ）では論理シンボルにより回路記述をしており、
（ｂ）ではＭＯＳトランジスタのシンボルにより回路記
述をしている。図２は図１のラッチ回路の入出力波形の
タイミング図である。ここに、ＳＬは本発明のスタティ
ック型ラッチ回路、ＴＧはトランスファーゲート、Ｖ
１、Ｖ２はインバータ、Ｄはデータ入力端子、ＱＢは出
力端子、ＣＣはクロック信号入力端子、ＣＢは逆相のク
ロック信号入力端子、ＶＤＤは電源電圧端子、ＧＮＤは
回路を接地するグランド端子、ＶＬは本発明の説明のた
めに付加した、任意の論理ゲートである。ここでは仮
に、最も汎用性の高いＣＭＯＳ論理ゲートを念頭におい
て以下の説明を行う。さらにこの回路においては、イン
バータＶ２のオン抵抗が、入力端子Ｄに印加される論理
結果に影響が無い程度に大きいことを特徴としている。
以下にこの特徴を具体的な回路によって設計する際の、
回路設計条件を記載する。この条件とは、インバータＶ
２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
トランスファーゲートＴＧと前段のＣＭＯＳ論理ゲート
ＶＬ１の出力端子とグランド端子ＧＮＤとの間の直列オ
ン抵抗をＲ２、この回路の出力端子ＱＱに接続されるＣ
ＭＯＳ論理ゲートＶＬ２の論理しきい値電圧をＶｔｈ、
電源電圧をＶＤとすると、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ （１） の関係を有し、かつインバータＶ２を構成するＮＭＯＳ
トランジスタのオン抵抗をＲ３、トランスファーゲート
ＴＧと前段のＣＭＯＳ論理ゲートＶＬ１の出力端子と電
源電圧端子ＶＤＤとの間の直列オン抵抗をＲ４とする
と、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ （２） となるように設定されることである。

【００１０】以下にこのような条件が必要なことを、実
際のラッチ動作の中で詳細に説明する。図２において、
時間ｔ１にクロック信号がハイレベルになると、トラン
スファーゲートＴＧがオン状態になる。従って、入力端
子のハイレベル信号は、出力端子ＱＱから同相のハイレ
ベルの信号となって出力される。次に、この信号がイン
バータＶ１、Ｖ２を通り、端子ＱＱには元の信号レベル
が出力される。次にクロック電圧が立ち下がると、トラ
ンスファーゲートＴＧがオフ状態になるが、インバータ
Ｖ２のために、出力端子ＱＱの電位は時刻ｔ２まで、そ
のまま保持されて出力され続ける。これはスタティック
なラッチ機能そのものである。その後、図２のｔ２時刻
の場合には、入力端子Ｄの信号はロウレベルなので、出
力端子ＱＱの信号もロウレベルとなる。このときの各端
子電圧の変化を少し、詳しく考えてみると、ｔ２時刻の
直前には、ＣＭＯＳ論理ゲートＶＬ１を構成するＮＭＯ
Ｓがオン状態となっている。またｔ２時刻の直後には、
トランスファーゲートＴＧがオンする。また、インバー
タＶ２を構成するＰＭＯＳはｔ２時刻以前からオン状態
にある。したがって、端子ＱＱの電位は、インバータＶ
２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
トランスファーゲートＴＧと前段のＣＭＯＳ論理ゲート
ＶＬ１の出力端子とグランド端子ＧＮＤとの間の直列オ
ン抵抗をＲ２、インバータＶ１の論理しきい値電圧をＶ
ｔｈ、電源電圧をＶＤとすると、一旦 Ｖ（ＱＱ）＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ （３） となる。このとき、 Ｖ（ＱＱ）＜Ｖｔｈ （４） であれば、インバータＶ１は反転動作を開始して、出力
端子ＱＱの電位はロウレベルに落ち着くことになる。し
かし、もし Ｖ（ＱＱ）＞Ｖｔｈ （５） であれば、インバータＶ１は反転動作を実行できず、し
たがって、出力端子ＱＱの電位はハイレベルに近い中間
電位のままとなり、ラッチ信号の書換えは行えなくなっ
てしまう。以上が第１式の条件である。時刻ｔ４には、
全く逆の現象が起きるので、第２式の条件が導かれるこ
とは、明かであろう。このような構成なので、本特許の
ようにインバータＶ１、Ｖ２が付加されたトランスファ
ーゲート型ラッチ回路はスタティック動作を行うことに
なる。図３の従来のダイナミック型ラッチ回路では、イ
ンバータＶ１、Ｖ２がないためクロックがロウレベルに
なると、電位を固定するパスが無いために、端子ＱＱの
電位は次第に変化してしまうため、ダイナミックなラッ
チ動作しか行うことができない。このインバータＶ２
は、小さければ小さいほど、上記条件を満たし易くなる
ばかりでなく、ＣＭＯＳ論理ゲートＶＬ１に対する負荷
が軽くなり、ラッチ回路全体として動作速度が向上する
ことは明かである。またインバータＶ１も小さければ小
さいほど、ＣＭＯＳ論理ゲートＶＬ１に対する負荷は軽
くなるので、動作速度を向上させることができる。イン
バータＶ１、Ｖ２が次第に小さくなって、寄生容量成分
がトランスファーゲートＴＧの持つ寄生容量に比べて、
無視できるほど小さくなった極限状態では、その動作速
度は、図３のダイナミックなラッチ回路の動作速度に近
づくこともまた明かであろう。インバータＶ２の大きさ
の下限は、端子ＱＱに寄生する容量に充電されている電
荷を放電しようとする、ＭＯＳトランジスタのリーク電
流に打ち勝つ電流がインバータＶ２から供給できること
が条件となって決定される。この電流は現在のＭＯＳト
ランジスタ製作技術の現状で、ピコアンペアオーダーか
それ以下である。このリーク電流は本発明回路で要求さ
れるものと比べて、ほとんど考慮する必要がないほど小
さく、実際問題として、インバータＶ２の設計上の下限
を考慮する必要はない。作れるだけ小さく作っておくこ
とが望ましい。もし、上記第１式、第２式の条件を満た
さない場合には、ラッチ信号の書換えを行うことはでき
ない。その代表的な例として、トランスファーゲートＴ
Ｇに用いられているＭＯＳトランジスタや、ＣＭＯＳ論
理ゲートとインバータＶ１、Ｖ２に用いられているトラ
ンジスタに、まったく同じ仕様のものを用いた場合を挙
げることができる。このような場合には、本発明のよう
な効果は実現できない。このオン抵抗を上式の条件に適
合するものとする具体的な手段として、最も簡便な方法
は、使用しているＭＯＳトランジスタの幅を小さくする
ことであるが、そのほかにも、トランジスタのゲート長
や、しきい値電圧を変えるなど、様々な手段によって実
現できることは明かである。また現在ＣＭＯＳメモリな
どで試みられている、ポリシリコンＦＥＴや、シン・フ
ィルム・トランジスタ（ＴＦＴ）も使用可能である。ま
た、上記説明のなかでは、ＣＭＯＳインバータのみを念
頭において説明してきたが、小さなＮＭＯＳとポリシリ
コン等による高抵抗、小さなＰＭＯＳと高抵抗を組み合
わせたインバータなどを使用することも可能である。ま
た、トランスファーゲートも図１（ｂ）のようなＣＭＯ
Ｓ型のトランスファーゲートのほかにも、ＮＭＯＳトラ
ンスファーゲートまたはＰＭＯＳトランスファーゲート
のみで構成できることは明かである。またＭＯＳトラン
ジスタの他にも、ＭＥＳＦＥＴなどでも同様の回路が実
現できることも明かであろう。

【００１１】図５は本発明の第２の実施例であって、第
１の実施例に示したスタティック型ラッチ回路を組み合
わせることによって実現した２分の１分周器の構成例で
ある。ここにＳＬ１、ＳＬ２はスタティック型ラッチ回
路、Ｖ３、Ｖ４、Ｖ５はＣＭＯＳインバータである。ま
たＣＣはクロック信号入力端子、ＣＢは逆相のクロック
信号入力端子、ＱＱはクロック信号の２分の１周波数を
出力する出力端子である。またＱＱ１、ＱＱ２は各々内
部端子を指している。

【００１２】図６はこの分周器に入力されるクロックが
変化するごとに、各端子の電圧が、ハイ（Ｈ）になる
か、ロウ（Ｌ）になるかを示す状態図である。この図か
らクロックの２倍の周期の、従って２分の１の周波数の
信号が出力端子ＱＱから出力されることがわかる。この
２分の１分周器もラッチ回路と同じように、ラッチ回路
ＳＬ１、ＳＬ２に内蔵されてある、インバータを極小の
ものにすることによって、図７に示した従来のダイナミ
ック型２分の１分周器とほぼ同等の高速性能を実現でき
ることは明かである。また、トランスファーゲートもＣ
ＭＯＳ型のトランスファーゲートのほかにも、ＮＭＯＳ
トランスファーゲートまたはＰＭＯＳトランスファーゲ
ートのみで構成できることは明かである。またＮＭＯＳ
トランスファーゲートをＳＬ１として、ＰＭＯＳトラン
スファーゲートをＳＬ２として混載すれば、逆相クロッ
クＣＢを用いずに、クロックＣＣのみを入力する単相ク
ロック型の分周器を構成できることもまた明かである。

【００１３】図８は本発明の第３の実施例であって、プ
リスケーラ回路である。ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ
６はスタティック型ＣＭＯＳラッチ回路、ＮＤはＣＭＯ
Ｓ２入力ＮＡＮＤ回路、ＯＲはＣＭＯＳ２入力ＯＲ回
路、ＱＱは出力端子、Ｍは入力端子、ＶＤＤは電源電圧
端子、ＧＮＤはグランド端子、ＱＱ３、ＱＱ４、ＱＱ
５、ＱＱ６は内部端子である。

【００１４】図９は入力信号Ｍがロウレベルの時に、こ
のプリスケーラ回路に入力されるクロックが変化するご
とに、各端子の電圧が、ハイレベル（Ｈ）になるか、ロ
ウレベル（Ｌ）になるかを示す状態図である。この図か
らクロックの３倍の周期の、従って３分の１の周波数の
信号が出力端子ＱＱから出力されることがわかる。入力
信号Ｍがハイレベルの時には、ＯＲ回路ＯＲの出力は常
にハイに固定されるので、このプリスケーラ回路は、図
５の２分の１分周器と等価になる。このプリスケーラも
ラッチ回路と同等の条件で設計を行えば、ダイナミック
型とほぼ同等の高速性能を実現できることは明かであ
る。

【００１５】図１０は本発明の第４の実施例であって、
２分の１分周器である。ＳＬ７、ＳＬ８、ＳＬ９、ＳＬ
１０はスタティック型ＣＭＯＳラッチ回路、Ｖ１３、Ｖ
１４、Ｖ１５、Ｖ１６はインバータ、ＱＱは出力端子、
ＱＱ７、ＱＱ８、ＱＱ９、ＱＱ１０は内部端子、ＣＣは
クロック入力端子、ＣＢは逆相クロック入力端子であ
る。またＲＳはこれら内部端子の電圧の初期状態をセッ
トするためのセット回路である。このセット回路によっ
て、内部端子対ＱＱ７とＱＱ９、またはＱＱ８とＱＱ１
０を、逆のレベルにセットする必要がある。あるいは、
インバータＶ１３とＶ１５の出力端子対やインバータＶ
１４とＶ１６の出力端子対も、各端子対の端子間相互に
反対の論理レベルにある必要があるので、このような反
対の論理レベルの端子対の１対またはそれ以上の対に対
してセット回路により電圧の初期設定をする。この場合
に、複数の端子対にセット回路を接続すれば、回路の安
定度ならびにセット後の収束性を高めることができる。
セット回路の具体例としては、例えば、ＱＱ９にはＮＭ
ＯＳトランジスタのドレインを接続し、ソースをＧＮＤ
端子に接続し、ゲートにセットパルスのハイレベル信号
を入力する。また端子ＱＱ７にはＰＭＯＳトランジスタ
のドレインを接続し、ソースをＶＤＤ端子に接続し、ゲ
ートにセットパルスの反転信号（ロウレベル）を入力す
る。このことによって上記のようなセットが可能とな
る。

【００１６】図１１は図１０における入出力波形のタイ
ミング図を示すもので、各端子の電圧が、ハイレベル
（Ｈ）になるか、ロウレベル（Ｌ）になるかを示す状態
図である。この図からクロックの２倍の周期の、従って
２分の１の周波数の信号が出力端子ＱＱから出力される
ことがわかる。

【００１７】この第４の実施例は第２の実施例と同じス
タティックな２分の１分周器である。第４の実施例は第
２の実施例に比べて、トランジスタの数や、消費電力は
約２倍必要であるが、最高動作周波数も約２倍の高速で
あるという特徴がある。高速である理由は、第２の実施
例の回路において、最も動作速度を律しているのが、ラ
ッチ回路ＳＬ２とインバータＶ４とＶ５を信号が伝搬す
る時間であるのに対し、第４の実施例の回路において
は、すべてのラッチ回路ＳＬ７、ＳＬ８、ＳＬ９、ＳＬ
１０のいずれかとインバータの１段分を信号が伝搬する
時間であるためである。すなわち、この時間差である、
インバータＶ５の１段分を信号が伝搬する時間分だけ、
第４の実施例の速度が高速になるわけである。このよう
に、第２の実施例は高速ではあるが、中でも低消費電力
用として、第４の実施例は、より高速動作用としての特
徴がある。

【００１８】このほか、上記したラッチ回路や分周器、
プリスケーラを組み合わせることによって、スタティッ
ク型のＤタイプフリップフロップやシフトレジスタな
ど、さまざまな順序回路を実現できることは明かであ
る。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
高速なダイナミック型にほぼ匹敵する動作速度を有す
る、スタティック型の順序回路を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のスタティック型ラッチ
回路図。（ａ）では回路図シンボルにより回路表記して
おり、（ｂ）ではトランジスタを用いた回路表記をして
いる。

【図２】図１のラッチ回路の入出力波形のタイミング
図。

【図３】従来のダイナミック型ラッチ回路図。

【図４】従来のスタティック型ラッチ回路図。

【図５】本発明の第２の実施例のスタティック型の２分
の１分周器図。

【図６】図５の各端子の状態表。

【図７】従来のダイナミック型２分の１分周器図。

【図８】本発明の第３の実施例のスタティック型の２分
の１・３分の１プリスケーラ図。

【図９】図８の各端子の状態表。

【図１０】本発明の第４の実施例のスタティック型２分
の１分周器図。回路図シンボルにより表記をしている。

【図１１】図１０の入出力波形のタイミング図。

【符号の説明】

Ｄ…データ入力端子 ＱＱ…ラッチされたデータの出力端子 ＣＣ…クロック信号入力端子 ＣＢ…逆相のクロック信号入力端子 ＶＤＤ…電源電圧端子 ＧＮＤ…回路を接地するグランド端子 Ｃｍ…寄生容量 Ｖ１〜Ｖ１６…ＣＭＯＳインバータ ＴＧ、ＴＧ１、ＴＧ２…ＣＭＯＳのトランスファーゲー
ト ＶＬ１、ＶＬ２…ＣＭＯＳ論理ゲート ＳＬ１−ＳＬ１０…スタティック型ラッチ回路 ＱＱ…出力端子 ＱＱ１〜ＱＱ１０…内部端子 Ｍ…２分の１、３分の１分周切り替え用の入力端子 ＯＲ…ＯＲ論理回路 ＮＤ…２入力ＮＡＮＤ論理回路 ＲＳ…セット回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】論理ゲートＶＬ１の出力に接続して、クロ
   ックの入力により該論理ゲートの出力をラッチするラッ
   チ回路としてのスタティック型トランスファーゲート順
   序回路において、 トランスファーゲート論理回路ＴＧと、２つのインバー
   タＶ１、Ｖ２と、入力端子Ｄ、クロックの入力端子Ｃ
   Ｃ、出力端子ＱＱ、電源電圧端子ＶＤＤ、回路を接地す
   るグランド端子ＧＮＤを有し、 上記トランスファーゲート論理回路ＴＧの出力端子にイ
   ンバータＶ１の入力端子を、インバータＶ１の出力端子
   にインバータＶ２の入力端子を、インバータＶ２の出力
   端子をトランスファーゲート論理回路ＴＧの出力端子に
   それぞれ接続し、 上記トランスファーゲート論理回路ＴＧの入力端子およ
   び出力端子をそれぞれ上記入力端子Ｄおよび出力端子Ｑ
   Ｑに接続することを特徴とするスタティック型トランス
   ファーゲート順序回路。
2. 【請求項２】請求項１において、さらに、インバータＶ
   ２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
   トランスファーゲートＴＧと前段の論理ゲートＶＬ１の
   出力端子とグランド端子ＧＮＤとの間の直列オン抵抗を
   Ｒ２、出力端子ＱＱに接続される後段の論理ゲートＶＬ
   ２の論理しきい値電圧をＶｔｈ、電源電圧をＶＤとする
   とき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、かつ、 インバータＶ２を構成するＮＭＯＳトランジスタのオン
   抵抗をＲ３、トランスファーゲートＴＧと前段の論理ゲ
   ートＶＬ１の出力端子と電源電圧端子ＶＤＤとの間の直
   列オン抵抗をＲ４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することを特徴とするスタティック型トラン
   スファーゲート順序回路。
3. 【請求項３】請求項１または請求項２記載のスタティッ
   ク型トランスファーゲート順序回路としてのラッチ回路
   ＳＬ１、ＳＬ２と、３つのインバータＶ３、Ｖ４、Ｖ５
   と、出力端子ＱＱを有し、 ラッチ回路ＳＬ１の出力端子をインバータＶ３の入力端
   子に、該インバータＶ３の出力端子をラッチ回路ＳＬ２
   の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ２の出力端子をインバータＶ４の入力端
   子に、該インバータＶ４の出力端子をインバータＶ５の
   入力端子に、該インバータＶ５の出力端子をラッチ回路
   ＳＬ１の入力端子と上記出力端子ＱＱにそれぞれ接続す
   ることを特徴とする、分周器機能を有するスタティック
   型トランスファーゲート順序回路。
4. 【請求項４】請求項１または請求項２記載のスタティッ
   ク型トランスファーゲート順序回路としてのラッチ回路
   ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６と、４つのインバータ
   Ｖ９、Ｖ１０、Ｖ１１、Ｖ１２と、１つの２入力ＮＡＮ
   Ｄ回路ＮＤと１つの２入力ＯＲ回路ＯＲと、出力端子Ｑ
   Ｑ、入力端子Ｍを有し、 ２入力ＮＡＮＤ回路ＮＤの出力端子をラッチ回路ＳＬ３
   の入力端子に、ラッチ回路ＳＬ３の出力端子をインバー
   タＶ９の入力端子に、インバータＶ９の出力回路をラッ
   チ回路ＳＬ４の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ４の出力端子をインバータＶ１０の入力
   端子に、インバータＶ１０の出力端子を２入力ＮＡＮＤ
   回路ＮＤの第１の入力端子と２入力ＯＲ回路ＯＲの第１
   の入力端子にそれぞれ接続し、 ２入力ＯＲ回路ＯＲの出力端子をラッチ回路ＳＬ５の入
   力端子に、ラッチ回路ＳＬ５の出力端子をインバータＶ
   １１の入力端子に、インバータＶ１１の出力回路をラッ
   チ回路ＳＬ６の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ６の出力端子をインバータＶ１２の入力
   端子に、インバータＶ１２の出力端子を２入力ＮＡＮＤ
   回路ＮＤの第２の入力端子にそれぞれ接続し、２入力Ｏ
   Ｒ回路ＯＲの第２の入力端子に上記入力端子Ｍを、イン
   バータＶ１０の出力端子に上記出力端子ＱＱをそれぞれ
   接続することを特徴とする、プリスケーラ機能を有する
   スタティック型トランスファーゲート順序回路。
5. 【請求項５】請求項１または請求項２記載のスタティッ
   ク型トランスファーゲート順序回路としてのラッチ回路
   ＳＬ７、ＳＬ８、ＳＬ９、ＳＬ１０と、４つのインバー
   タＶ１３、Ｖ１４、Ｖ１５、Ｖ１６と、ラッチ回路また
   はインバータの出力端子の初期電圧レベルをセットする
   ためのセット回路ＲＳと、出力端子ＱＱおよびＱＢを有
   し、 ラッチ回路ＳＬ７の出力端子をインバータＶ１３の入力
   端子に、インバータＶ１３の出力端子をラッチ回路ＳＬ
   ８の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ８の出力端子をインバータＶ１４の入力
   端子に、インバータＶ１４の出力端子をラッチ回路ＳＬ
   ９の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ９の出力端子をインバータＶ１５の入力
   端子に、インバータＶ１５の出力端子をラッチ回路ＳＬ
   １０の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ１０の出力端子をインバータＶ１６の入
   力端子に、インバータＶ１６の出力端子をラッチ回路Ｓ
   Ｌ７の入力端子にそれぞれ接続し、 インバータＶ１４の出力端子を上記出力端子ＱＱに、イ
   ンバータＶ１６の出力端子を上記出力端子ＱＢにそれぞ
   れ接続し、さらに、 ラッチ回路ＳＬ７とＳＬ９の出力端子間、ＳＬ８とＳＬ
   １０の出力端子間、インバータＶ１３とＶ１５の出力端
   子間、インバータＶ１４とＶ１６の出力端子間の４対の
   出力端子間の少なくとも１対の出力端子間に、該出力端
   子の電圧レベルを相互に反対のレベルに初期設定するセ
   ット回路ＲＳを接続することを特徴とする、２分の１分
   周機能を有するスタティック型トランスファーゲート順
   序回路。