JP3230655B2 - ダイナミック型ラッチ回路およびフリップフロップ回路 - Google Patents
ダイナミック型ラッチ回路およびフリップフロップ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型回
路に関し、特にダイナミック型フリップフロップ回路お
よびダイナミック型ラッチ回路に関する。
路に関し、特にダイナミック型フリップフロップ回路お
よびダイナミック型ラッチ回路に関する。
【０００２】
【従来の技術】従来、この種のダイナミック型回路は、
ＣＭＯＳプロセスを用いた高速回路分野で使用されてい
る。アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド−ステート・サーキッツ、第２４巻、第１号（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ１，Ｆｅｂｒｕ
ａｒｙ，１９８９）の第６２頁〜第７０頁で「ハイ−ス
ピード・ＣＭＯＳ・サーキット・テクニック」（”Ｈｉ
ｇｈ−Ｓｐｅｅｄ ＣＭＯＳ ＣｉｒｃｕｉｔＴｅｃｈ
ｎｉｑｕｅ”）なる題名で公表された論文に様々な高速
動作用ダイナミック型ラッチ回路及びフリップフロップ
回路が提示されている。図９に示したフリップフロップ
回路はそのうちのひとつである。
ＣＭＯＳプロセスを用いた高速回路分野で使用されてい
る。アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド−ステート・サーキッツ、第２４巻、第１号（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ１，Ｆｅｂｒｕ
ａｒｙ，１９８９）の第６２頁〜第７０頁で「ハイ−ス
ピード・ＣＭＯＳ・サーキット・テクニック」（”Ｈｉ
ｇｈ−Ｓｐｅｅｄ ＣＭＯＳ ＣｉｒｃｕｉｔＴｅｃｈ
ｎｉｑｕｅ”）なる題名で公表された論文に様々な高速
動作用ダイナミック型ラッチ回路及びフリップフロップ
回路が提示されている。図９に示したフリップフロップ
回路はそのうちのひとつである。
【０００３】図９に示したフリップフロップ回路は、ソ
ースが高位側電源ＶＤＤに接続され、ドレインが節点０
０１に接続され、ゲートがデータＤＡＴＡに接続された
Ｐチャネル型トランジスタＰ１と、ソースが節点００１
に接続され、ドレインが節点００２に接続され、ゲート
が正相クロックＣＬＫに接続されたＰチャネル型ＭＯＳ
トランジスタＰ２と、ソースが低位側電源ＧＮＤに接続
され、ドレインが節点００２に接続され、ゲートがデー
タＤＡＴＡに接続されたＮチャネル型ＭＯＳトランジス
タＮ１と、ソースが高位側電源ＶＤＤに接続され、ドレ
インが節点００３に接続され、ゲートが節点００１に接
続されたＰチャネル型ＭＯＳトランジスタＰ３と、ソー
スが節点００４に接続され、ドレインが節点００３に接
続され、ゲートが正相クロックＣＬＫに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ４と、ソースが低位側電
源ＧＮＤに接続され、ドレインが節点００４に接続さ
れ、ゲートが節点００２に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ３と、ソースが高位側電源ＶＤＤに接
続され、ドレインが出力ＱＢに接続され、ゲートが節点
００３に接続されたＰチャネル型ＭＯＳトランジスタＰ
５と、ソースが低位側電源ＧＮＤに接続され、ドレイン
が逆相出力ＱＢに接続され、ゲートが節点００４に接続
されたＮチャネル型ＭＯＳトランジスタＮ５により構成
されている。
ースが高位側電源ＶＤＤに接続され、ドレインが節点０
０１に接続され、ゲートがデータＤＡＴＡに接続された
Ｐチャネル型トランジスタＰ１と、ソースが節点００１
に接続され、ドレインが節点００２に接続され、ゲート
が正相クロックＣＬＫに接続されたＰチャネル型ＭＯＳ
トランジスタＰ２と、ソースが低位側電源ＧＮＤに接続
され、ドレインが節点００２に接続され、ゲートがデー
タＤＡＴＡに接続されたＮチャネル型ＭＯＳトランジス
タＮ１と、ソースが高位側電源ＶＤＤに接続され、ドレ
インが節点００３に接続され、ゲートが節点００１に接
続されたＰチャネル型ＭＯＳトランジスタＰ３と、ソー
スが節点００４に接続され、ドレインが節点００３に接
続され、ゲートが正相クロックＣＬＫに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ４と、ソースが低位側電
源ＧＮＤに接続され、ドレインが節点００４に接続さ
れ、ゲートが節点００２に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ３と、ソースが高位側電源ＶＤＤに接
続され、ドレインが出力ＱＢに接続され、ゲートが節点
００３に接続されたＰチャネル型ＭＯＳトランジスタＰ
５と、ソースが低位側電源ＧＮＤに接続され、ドレイン
が逆相出力ＱＢに接続され、ゲートが節点００４に接続
されたＮチャネル型ＭＯＳトランジスタＮ５により構成
されている。
【０００４】次に、図９に示した従来回路の動作を説明
する。以下、高位側電源ＶＤＤとほぼ同じ信号レベルを
Ｈ、低位側電源ＧＮＤとほぼ同じ信号レベルをＬとす
る。
する。以下、高位側電源ＶＤＤとほぼ同じ信号レベルを
Ｈ、低位側電源ＧＮＤとほぼ同じ信号レベルをＬとす
る。
【０００５】データＤＡＴＡに加えられる信号がＬで、
かつ、正相クロックＣＬＫにＬが加えられる場合、Ｐチ
ャネル型ＭＯＳトランジスタＰ１，Ｐ２がオンし、Ｎチ
ャネル型ＭＯＳトランジスタＮ１がオフし、節点００
１，００２は共にＨになり、Ｐチャネル型ＭＯＳトラン
ジスタＰ３はオフし、Ｎチャネル型ＭＯＳトランジスタ
Ｎ３はオンし、Ｎチャネル型ＭＯＳトランジスタＮ４が
オフするので、節点００４はＬとなり、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５はオフする。この時、節点００３
はダイナミック節点で前の状態が保持されており、逆相
出力ＱＢの値は節点００３の状態、即ち回路の前の状態
によって決まる。ここで、正相クロックＣＬＫの値がＨ
に遷移すると、Ｐチャネル型ＭＯＳトランジスタＰ２が
オフし、Ｎチャネル型ＭＯＳトランジスタＮ４がオン
し、節点００２がＨ保持のダイナミック節点となり、節
点００３がＬになり、Ｐチャネル型ＭＯＳトランジスタ
Ｐ５がオンし、逆相出力ＱＢにはデータＤＡＴＡの否定
値のＨが出力される。
かつ、正相クロックＣＬＫにＬが加えられる場合、Ｐチ
ャネル型ＭＯＳトランジスタＰ１，Ｐ２がオンし、Ｎチ
ャネル型ＭＯＳトランジスタＮ１がオフし、節点００
１，００２は共にＨになり、Ｐチャネル型ＭＯＳトラン
ジスタＰ３はオフし、Ｎチャネル型ＭＯＳトランジスタ
Ｎ３はオンし、Ｎチャネル型ＭＯＳトランジスタＮ４が
オフするので、節点００４はＬとなり、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５はオフする。この時、節点００３
はダイナミック節点で前の状態が保持されており、逆相
出力ＱＢの値は節点００３の状態、即ち回路の前の状態
によって決まる。ここで、正相クロックＣＬＫの値がＨ
に遷移すると、Ｐチャネル型ＭＯＳトランジスタＰ２が
オフし、Ｎチャネル型ＭＯＳトランジスタＮ４がオン
し、節点００２がＨ保持のダイナミック節点となり、節
点００３がＬになり、Ｐチャネル型ＭＯＳトランジスタ
Ｐ５がオンし、逆相出力ＱＢにはデータＤＡＴＡの否定
値のＨが出力される。
【０００６】次に、データＤＡＴＡに加えらえる信号が
Ｈで、かつ、正相クロックＣＬＫにＬが加えられる場
合、Ｐチャネル型ＭＯＳトランジスタＰ１がオフし、Ｐ
チャネル型ＭＯＳトランジスタＰ２およびＮチャネル型
ＭＯＳトランジスタＮ１がオンし、節点００１，００２
は共にＬになり、Ｐチャネル型ＭＯＳトランジスタＰ３
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ３および
Ｎ４はオフするので、節点００３はＨとなり、Ｐチャネ
ル型ＭＯＳトランジスタＰ５はオフする。この時、節点
００４はダイナミック節点で前の状態が保持されてお
り、逆相出力ＱＢの値は節点００４の状態、即ち回路の
前の状態によって決まる。ここで、正相クロックＣＬＫ
の値がＨに遷移すると、Ｐチャネル型ＭＯＳトランジス
タＰ２がオフし、Ｎチャネル型ＭＯＳトランジスタＮ４
がオンし、節点００１がＬ保持のダイナミック節点とな
り、節点００４がＨになり、Ｎチャネル型ＭＯＳトラン
ジスタＮ５がオンし、逆相出力ＱＢにはデータＤＡＴＡ
の否定値のＬが出力される。
Ｈで、かつ、正相クロックＣＬＫにＬが加えられる場
合、Ｐチャネル型ＭＯＳトランジスタＰ１がオフし、Ｐ
チャネル型ＭＯＳトランジスタＰ２およびＮチャネル型
ＭＯＳトランジスタＮ１がオンし、節点００１，００２
は共にＬになり、Ｐチャネル型ＭＯＳトランジスタＰ３
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ３および
Ｎ４はオフするので、節点００３はＨとなり、Ｐチャネ
ル型ＭＯＳトランジスタＰ５はオフする。この時、節点
００４はダイナミック節点で前の状態が保持されてお
り、逆相出力ＱＢの値は節点００４の状態、即ち回路の
前の状態によって決まる。ここで、正相クロックＣＬＫ
の値がＨに遷移すると、Ｐチャネル型ＭＯＳトランジス
タＰ２がオフし、Ｎチャネル型ＭＯＳトランジスタＮ４
がオンし、節点００１がＬ保持のダイナミック節点とな
り、節点００４がＨになり、Ｎチャネル型ＭＯＳトラン
ジスタＮ５がオンし、逆相出力ＱＢにはデータＤＡＴＡ
の否定値のＬが出力される。
【０００７】図１１に上記論文に掲載された従来のダイ
ナミック型ラッチ回路を示す。図１１に示したダイナミ
ック型ラッチ回路は、ソースが高位側電源ＶＤＤに接続
され、ドレインが節点００１に接続され、ゲートがデー
タＤＡＴＡに接続されたＰチャネル型ＭＯＳトランジス
タＰ１と、ソースが低位側電源ＧＮＤに接続され、ドレ
インが節点００２に接続され、ゲートがデータＤＡＴＡ
に接続されたＮチャネル型ＭＯＳトランジスタＮ１と、
ソースが節点００１に接続され、ドレインが節点００２
に接続され、ゲートが正相クロックＣＬＫに接続された
Ｐチャネル型ＭＯＳトランジスタＰ２と、ソースが高位
側電源ＶＤＤに接続され、ドレインが正相出力Ｑに接続
され、ゲートが節点００１に接続されたＰチャネル型Ｍ
ＯＳトランジスタＰ５と、ソースが低位側電源ＧＮＤに
接続され、ドレインが正相出力Ｑに接続され、ゲートが
節点００２に接続されたＮチャネル型ＭＯＳトランジス
タＮ５により構成される。
ナミック型ラッチ回路を示す。図１１に示したダイナミ
ック型ラッチ回路は、ソースが高位側電源ＶＤＤに接続
され、ドレインが節点００１に接続され、ゲートがデー
タＤＡＴＡに接続されたＰチャネル型ＭＯＳトランジス
タＰ１と、ソースが低位側電源ＧＮＤに接続され、ドレ
インが節点００２に接続され、ゲートがデータＤＡＴＡ
に接続されたＮチャネル型ＭＯＳトランジスタＮ１と、
ソースが節点００１に接続され、ドレインが節点００２
に接続され、ゲートが正相クロックＣＬＫに接続された
Ｐチャネル型ＭＯＳトランジスタＰ２と、ソースが高位
側電源ＶＤＤに接続され、ドレインが正相出力Ｑに接続
され、ゲートが節点００１に接続されたＰチャネル型Ｍ
ＯＳトランジスタＰ５と、ソースが低位側電源ＧＮＤに
接続され、ドレインが正相出力Ｑに接続され、ゲートが
節点００２に接続されたＮチャネル型ＭＯＳトランジス
タＮ５により構成される。
【０００８】次に、図１１に示した従来回路の動作を説
明する。データＤＡＴＡがＬで、正相クロックＣＬＫが
Ｌの場合、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ１はオフ
し、節点００１、００２はＨになり、Ｐチャネル型ＭＯ
ＳトランジスタＰ５がオフし、Ｎチャネル型ＭＯＳトラ
ンジスタＮ５がオンして正相出力ＱはＬになる。ここで
正相クロックＣＬＫがＨに遷移すると、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２がオフし、節点００２がダイナミ
ック節点となる。
明する。データＤＡＴＡがＬで、正相クロックＣＬＫが
Ｌの場合、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ１はオフ
し、節点００１、００２はＨになり、Ｐチャネル型ＭＯ
ＳトランジスタＰ５がオフし、Ｎチャネル型ＭＯＳトラ
ンジスタＮ５がオンして正相出力ＱはＬになる。ここで
正相クロックＣＬＫがＨに遷移すると、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２がオフし、節点００２がダイナミ
ック節点となる。
【０００９】データＤＡＴＡがＨで、正相クロックＣＬ
ＫがＬの場合、Ｐチャネル型ＭＯＳトランジスタＰ１は
オフし、Ｐチャネル型ＭＯＳトランジスタＰ２及びＮチ
ャネル型ＭＯＳトランジスタＮ１はオンし、節点００
１、００２はＬになり、Ｐチャネル型ＭＯＳトランジス
タＰ５がオンし、Ｎチャネル型ＭＯＳトランジスタＮ５
がオフして正相出力ＱはＨになる。ここで、正相クロッ
クＣＬＫがＨに遷移すると、Ｐチャネル型ＭＯＳトラン
ジスタＰ２がオフし、節点００１がダイナミック節点と
なる。
ＫがＬの場合、Ｐチャネル型ＭＯＳトランジスタＰ１は
オフし、Ｐチャネル型ＭＯＳトランジスタＰ２及びＮチ
ャネル型ＭＯＳトランジスタＮ１はオンし、節点００
１、００２はＬになり、Ｐチャネル型ＭＯＳトランジス
タＰ５がオンし、Ｎチャネル型ＭＯＳトランジスタＮ５
がオフして正相出力ＱはＨになる。ここで、正相クロッ
クＣＬＫがＨに遷移すると、Ｐチャネル型ＭＯＳトラン
ジスタＰ２がオフし、節点００１がダイナミック節点と
なる。
【００１０】図１２に上記論文に掲載された従来の別の
ダイナミック型ラッチ回路を示す。図１２に示したダイ
ナミック型ラッチ回路は、ソースが高位側電源ＶＤＤに
接続され、ドレインが節点００１に接続され、ゲートが
データＤＡＴＡに接続されたＰチャネル型ＭＯＳトラン
ジスタＰ１と、ソースが低位側電源ＧＮＤに接続され、
ドレインが節点００２に接続され、ゲートがデータＤＡ
ＴＡに接続されたＮチャネル型ＭＯＳトランジスタＮ１
と、ソースが節点００２に接続され、ドレインが節点０
０１に接続され、ゲートが正相クロックＣＬＫに接続さ
れたＮチャネル型ＭＯＳトランジスタＮ２と、ソースが
高位側電源ＶＤＤに接続され、ドレインが正相出力Ｑに
接続され、ゲートが節点００１に接続されたＰチャネル
型ＭＯＳトランジスタＰ５と、ソースが低位側電源ＧＮ
Ｄに接続され、ドレインが正相出力Ｑに接続され、ゲー
トが節点００２に接続されたＮチャネル型ＭＯＳトラン
ジスタＮ５により構成される。
ダイナミック型ラッチ回路を示す。図１２に示したダイ
ナミック型ラッチ回路は、ソースが高位側電源ＶＤＤに
接続され、ドレインが節点００１に接続され、ゲートが
データＤＡＴＡに接続されたＰチャネル型ＭＯＳトラン
ジスタＰ１と、ソースが低位側電源ＧＮＤに接続され、
ドレインが節点００２に接続され、ゲートがデータＤＡ
ＴＡに接続されたＮチャネル型ＭＯＳトランジスタＮ１
と、ソースが節点００２に接続され、ドレインが節点０
０１に接続され、ゲートが正相クロックＣＬＫに接続さ
れたＮチャネル型ＭＯＳトランジスタＮ２と、ソースが
高位側電源ＶＤＤに接続され、ドレインが正相出力Ｑに
接続され、ゲートが節点００１に接続されたＰチャネル
型ＭＯＳトランジスタＰ５と、ソースが低位側電源ＧＮ
Ｄに接続され、ドレインが正相出力Ｑに接続され、ゲー
トが節点００２に接続されたＮチャネル型ＭＯＳトラン
ジスタＮ５により構成される。
【００１１】次に、図１２に示した従来回路の動作を説
明する。データＤＡＴＡがＬで、正相クロックＣＬＫが
Ｈの場合、Ｐチャネル型ＭＯＳトランジスタＰ１及びＮ
チャネル型ＭＯＳトランジスタＮ２はオンし、Ｎチャネ
ル型ＭＯＳトランジスタＮ１はオフし、節点００１、０
０２はＨになり、Ｐチャネル型ＭＯＳトランジスタＰ５
がオフし、Ｎチャネル型ＭＯＳトランジスタＮ５がオン
して正相出力ＱはＬになる。ここで、正相クロックＣＬ
ＫがＬに遷移すると、Ｎチャネル型ＭＯＳトランジスタ
Ｎ２がオフし、節点００２がダイナミック節点となる。
明する。データＤＡＴＡがＬで、正相クロックＣＬＫが
Ｈの場合、Ｐチャネル型ＭＯＳトランジスタＰ１及びＮ
チャネル型ＭＯＳトランジスタＮ２はオンし、Ｎチャネ
ル型ＭＯＳトランジスタＮ１はオフし、節点００１、０
０２はＨになり、Ｐチャネル型ＭＯＳトランジスタＰ５
がオフし、Ｎチャネル型ＭＯＳトランジスタＮ５がオン
して正相出力ＱはＬになる。ここで、正相クロックＣＬ
ＫがＬに遷移すると、Ｎチャネル型ＭＯＳトランジスタ
Ｎ２がオフし、節点００２がダイナミック節点となる。
【００１２】データＤＡＴＡがＨで、正相クロックＣＬ
ＫがＨの場合、Ｐチャネル型ＭＯＳトランジスタＰ１は
オフし、Ｎチャネル型ＭＯＳトランジスタＮ２，Ｎ１は
オンし、節点００１、００２はＬになり、Ｐチャネル型
ＭＯＳトランジスタＰ５がオンし、Ｎチャネル型ＭＯＳ
トランジスタＮ５がオフして正相出力ＱはＨになる。こ
こで、正相クロックＣＬＫがＬに遷移すると、Ｎチャネ
ル型ＭＯＳトランジスタＮ２がオフし、節点００１がダ
イナミック節点となる。
ＫがＨの場合、Ｐチャネル型ＭＯＳトランジスタＰ１は
オフし、Ｎチャネル型ＭＯＳトランジスタＮ２，Ｎ１は
オンし、節点００１、００２はＬになり、Ｐチャネル型
ＭＯＳトランジスタＰ５がオンし、Ｎチャネル型ＭＯＳ
トランジスタＮ５がオフして正相出力ＱはＨになる。こ
こで、正相クロックＣＬＫがＬに遷移すると、Ｎチャネ
ル型ＭＯＳトランジスタＮ２がオフし、節点００１がダ
イナミック節点となる。
【００１３】
【発明が解決しようとする課題】図９に示した従来回路
の分周動作波形を図１０に示す。図１０に示した波形
は、０．５μｍのＣＭＯＳプロセスを使用し、高位側電
源ＶＤＤを３Ｖ、低位側電源ＧＮＤを０Ｖ、Ｐチャネル
型ＭＯＳトランジスタ／Ｎチャネル型ＭＯＳトランジス
タのゲート幅をそれぞれ８μｍ／４μｍとし、逆相出力
ＱＢをデータＤＡＴＡに接続し、クロックに６００ＭＨ
ｚの信号を加えた場合の分周動作のシミュレーション波
形である。正相クロックＣＬＫ、逆相出力ＱＢ、各節点
００１，００２，００３，００４の電位を見やすいよう
にオフセットを加えて示してある。
の分周動作波形を図１０に示す。図１０に示した波形
は、０．５μｍのＣＭＯＳプロセスを使用し、高位側電
源ＶＤＤを３Ｖ、低位側電源ＧＮＤを０Ｖ、Ｐチャネル
型ＭＯＳトランジスタ／Ｎチャネル型ＭＯＳトランジス
タのゲート幅をそれぞれ８μｍ／４μｍとし、逆相出力
ＱＢをデータＤＡＴＡに接続し、クロックに６００ＭＨ
ｚの信号を加えた場合の分周動作のシミュレーション波
形である。正相クロックＣＬＫ、逆相出力ＱＢ、各節点
００１，００２，００３，００４の電位を見やすいよう
にオフセットを加えて示してある。
【００１４】図１０において、正相クロックＣＬＫの信
号がＬからＨに遷移する時に、逆相出力ＱＢの信号がＨ
からＬに変わるまでの時間は、逆相出力ＱＢの信号がＬ
からＨに変わるまでの時間よりも長くなり、ハイレベル
信号の一周期に占める割合（以下、デューティと記す）
は５０％にはならない。高速回路において、クロックの
立ち上がりと立ち下がりの両端において処理を行うこと
で、フリップフロップ回路により構成されるマクロ回路
全体の動作周波数を落とし消費電力を低減する方法があ
るが、その場合、設計マージンを確保するためにデュー
ティは５０％であることが望ましい。また、Ｌの電位も
完全に低位側電源ＧＮＤの電位まで落ちていないため、
出力信号を受けるトランジスタには余分なリーク電流が
流れ、低消費電力の観点からも望ましくない。
号がＬからＨに遷移する時に、逆相出力ＱＢの信号がＨ
からＬに変わるまでの時間は、逆相出力ＱＢの信号がＬ
からＨに変わるまでの時間よりも長くなり、ハイレベル
信号の一周期に占める割合（以下、デューティと記す）
は５０％にはならない。高速回路において、クロックの
立ち上がりと立ち下がりの両端において処理を行うこと
で、フリップフロップ回路により構成されるマクロ回路
全体の動作周波数を落とし消費電力を低減する方法があ
るが、その場合、設計マージンを確保するためにデュー
ティは５０％であることが望ましい。また、Ｌの電位も
完全に低位側電源ＧＮＤの電位まで落ちていないため、
出力信号を受けるトランジスタには余分なリーク電流が
流れ、低消費電力の観点からも望ましくない。
【００１５】上述の問題点は以下の原因による。図１０
において、節点００１と００４の電位は、遷移時以外で
も高位側電源ＶＤＤあるいは低位側電源ＧＮＤには落ち
着かず、その中間の値を持つ場合が存在する。データＤ
ＡＴＡの信号がＨで、正相クロックＣＬＫがＬで、節点
００１がＬに放電される時、Ｐチャネル型ＭＯＳトラン
ジスタＰ２を介して行われるため、ＭＯＳのオン電圧
（ＶＴ）分電位が低位側電源ＧＮＤの電位よりも上昇す
るためである。この場合、Ｐチャネル型ＭＯＳトランジ
スタＰ２のソースである節点００１の電位は高位側電源
ＶＤＤよりも低下しているために基板バイアス効果によ
り通常の場合よりも更に大きいＶＴ分が低位側電源ＧＮ
Ｄの電位よりも上昇する。ＭＯＳのオン電流は振幅の２
乗に比例するが、節点００１のＬレベルの上昇により、
節点００１によって駆動されるＰチャネル型ＭＯＳトラ
ンジスタＰ３のオン電流が少なくなり、動作速度の劣化
を引き起こす。また、正相クロックＣＬＫの信号がＨに
遷移した場合、節点００４はＨに充電されるが、充電が
Ｎチャネル型ＭＯＳトランジスタＮ４を介して行われる
ために、高位側電源ＶＤＤの電位よりもＶＴ分電位が降
下する。このＶＴも基板バイアス効果により大きめに見
え、節点００４により駆動されるＮチャネル型ＭＯＳト
ランジスタＮ５のオン電流を低下させ、逆相出力ＱＢの
立ち下がり時間が長くなり、これがデューティの狂いを
引き起こす。
において、節点００１と００４の電位は、遷移時以外で
も高位側電源ＶＤＤあるいは低位側電源ＧＮＤには落ち
着かず、その中間の値を持つ場合が存在する。データＤ
ＡＴＡの信号がＨで、正相クロックＣＬＫがＬで、節点
００１がＬに放電される時、Ｐチャネル型ＭＯＳトラン
ジスタＰ２を介して行われるため、ＭＯＳのオン電圧
（ＶＴ）分電位が低位側電源ＧＮＤの電位よりも上昇す
るためである。この場合、Ｐチャネル型ＭＯＳトランジ
スタＰ２のソースである節点００１の電位は高位側電源
ＶＤＤよりも低下しているために基板バイアス効果によ
り通常の場合よりも更に大きいＶＴ分が低位側電源ＧＮ
Ｄの電位よりも上昇する。ＭＯＳのオン電流は振幅の２
乗に比例するが、節点００１のＬレベルの上昇により、
節点００１によって駆動されるＰチャネル型ＭＯＳトラ
ンジスタＰ３のオン電流が少なくなり、動作速度の劣化
を引き起こす。また、正相クロックＣＬＫの信号がＨに
遷移した場合、節点００４はＨに充電されるが、充電が
Ｎチャネル型ＭＯＳトランジスタＮ４を介して行われる
ために、高位側電源ＶＤＤの電位よりもＶＴ分電位が降
下する。このＶＴも基板バイアス効果により大きめに見
え、節点００４により駆動されるＮチャネル型ＭＯＳト
ランジスタＮ５のオン電流を低下させ、逆相出力ＱＢの
立ち下がり時間が長くなり、これがデューティの狂いを
引き起こす。
【００１６】図１１に示した従来回路において、データ
ＤＡＴＡがＨで、正相クロックＣＬＫがＬの場合、節点
００１はＰチャネル型ＭＯＳトランジスタＰ２を介して
Ｌに放電されるため、節点００１の電位は基板バイアス
効果により増加したＶＴ分だけ低位側電源ＧＮＤよりも
上昇し、節点００１により駆動されるＰチャネル型ＭＯ
ＳトランジスタＰ５のオン電流が低下し、立ち上がり時
間は立ち下がり時間に比べて長くなり、回路の動作バラ
ンスが悪くなる。
ＤＡＴＡがＨで、正相クロックＣＬＫがＬの場合、節点
００１はＰチャネル型ＭＯＳトランジスタＰ２を介して
Ｌに放電されるため、節点００１の電位は基板バイアス
効果により増加したＶＴ分だけ低位側電源ＧＮＤよりも
上昇し、節点００１により駆動されるＰチャネル型ＭＯ
ＳトランジスタＰ５のオン電流が低下し、立ち上がり時
間は立ち下がり時間に比べて長くなり、回路の動作バラ
ンスが悪くなる。
【００１７】図１２に示した従来回路において、データ
ＤＡＴＡがＬで、正相クロックＣＬＫがＨの場合、節点
００２はＮチャネル型ＭＯＳトランジスタＮ２を介して
Ｈに充電されるため、節点００２の電位は基板バイアス
効果により増加したＶＴ分だけ高位側電源ＶＤＤよりも
降下し、節点００２により駆動されるＮチャネル型ＭＯ
ＳトランジスタＮ５のオン電流が低下し、立ち下がり時
間は立ち上がり時間に比べて長くなり、回路の動作バラ
ンスが悪くなる。
ＤＡＴＡがＬで、正相クロックＣＬＫがＨの場合、節点
００２はＮチャネル型ＭＯＳトランジスタＮ２を介して
Ｈに充電されるため、節点００２の電位は基板バイアス
効果により増加したＶＴ分だけ高位側電源ＶＤＤよりも
降下し、節点００２により駆動されるＮチャネル型ＭＯ
ＳトランジスタＮ５のオン電流が低下し、立ち下がり時
間は立ち上がり時間に比べて長くなり、回路の動作バラ
ンスが悪くなる。
【００１８】したがって、本発明の目的は、出力信号の
立ち上がり／立ち下がり時間のバランスを良くし、デュ
ーティの５０％からのずれを抑え、低電力で高速動作が
可能なダイナミック型ラッチ回路およびフリップフロッ
プ回路を提供することにある。
立ち上がり／立ち下がり時間のバランスを良くし、デュ
ーティの５０％からのずれを抑え、低電力で高速動作が
可能なダイナミック型ラッチ回路およびフリップフロッ
プ回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明のダイナミック型
ラッチ回路は、ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、ゲートに互いに
逆相の関係にあるクロックが入力され、ソース・ドレイ
ンが前記第１の節点と第２の節点に接続された相補型ト
ランスファーゲートと、ゲートに前記データが入力さ
れ、ソース・ドレインが低位側電源電位と前記第２の節
点に接続された第１のＮチャネル型ＭＯＳトランジスタ
と、ゲートに前記第１の節点が接続され、ソース・ドレ
インが高位側電源電位と出力端子に接続された第２のＰ
チャネル型ＭＯＳトランジスタと、ゲートに前記第２の
節点が接続され、ソース・ドレインが低位側電源電位と
前記出力端子に接続された第２のＮチャネル型ＭＯＳト
ランジスタとを有し、前記相補型トランスファーゲート
をオフさせて前記第１の節点または前記第２の節点をダ
イナミック節点とする第１の動作と、前記相補型トラン
スファーゲートをオンさせて前記ダイナミック節点を前
記低位側電源電位または前記高位側電源電位に固定して
前記第２のＰチャネル型ＭＯＳトランジスタまたは前記
第２のＮチャネル型ＭＯＳトランジスタをオンさせる第
２の動作とを順次繰り返す。
ラッチ回路は、ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、ゲートに互いに
逆相の関係にあるクロックが入力され、ソース・ドレイ
ンが前記第１の節点と第２の節点に接続された相補型ト
ランスファーゲートと、ゲートに前記データが入力さ
れ、ソース・ドレインが低位側電源電位と前記第２の節
点に接続された第１のＮチャネル型ＭＯＳトランジスタ
と、ゲートに前記第１の節点が接続され、ソース・ドレ
インが高位側電源電位と出力端子に接続された第２のＰ
チャネル型ＭＯＳトランジスタと、ゲートに前記第２の
節点が接続され、ソース・ドレインが低位側電源電位と
前記出力端子に接続された第２のＮチャネル型ＭＯＳト
ランジスタとを有し、前記相補型トランスファーゲート
をオフさせて前記第１の節点または前記第２の節点をダ
イナミック節点とする第１の動作と、前記相補型トラン
スファーゲートをオンさせて前記ダイナミック節点を前
記低位側電源電位または前記高位側電源電位に固定して
前記第２のＰチャネル型ＭＯＳトランジスタまたは前記
第２のＮチャネル型ＭＯＳトランジスタをオンさせる第
２の動作とを順次繰り返す。
【００２０】また、本発明のダイナミック型フリップフ
ロップ回路は、ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、ゲートに互いに
逆相の関係にあるクロックが入力され、ソース・ドレイ
ンが前記第１の節点と第２の節点に接続された第１の相
補型トランスファーゲートと、ゲートに前記データが入
力され、ソース・ドレインが低位側電源電位と前記第２
の節点に接続された第１のＮチャネル型ＭＯＳトランジ
スタと、ゲートに第１の節点が接続され、ソース・ドレ
インが高位側電源電位と第３の節点に接続された第２の
Ｐチャネル型ＭＯＳトランジスタと、ゲートに互いに逆
相の関係にある前記クロックが入力され、ソース・ドレ
インが前記第３の節点と第４の節点に接続された第２の
相補型トランスファーゲートと、ゲートに第２の節点が
接続され、ソース・ドレインが低位側電源電位と前記第
４の節点に接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに前記第３の節点が接続され、ソース
・ドレインが高位側電源電位と出力端子に接続された第
３のＰチャネル型ＭＯＳトランジスタと、ゲートに前記
第４の節点が接続され、ソース・ドレインが低位側電源
電位と前記出力端子に接続された第３のＮチャネル型Ｍ
ＯＳトランジスタとを有し、前記第１、第２の相補型ト
ランスファーゲートをオフさせて前記第１、第３の節点
または前記第２、第４の節点をダイナミック節点とする
第１の動作と、前記第１、第２の相補型トランスファー
ゲートをオンさせて前記ダイナミック節点を前記低位側
電源電位または前記高位側電源電位に固定して前記第３
のＰチャネル型ＭＯＳトランジスタまたは前記第３のＮ
チャネル型ＭＯＳトランジスタをオンさせる第２の動作
とを順次繰り返す。
ロップ回路は、ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、ゲートに互いに
逆相の関係にあるクロックが入力され、ソース・ドレイ
ンが前記第１の節点と第２の節点に接続された第１の相
補型トランスファーゲートと、ゲートに前記データが入
力され、ソース・ドレインが低位側電源電位と前記第２
の節点に接続された第１のＮチャネル型ＭＯＳトランジ
スタと、ゲートに第１の節点が接続され、ソース・ドレ
インが高位側電源電位と第３の節点に接続された第２の
Ｐチャネル型ＭＯＳトランジスタと、ゲートに互いに逆
相の関係にある前記クロックが入力され、ソース・ドレ
インが前記第３の節点と第４の節点に接続された第２の
相補型トランスファーゲートと、ゲートに第２の節点が
接続され、ソース・ドレインが低位側電源電位と前記第
４の節点に接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに前記第３の節点が接続され、ソース
・ドレインが高位側電源電位と出力端子に接続された第
３のＰチャネル型ＭＯＳトランジスタと、ゲートに前記
第４の節点が接続され、ソース・ドレインが低位側電源
電位と前記出力端子に接続された第３のＮチャネル型Ｍ
ＯＳトランジスタとを有し、前記第１、第２の相補型ト
ランスファーゲートをオフさせて前記第１、第３の節点
または前記第２、第４の節点をダイナミック節点とする
第１の動作と、前記第１、第２の相補型トランスファー
ゲートをオンさせて前記ダイナミック節点を前記低位側
電源電位または前記高位側電源電位に固定して前記第３
のＰチャネル型ＭＯＳトランジスタまたは前記第３のＮ
チャネル型ＭＯＳトランジスタをオンさせる第２の動作
とを順次繰り返す。
【００２１】また、本発明のセット機能付きダイナミッ
ク型フリップフロップ回路は、ゲートにデータが入力さ
れ、ソース・ドレインが高位側電源電位と第１の節点に
接続された第１のＰチャネル型ＭＯＳトランジスタと、
ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第１の節点と第２の節点に接続
された第１の相補型トランスファーゲートと、ゲートに
前記データが入力され、ソース・ドレインが第５の節点
と前記第２の節点に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに第１の節点が接続され、ソ
ース・ドレインが高位側電源電位と第３の節点に接続さ
れた第２のＰチャネル型ＭＯＳトランジスタと、ゲート
に互いに逆相の関係にある前記クロックが入力され、ソ
ース・ドレインが前記第３の節点と第４の節点に接続さ
れ、第１の相補型トランスファーゲートと交互にオンす
る第２の相補型トランスファーゲートと、ゲートに第２
の節点が接続され、ソース・ドレインが低位側電源電位
と前記第４の節点に接続された第２のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに前記第３の節点が接続さ
れ、ソース・ドレインが高位側電源電位と出力端子に接
続された第３のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに前記第４の節点が接続され、ソース・ドレインが
低位側電源電位と前記出力端子に接続された第３のＮチ
ャネル型ＭＯＳトランジスタと、ゲートに逆相セット信
号が入力され、ソース・ドレインが低位側電源電位と第
５の節点に接続された第４のＮ型ＭＯＳトランジスタ
と、ゲートに前記逆相セット信号が入力され、ソース・
ドレインが高位側電源電位と前記第１の節点に接続され
た第４のＰ型ＭＯＳトランジスタと、ゲートに前記逆相
セット信号が入力され、ソース・ドレインが高位側電源
電位と前記第２の節点に接続された第５のＰ型ＭＯＳト
ランジスタと、ゲートに正相セット信号が入力され、ソ
ース・ドレインが低位側電源電位と前記第３の節点に接
続された第５のＮ型ＭＯＳトランジスタを有し、前記正
相セット信号がロウレベル、前記逆相セット信号がハイ
レベルのとき、前記第１の相補型トランファーゲートを
オン、第２の相補型トランスファーゲートをオフさせて
前記第３の節点または前記第４の節点をダイナミック節
点とする第１の動作と、前記第１の相補型トランスファ
ーゲートをオフ、第２の相補型トランスファーゲートを
オンさせて前記第２の節点または前記第１の節点をダイ
ナミック節点をとする第２の動作とを順次繰り返し、前
記正相セット信号がハイレベル、前記逆相セット信号が
ロウレベルのとき、前記データ、前記正相クロック信
号、前記逆相のクロック信号のレベルに関係なく前記出
力端子がハイレベルを出力するセット動作を行う。
ク型フリップフロップ回路は、ゲートにデータが入力さ
れ、ソース・ドレインが高位側電源電位と第１の節点に
接続された第１のＰチャネル型ＭＯＳトランジスタと、
ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第１の節点と第２の節点に接続
された第１の相補型トランスファーゲートと、ゲートに
前記データが入力され、ソース・ドレインが第５の節点
と前記第２の節点に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに第１の節点が接続され、ソ
ース・ドレインが高位側電源電位と第３の節点に接続さ
れた第２のＰチャネル型ＭＯＳトランジスタと、ゲート
に互いに逆相の関係にある前記クロックが入力され、ソ
ース・ドレインが前記第３の節点と第４の節点に接続さ
れ、第１の相補型トランスファーゲートと交互にオンす
る第２の相補型トランスファーゲートと、ゲートに第２
の節点が接続され、ソース・ドレインが低位側電源電位
と前記第４の節点に接続された第２のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに前記第３の節点が接続さ
れ、ソース・ドレインが高位側電源電位と出力端子に接
続された第３のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに前記第４の節点が接続され、ソース・ドレインが
低位側電源電位と前記出力端子に接続された第３のＮチ
ャネル型ＭＯＳトランジスタと、ゲートに逆相セット信
号が入力され、ソース・ドレインが低位側電源電位と第
５の節点に接続された第４のＮ型ＭＯＳトランジスタ
と、ゲートに前記逆相セット信号が入力され、ソース・
ドレインが高位側電源電位と前記第１の節点に接続され
た第４のＰ型ＭＯＳトランジスタと、ゲートに前記逆相
セット信号が入力され、ソース・ドレインが高位側電源
電位と前記第２の節点に接続された第５のＰ型ＭＯＳト
ランジスタと、ゲートに正相セット信号が入力され、ソ
ース・ドレインが低位側電源電位と前記第３の節点に接
続された第５のＮ型ＭＯＳトランジスタを有し、前記正
相セット信号がロウレベル、前記逆相セット信号がハイ
レベルのとき、前記第１の相補型トランファーゲートを
オン、第２の相補型トランスファーゲートをオフさせて
前記第３の節点または前記第４の節点をダイナミック節
点とする第１の動作と、前記第１の相補型トランスファ
ーゲートをオフ、第２の相補型トランスファーゲートを
オンさせて前記第２の節点または前記第１の節点をダイ
ナミック節点をとする第２の動作とを順次繰り返し、前
記正相セット信号がハイレベル、前記逆相セット信号が
ロウレベルのとき、前記データ、前記正相クロック信
号、前記逆相のクロック信号のレベルに関係なく前記出
力端子がハイレベルを出力するセット動作を行う。
【００２２】また、本発明のリセット機能付きダイナミ
ック型フリップフロップ回路は、ゲートにデータが入力
され、ソース・ドレインが第６の節点と第１の節点に接
続された第１のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに互いに逆相の関係にあるクロックが入力され、ソ
ース・ドレインが前記第１の節点と第２の節点に接続さ
れた第１の相補型トランスファーゲートと、ゲートに前
記データが入力され、ソース・ドレインが低位側電源電
位と前記第２の節点に接続された第１のＮチャネル型Ｍ
ＯＳトランジスタと、ゲートに第１の節点が接続され、
ソース・ドレインが高位側電源電位と第３の節点に接続
された第２のＰチャネル型ＭＯＳトランジスタと、ゲー
トに互いに逆相の関係にあるクロックが入力され、ソー
ス・ドレインが前記第３の節点と第４の節点に接続さ
れ、第１の相補型トランスファーゲートと交互にオンす
る第２の相補型トランスファーゲートと、ゲートに第２
の節点が接続され、ソース・ドレインが低位側電源電位
と前記第４の節点に接続された第２のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに前記第３の節点が接続さ
れ、ソース・ドレインが高位側電源電位と出力端子に接
続された第３のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに前記第４の節点が接続され、ソース・ドレインが
低位側電源電位と前記出力端子に接続された第３のＮチ
ャネル型ＭＯＳトランジスタと、ゲートに正相リセット
信号が入力され、ソース・ドレインが高位側電源電位と
第６の節点に接続された第４のＰ型ＭＯＳトランジスタ
と、ゲートに前記正相リセット信号が入力され、ソース
・ドレインが低位側電源電位と前記第２の節点に接続さ
れた第４のＮ型ＭＯＳトランジスタと、ゲートに前記正
相リセット信号が入力され、ソース・ドレインが低位側
電源電位と前記第１の節点に接続された第５のＮ型ＭＯ
Ｓトランジスタと、ゲートに逆相リセット信号が入力さ
れ、ソース・ドレインが高位側電源電位と第４の節点に
接続された第５のＰ型ＭＯＳトランジスタを有し、前記
正相リセット信号がロウレベル、前記逆相リセット信号
がハイレベルのとき、前記第１の相補型トランスファー
ゲートをオン、第２の相補型トランスファーゲートをオ
フさせて前記第３の節点または前記第４の節点をダイナ
ミック節点とする第１の動作と、前記第１の相補型トラ
ンスファーゲートをオフ、第２の相補型トランスファー
ゲートをオンさせて前記第２の節点または前記第１の節
点をダイナミック節点とする第２の動作とを順次繰り返
し、前記正相リセット信号がハイレベル、前記逆相セッ
ト信号がロウレベルのとき、前記データ、前記正相リセ
ット信号、前記逆相クロック信号のレベルに関係なく前
記出力端子がロウレベルを出力するリセット動作を行
う。
ック型フリップフロップ回路は、ゲートにデータが入力
され、ソース・ドレインが第６の節点と第１の節点に接
続された第１のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに互いに逆相の関係にあるクロックが入力され、ソ
ース・ドレインが前記第１の節点と第２の節点に接続さ
れた第１の相補型トランスファーゲートと、ゲートに前
記データが入力され、ソース・ドレインが低位側電源電
位と前記第２の節点に接続された第１のＮチャネル型Ｍ
ＯＳトランジスタと、ゲートに第１の節点が接続され、
ソース・ドレインが高位側電源電位と第３の節点に接続
された第２のＰチャネル型ＭＯＳトランジスタと、ゲー
トに互いに逆相の関係にあるクロックが入力され、ソー
ス・ドレインが前記第３の節点と第４の節点に接続さ
れ、第１の相補型トランスファーゲートと交互にオンす
る第２の相補型トランスファーゲートと、ゲートに第２
の節点が接続され、ソース・ドレインが低位側電源電位
と前記第４の節点に接続された第２のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに前記第３の節点が接続さ
れ、ソース・ドレインが高位側電源電位と出力端子に接
続された第３のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに前記第４の節点が接続され、ソース・ドレインが
低位側電源電位と前記出力端子に接続された第３のＮチ
ャネル型ＭＯＳトランジスタと、ゲートに正相リセット
信号が入力され、ソース・ドレインが高位側電源電位と
第６の節点に接続された第４のＰ型ＭＯＳトランジスタ
と、ゲートに前記正相リセット信号が入力され、ソース
・ドレインが低位側電源電位と前記第２の節点に接続さ
れた第４のＮ型ＭＯＳトランジスタと、ゲートに前記正
相リセット信号が入力され、ソース・ドレインが低位側
電源電位と前記第１の節点に接続された第５のＮ型ＭＯ
Ｓトランジスタと、ゲートに逆相リセット信号が入力さ
れ、ソース・ドレインが高位側電源電位と第４の節点に
接続された第５のＰ型ＭＯＳトランジスタを有し、前記
正相リセット信号がロウレベル、前記逆相リセット信号
がハイレベルのとき、前記第１の相補型トランスファー
ゲートをオン、第２の相補型トランスファーゲートをオ
フさせて前記第３の節点または前記第４の節点をダイナ
ミック節点とする第１の動作と、前記第１の相補型トラ
ンスファーゲートをオフ、第２の相補型トランスファー
ゲートをオンさせて前記第２の節点または前記第１の節
点をダイナミック節点とする第２の動作とを順次繰り返
し、前記正相リセット信号がハイレベル、前記逆相セッ
ト信号がロウレベルのとき、前記データ、前記正相リセ
ット信号、前記逆相クロック信号のレベルに関係なく前
記出力端子がロウレベルを出力するリセット動作を行
う。
【００２３】また、本発明の別のダイナミック型フリッ
プフロップ回路は、ゲートに互いに逆相の関係にあるク
ロックが入力され、ソース・ドレインがデータ入力端子
と第３の節点に接続された第１の相補型トランスファー
ゲートと、ゲートに前記第３の節点が接続され、ソース
・ドレインが高位側電源電位と第１の節点に接続された
第１のＰチャネル型ＭＯＳトランジスタと、ゲートに互
いに逆相の関係にある前記クロックが入力され、ソース
・ドレインが前記第１の節点と第２の節点に接続され、
第１の相補型トランスファーゲートと交互にオンする第
２の相補型トランスファーゲートと、ゲートに前記第３
の節点が接続され、ソース・ドレインが低位側電源電位
と前記第２の節点に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに前記第１の節点が接続さ
れ、ソース・ドレインが高位側電源電位と出力端子に接
続された第２のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに前記第２の節点が接続され、ソース・ドレインが
低位側電源電位と前記出力端子に接続された第２のＮチ
ャネル型ＭＯＳトランジスタとを有し、前記第１の相補
型トランスファーゲートをオン、前記第２の相補型トラ
ンスファーゲートをオフさせて、第２の節点または第１
の節点をダイナミック節点とする第１の動作と、前記第
１の相補型トランスファーゲートをオフ、前記第２の相
補型トランスファーゲートをオンさせて前記第３の節点
をダイナミック節点とする第２の動作を順次繰り返す。
プフロップ回路は、ゲートに互いに逆相の関係にあるク
ロックが入力され、ソース・ドレインがデータ入力端子
と第３の節点に接続された第１の相補型トランスファー
ゲートと、ゲートに前記第３の節点が接続され、ソース
・ドレインが高位側電源電位と第１の節点に接続された
第１のＰチャネル型ＭＯＳトランジスタと、ゲートに互
いに逆相の関係にある前記クロックが入力され、ソース
・ドレインが前記第１の節点と第２の節点に接続され、
第１の相補型トランスファーゲートと交互にオンする第
２の相補型トランスファーゲートと、ゲートに前記第３
の節点が接続され、ソース・ドレインが低位側電源電位
と前記第２の節点に接続された第１のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに前記第１の節点が接続さ
れ、ソース・ドレインが高位側電源電位と出力端子に接
続された第２のＰチャネル型ＭＯＳトランジスタと、ゲ
ートに前記第２の節点が接続され、ソース・ドレインが
低位側電源電位と前記出力端子に接続された第２のＮチ
ャネル型ＭＯＳトランジスタとを有し、前記第１の相補
型トランスファーゲートをオン、前記第２の相補型トラ
ンスファーゲートをオフさせて、第２の節点または第１
の節点をダイナミック節点とする第１の動作と、前記第
１の相補型トランスファーゲートをオフ、前記第２の相
補型トランスファーゲートをオンさせて前記第３の節点
をダイナミック節点とする第２の動作を順次繰り返す。
【００２４】本発明のダイナミック型ラッチ回路および
フリップフロップ回路は、クロックにより制御されるト
ランスファゲートをＰチャネル型およびＮチャネル型の
２つのＭＯＳトランジスタによる相補型スイッチにより
構成したものである。
フリップフロップ回路は、クロックにより制御されるト
ランスファゲートをＰチャネル型およびＮチャネル型の
２つのＭＯＳトランジスタによる相補型スイッチにより
構成したものである。
【００２５】クロックにより制御されるトランスファゲ
ートを相補型の構成にしたことにより、ダイナミック型
ラッチ回路およびフリップフロップ回路内部の節点が高
位側電源ＶＤＤと低位側電源ＧＮＤとの間でのフルスイ
ングが可能になり、各節点が駆動するトランジスタのオ
ン電流の減少がなく、高速動作が可能になる。出力信号
の立ち上がり／立ち下がり時間のバランスが改善され、
出力信号のデューティ５０％からのずれを抑えることが
でき、立ち上がり／立ち下がりの両端において十分に動
作マージンを確保した状態での動作が可能で、ダイナミ
ック型ラッチ回路およびフリップフロップ回路を使用し
たマクロ回路全体の動作周波数の低減、即ち消費電力の
低減ができる。
ートを相補型の構成にしたことにより、ダイナミック型
ラッチ回路およびフリップフロップ回路内部の節点が高
位側電源ＶＤＤと低位側電源ＧＮＤとの間でのフルスイ
ングが可能になり、各節点が駆動するトランジスタのオ
ン電流の減少がなく、高速動作が可能になる。出力信号
の立ち上がり／立ち下がり時間のバランスが改善され、
出力信号のデューティ５０％からのずれを抑えることが
でき、立ち上がり／立ち下がりの両端において十分に動
作マージンを確保した状態での動作が可能で、ダイナミ
ック型ラッチ回路およびフリップフロップ回路を使用し
たマクロ回路全体の動作周波数の低減、即ち消費電力の
低減ができる。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】図１は本発明の第１の実施の形態（請求項
２に対応）のダイナミック型フリップフロップ回路の回
路図である。
２に対応）のダイナミック型フリップフロップ回路の回
路図である。
【００２８】図１に示した回路は、ソースが高位側電源
ＶＤＤに接続され、ドレインが節点００１に接続され、
ゲートがデータＤＡＴＡ（データ端子）に接続されたＰ
チャネル型ＭＯＳトランジスタＰ１と、ソースが節点０
０１に接続され、ドレインが節点００２に接続され、ゲ
ートが正相クロックＣＬＫ（第１の制御端子）に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ２と、ソースが
低位側電源ＧＮＤに接続され、ドレインが節点００２に
接続され、ゲートがデータＤＡＴＡに接続されたＮチャ
ネル型ＭＯＳトランジスタＮ１と、ソースが節点００２
に接続され、ドレインが節点００１に接続され、ゲート
が逆相クロックＣＬＫＢ（第２の制御端子）に接続され
たＮチャネル型ＭＯＳトランジスタＮ２と、ソースが高
位側電源ＶＤＤに接続され、ドレインが節点００３に接
続され、ゲートが節点００１に接続されたＰチャネル型
ＭＯＳトランジスタＰ３と、ソースが節点００３に接続
され、ドレインが節点００４に接続され、ゲートが逆相
クロックＣＬＫＢに接続されたＰチャネル型ＭＯＳトラ
ンジスタＰ４と、ソースが低位側電源ＧＮＤに接続さ
れ、ドレインが節点００４に接続され、ゲートが節点０
０２に接続されたＮチャネル型ＭＯＳトランジスタＮ３
と、ソースが節点００４に接続され、ドレインが節点０
０３に接続され、ゲートが正相クロックＣＬＫに接続さ
れたＮチャネル型ＭＯＳトランジスタＮ４と、ソースが
高位側電源ＶＤＤに接続され、ドレインが逆相出力ＱＢ
（出力端子）に接続され、ゲートが節点００３に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ５と、ソースが
低位側電源ＧＮＤに接続され、ドレインが逆相出力ＱＢ
に接続され、ゲートが節点００４に接続されたＮチャネ
ル型ＭＯＳトランジスタＮ５により構成されている。
ＶＤＤに接続され、ドレインが節点００１に接続され、
ゲートがデータＤＡＴＡ（データ端子）に接続されたＰ
チャネル型ＭＯＳトランジスタＰ１と、ソースが節点０
０１に接続され、ドレインが節点００２に接続され、ゲ
ートが正相クロックＣＬＫ（第１の制御端子）に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ２と、ソースが
低位側電源ＧＮＤに接続され、ドレインが節点００２に
接続され、ゲートがデータＤＡＴＡに接続されたＮチャ
ネル型ＭＯＳトランジスタＮ１と、ソースが節点００２
に接続され、ドレインが節点００１に接続され、ゲート
が逆相クロックＣＬＫＢ（第２の制御端子）に接続され
たＮチャネル型ＭＯＳトランジスタＮ２と、ソースが高
位側電源ＶＤＤに接続され、ドレインが節点００３に接
続され、ゲートが節点００１に接続されたＰチャネル型
ＭＯＳトランジスタＰ３と、ソースが節点００３に接続
され、ドレインが節点００４に接続され、ゲートが逆相
クロックＣＬＫＢに接続されたＰチャネル型ＭＯＳトラ
ンジスタＰ４と、ソースが低位側電源ＧＮＤに接続さ
れ、ドレインが節点００４に接続され、ゲートが節点０
０２に接続されたＮチャネル型ＭＯＳトランジスタＮ３
と、ソースが節点００４に接続され、ドレインが節点０
０３に接続され、ゲートが正相クロックＣＬＫに接続さ
れたＮチャネル型ＭＯＳトランジスタＮ４と、ソースが
高位側電源ＶＤＤに接続され、ドレインが逆相出力ＱＢ
（出力端子）に接続され、ゲートが節点００３に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ５と、ソースが
低位側電源ＧＮＤに接続され、ドレインが逆相出力ＱＢ
に接続され、ゲートが節点００４に接続されたＮチャネ
ル型ＭＯＳトランジスタＮ５により構成されている。
【００２９】次に、図１に示した回路の動作を説明す
る。図１に示した回路の動作は基本的には図９に示した
従来のダイナミック型フリップフロップ回路と同じであ
る。
る。図１に示した回路の動作は基本的には図９に示した
従来のダイナミック型フリップフロップ回路と同じであ
る。
【００３０】データＤＡＴＡに加えられる信号がＬで、
かつ、正相クロックＣＬＫにＬが、逆相クロックＣＬＫ
ＢにＨが加えられる場合、Ｐチャネル型ＭＯＳトランジ
スタＰ１，Ｐ２およびＮチャネル型ＭＯＳトランジスタ
Ｎ２がオンし、Ｎチャネル型ＭＯＳトランジスタＮ１が
オフし、節点００１，００２は共にＨになり、Ｐチャネ
ル型ＭＯＳトランジスタＰ３，Ｐ４およびＮチャネル型
ＭＯＳトランジスタＮ４はオフし、Ｎチャネル型ＭＯＳ
トランジスタＮ３はオンするので、節点００４はＬとな
り、Ｎチャネル型ＭＯＳトランジスタＮ５はオフする。
この時、節点００３はダイナミック節点で前の状態が保
持されており、逆相出力ＱＢは節点００３の状態、即ち
回路の前の状態によって決まる。ここで、正相クロック
ＣＬＫがＨに、逆相クロックＣＬＫＢがＬに遷移する
と、Ｐチャネル型ＭＯＳトランジスタＰ２およびＮチャ
ネル型ＭＯＳトランジスタＮ２がオフし、Ｐチャネル型
ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯＳトラ
ンジスタＮ４がオンし、節点００２がＨ保持のダイナミ
ック節点となり、節点００３がＬになり、Ｐチャネル型
ＭＯＳトランジスタＰ５がオンし、逆相出力ＱＢにはデ
ータＤＡＴＡの否定値のＨが出力される。
かつ、正相クロックＣＬＫにＬが、逆相クロックＣＬＫ
ＢにＨが加えられる場合、Ｐチャネル型ＭＯＳトランジ
スタＰ１，Ｐ２およびＮチャネル型ＭＯＳトランジスタ
Ｎ２がオンし、Ｎチャネル型ＭＯＳトランジスタＮ１が
オフし、節点００１，００２は共にＨになり、Ｐチャネ
ル型ＭＯＳトランジスタＰ３，Ｐ４およびＮチャネル型
ＭＯＳトランジスタＮ４はオフし、Ｎチャネル型ＭＯＳ
トランジスタＮ３はオンするので、節点００４はＬとな
り、Ｎチャネル型ＭＯＳトランジスタＮ５はオフする。
この時、節点００３はダイナミック節点で前の状態が保
持されており、逆相出力ＱＢは節点００３の状態、即ち
回路の前の状態によって決まる。ここで、正相クロック
ＣＬＫがＨに、逆相クロックＣＬＫＢがＬに遷移する
と、Ｐチャネル型ＭＯＳトランジスタＰ２およびＮチャ
ネル型ＭＯＳトランジスタＮ２がオフし、Ｐチャネル型
ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯＳトラ
ンジスタＮ４がオンし、節点００２がＨ保持のダイナミ
ック節点となり、節点００３がＬになり、Ｐチャネル型
ＭＯＳトランジスタＰ５がオンし、逆相出力ＱＢにはデ
ータＤＡＴＡの否定値のＨが出力される。
【００３１】次に、データＤＡＴＡに加えられる信号が
Ｈで、かつ、正相クロックＣＬＫにＬが、逆相クロック
ＣＬＫＢにＨが加えられる場合、Ｐチャネル型ＭＯＳト
ランジスタＰ１がオフし、Ｐチャネル型ＭＯＳトランジ
スタＰ２およびＮチャネル型ＭＯＳトランジスタＮ１，
Ｎ２がオンし、節点００１，００２は共にＬになり、Ｐ
チャネル型ＭＯＳトランジスタＰ３はオンし、Ｐチャネ
ル型ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯＳ
トランジスタＮ３，Ｎ４はオフするので、節点００３は
Ｈとなり、Ｐチャネル型ＭＯＳトランジスタＰ５はオフ
する。この時、節点００４はダイナミック節点で前の状
態が保持されており、逆相出力ＱＢは節点００４の状
態、即ち回路の前の状態によって決まる。ここで、正相
クロックＣＬＫがＨに、逆相クロックＣＬＫＢがＬに遷
移すると、Ｐチャネル型ＭＯＳトランジスタＰ２および
Ｎチャネル型ＭＯＳトランジスタＮ２がオフし、Ｐチャ
ネル型ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯ
ＳトランジスタＮ４がオンし、節点００１がＬ保持のダ
イナミック節点となり、節点００４がＨになり、Ｎチャ
ネル型ＭＯＳトランジスタＮ５がオンし、逆相出力ＱＢ
にはデータＤＡＴＡの否定値のＬが出力される。
Ｈで、かつ、正相クロックＣＬＫにＬが、逆相クロック
ＣＬＫＢにＨが加えられる場合、Ｐチャネル型ＭＯＳト
ランジスタＰ１がオフし、Ｐチャネル型ＭＯＳトランジ
スタＰ２およびＮチャネル型ＭＯＳトランジスタＮ１，
Ｎ２がオンし、節点００１，００２は共にＬになり、Ｐ
チャネル型ＭＯＳトランジスタＰ３はオンし、Ｐチャネ
ル型ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯＳ
トランジスタＮ３，Ｎ４はオフするので、節点００３は
Ｈとなり、Ｐチャネル型ＭＯＳトランジスタＰ５はオフ
する。この時、節点００４はダイナミック節点で前の状
態が保持されており、逆相出力ＱＢは節点００４の状
態、即ち回路の前の状態によって決まる。ここで、正相
クロックＣＬＫがＨに、逆相クロックＣＬＫＢがＬに遷
移すると、Ｐチャネル型ＭＯＳトランジスタＰ２および
Ｎチャネル型ＭＯＳトランジスタＮ２がオフし、Ｐチャ
ネル型ＭＯＳトランジスタＰ４およびＮチャネル型ＭＯ
ＳトランジスタＮ４がオンし、節点００１がＬ保持のダ
イナミック節点となり、節点００４がＨになり、Ｎチャ
ネル型ＭＯＳトランジスタＮ５がオンし、逆相出力ＱＢ
にはデータＤＡＴＡの否定値のＬが出力される。
【００３２】第１の実施の形態のダイナミック型フリッ
プフロップ回路では、従来のダイナミック型フリップフ
ロップ回路の問題点が以下のように改善される。データ
ＤＡＴＡの信号がＨで、正相クロックＣＬＫがＬで、逆
相クロック信号ＣＬＫＢがＨで、節点００１がＬに放電
される時、図９に示した従来の回路ではＰチャネル型Ｍ
ＯＳトランジスタＰ２のみを介して行っていたが、図１
に示した本発明の回路ではＮチャネル型ＭＯＳトランジ
スタＮ２も介して行われるので、節点００１の電位がＭ
ＯＳのＶＴ分だけ低位側電源ＧＮＤの電位よりも上昇す
ることはない。よって、節点００１により駆動されるＰ
チャネル型ＭＯＳトランジスタＰ３に駆動電圧不足によ
るオン電流の減少はなく、高速動作が可能になる。
プフロップ回路では、従来のダイナミック型フリップフ
ロップ回路の問題点が以下のように改善される。データ
ＤＡＴＡの信号がＨで、正相クロックＣＬＫがＬで、逆
相クロック信号ＣＬＫＢがＨで、節点００１がＬに放電
される時、図９に示した従来の回路ではＰチャネル型Ｍ
ＯＳトランジスタＰ２のみを介して行っていたが、図１
に示した本発明の回路ではＮチャネル型ＭＯＳトランジ
スタＮ２も介して行われるので、節点００１の電位がＭ
ＯＳのＶＴ分だけ低位側電源ＧＮＤの電位よりも上昇す
ることはない。よって、節点００１により駆動されるＰ
チャネル型ＭＯＳトランジスタＰ３に駆動電圧不足によ
るオン電流の減少はなく、高速動作が可能になる。
【００３３】また、正相クロックＣＬＫの信号がＨに、
逆相クロックＣＬＫＢの信号がＬに遷移した場合、節点
００４はＨに充電されるが、図９に示した従来の回路で
は充電がＮチャネル型ＭＯＳトランジスタＮ４のみを介
して行っていたが、図１に示した本発明の回路ではＰチ
ャネル型ＭＯＳトランジスタＰ４も介して行うため、節
点００４の電位が高位側電源ＶＤＤの電位よりもＶＴ分
だけ降下することはない。このため、節点００４により
駆動されるＮチャネル型ＭＯＳトランジスタＮ５に駆動
電圧不足によるオン電流の減少はなく、逆相出力ＱＢの
立ち下がり時間が短くなり、デューティの５０％からの
ずれが抑えらえる。
逆相クロックＣＬＫＢの信号がＬに遷移した場合、節点
００４はＨに充電されるが、図９に示した従来の回路で
は充電がＮチャネル型ＭＯＳトランジスタＮ４のみを介
して行っていたが、図１に示した本発明の回路ではＰチ
ャネル型ＭＯＳトランジスタＰ４も介して行うため、節
点００４の電位が高位側電源ＶＤＤの電位よりもＶＴ分
だけ降下することはない。このため、節点００４により
駆動されるＮチャネル型ＭＯＳトランジスタＮ５に駆動
電圧不足によるオン電流の減少はなく、逆相出力ＱＢの
立ち下がり時間が短くなり、デューティの５０％からの
ずれが抑えらえる。
【００３４】第１の実施の形態のダイナミック型フリッ
プフロップ回路の分周動作波形を図２に示す。図２に示
した波形は、０．５μｍのＣＭＯＳプロセスを使用し、
高位側電源ＶＤＤを３Ｖ、低位側電源ＧＮＤを０Ｖ、Ｐ
チャネル型ＭＯＳトランジスタ／Ｎチャネル型ＭＯＳト
ランジスタのゲート幅をそれぞれ８μｍ／４μｍとし、
逆相出力ＱＢをデータＤＡＴＡに接続し、周波数が６０
０ＭＨｚのクロック信号を加えた場合の分周動作のシミ
ュレーション波形である。正相クロックＣＬＫ、逆相ク
ロックＣＬＫＢ、逆相出力ＱＢ、各節点００１，００
２，００３，００４の電位を見やすいようにオフセット
を加えて示してある。
プフロップ回路の分周動作波形を図２に示す。図２に示
した波形は、０．５μｍのＣＭＯＳプロセスを使用し、
高位側電源ＶＤＤを３Ｖ、低位側電源ＧＮＤを０Ｖ、Ｐ
チャネル型ＭＯＳトランジスタ／Ｎチャネル型ＭＯＳト
ランジスタのゲート幅をそれぞれ８μｍ／４μｍとし、
逆相出力ＱＢをデータＤＡＴＡに接続し、周波数が６０
０ＭＨｚのクロック信号を加えた場合の分周動作のシミ
ュレーション波形である。正相クロックＣＬＫ、逆相ク
ロックＣＬＫＢ、逆相出力ＱＢ、各節点００１，００
２，００３，００４の電位を見やすいようにオフセット
を加えて示してある。
【００３５】図２を見ると、図９に示した従来の回路で
は遷移時以外でも高位側電源ＶＤＤあるいは低位側電源
ＧＮＤの電位には落ち着かず、その中間の値を持ってい
た節点００１と００４の電位が、図１に示した本発明の
回路では電源電位までフルスイングし、出力の立ち下が
り時間が改善されていることが分かる。
は遷移時以外でも高位側電源ＶＤＤあるいは低位側電源
ＧＮＤの電位には落ち着かず、その中間の値を持ってい
た節点００１と００４の電位が、図１に示した本発明の
回路では電源電位までフルスイングし、出力の立ち下が
り時間が改善されていることが分かる。
【００３６】図９に示した従来の回路と図１に示した本
発明の回路に対して性能比較を行う。０．５μｍのＣＭ
ＯＳプロセスを使用し、高位側電源ＶＤＤを３Ｖ、低位
側電源ＧＮＤを０Ｖ、Ｐチャネル型ＭＯＳトランジスタ
／Ｎチャネル型ＭＯＳトランジスタのゲート幅をそれぞ
れ８μｍ／４μｍとし、逆相出力ＱＢをデータＤＡＴＡ
に接続し、入力クロック信号の周波数を変えてシミュレ
ーションを行い、動作時の平均実効電流を求めて、結果
を図３にプロットした。出力振幅が両電源電圧の間でフ
ルスイングしないものは動作していないと判断し、図に
はプロットしていない。図３を見ると、図１に示した本
発明の回路の消費電流は図９に示した従来の回路より僅
かに増えるものの動作周波数は倍近くになっており、よ
り高速で動作することが分かる。同一周波数で使用する
場合は、図１に示した本発明の回路は図９に示した従来
の回路よりもゲート幅を小さくすることが可能であり、
より少ない消費電流での使用が可能となる。
発明の回路に対して性能比較を行う。０．５μｍのＣＭ
ＯＳプロセスを使用し、高位側電源ＶＤＤを３Ｖ、低位
側電源ＧＮＤを０Ｖ、Ｐチャネル型ＭＯＳトランジスタ
／Ｎチャネル型ＭＯＳトランジスタのゲート幅をそれぞ
れ８μｍ／４μｍとし、逆相出力ＱＢをデータＤＡＴＡ
に接続し、入力クロック信号の周波数を変えてシミュレ
ーションを行い、動作時の平均実効電流を求めて、結果
を図３にプロットした。出力振幅が両電源電圧の間でフ
ルスイングしないものは動作していないと判断し、図に
はプロットしていない。図３を見ると、図１に示した本
発明の回路の消費電流は図９に示した従来の回路より僅
かに増えるものの動作周波数は倍近くになっており、よ
り高速で動作することが分かる。同一周波数で使用する
場合は、図１に示した本発明の回路は図９に示した従来
の回路よりもゲート幅を小さくすることが可能であり、
より少ない消費電流での使用が可能となる。
【００３７】図４には入力周波数に対するデューティを
プロットした。図１に示した本発明の回路は、図９に示
した従来の回路に比べて、より高い、広い周波数範囲で
安定したデューティで動作するので、図１に示した本発
明の回路の使用により、高速回路の安定動作が可能とな
り、かつ、マージンを十分確保しながら、図１に示した
本発明の回路により構成されるマクロ全体の動作周波数
の低減が可能となり、マクロ全体の低消費電力化が可能
となる。
プロットした。図１に示した本発明の回路は、図９に示
した従来の回路に比べて、より高い、広い周波数範囲で
安定したデューティで動作するので、図１に示した本発
明の回路の使用により、高速回路の安定動作が可能とな
り、かつ、マージンを十分確保しながら、図１に示した
本発明の回路により構成されるマクロ全体の動作周波数
の低減が可能となり、マクロ全体の低消費電力化が可能
となる。
【００３８】図５は本発明の第２の実施の形態（請求項
３に対応）のセット機能付きダイナミック型フリップフ
ロップ回路である。図５に示した回路は、ソースが高位
側電源ＶＤＤに接続され、ドレインが節点００１に接続
され、ゲートがデータＤＡＴＡ（データ端子）に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ１と、ソースが
節点００１に接続され、ドレインが節点００２に接続さ
れ、ゲートが正相クロックＣＬＫ（第１の制御端子）に
接続されたＰチャネル型ＭＯＳトランジスタＰ２と、ソ
ースが低位側電源ＧＮＤに接続され、ドレインが節点０
０５に接続され、ゲートが逆相セット信号ＳＥＴＢ（第
４の制御端子）に接続されたＮチャネル型ＭＯＳトラン
ジスタＮ６と、ソースが節点００５に接続され、ドレイ
ンが節点００２に接続され、ゲートがデータＤＡＴＡに
接続されたＮチャネル型ＭＯＳトランジスタＮ１と、ソ
ースが節点００２に接続され、ドレインが節点００１に
接続され、ゲートが逆相クロックＣＬＫＢ（第２の制御
端子）に接続されたＮチャネル型ＭＯＳトランジスタＮ
２と、ソースが高位側電源ＶＤＤに接続され、ドレイン
が節点００３に接続され、ゲートが節点００１に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ３と、ソースが
節点００３に接続され、ドレインが節点００４に接続さ
れ、ゲートが逆相クロックＣＬＫＢに接続されたＰチャ
ネル型ＭＯＳトランジスタＰ４と、ソースが低位側電源
ＧＮＤに接続され、ドレインが節点００４に接続され、
ゲートが節点００２に接続されたＮチャネル型ＭＯＳト
ランジスタＮ３と、ソースが節点００４に接続され、ド
レインが節点００３に接続され、ゲートが正相クロック
ＣＬＫに接続されたＮチャネル型ＭＯＳトランジスタＮ
４と、ソースが高位側電源ＶＤＤに接続され、ドレイン
が逆相出力ＱＢ（出力端子）に接続され、ゲートが節点
００３に接続されたＰチャネル型ＭＯＳトランジスタＰ
５と、ソースが低位側電源ＧＮＤに接続され、ドレイン
が逆相出力ＱＢに接続され、ゲートが節点００４に接続
されたＮチャネル型ＭＯＳトランジスタＮ５と、ソース
が低位側電源ＧＮＤに接続され、ドレインが節点００３
に接続され、ゲートが正相セット信号ＳＥＴ（第３の制
御端子）に接続されたＮチャネル型ＭＯＳトランジスタ
Ｎ９と、ソースが高位側電源ＶＤＤに接続され、ドレイ
ンが節点００１に接続され、ゲートが逆相セット信号Ｓ
ＥＴＢに接続されたＰチャネル型ＭＯＳトランジスタＰ
７と、ソースが高位側電源ＶＤＤに接続され、ドレイン
が節点００２に接続され、ゲートが逆相セット信号ＳＥ
ＴＢに接続されたＰチャネル型ＭＯＳトランジスタＰ８
により構成されている。
３に対応）のセット機能付きダイナミック型フリップフ
ロップ回路である。図５に示した回路は、ソースが高位
側電源ＶＤＤに接続され、ドレインが節点００１に接続
され、ゲートがデータＤＡＴＡ（データ端子）に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ１と、ソースが
節点００１に接続され、ドレインが節点００２に接続さ
れ、ゲートが正相クロックＣＬＫ（第１の制御端子）に
接続されたＰチャネル型ＭＯＳトランジスタＰ２と、ソ
ースが低位側電源ＧＮＤに接続され、ドレインが節点０
０５に接続され、ゲートが逆相セット信号ＳＥＴＢ（第
４の制御端子）に接続されたＮチャネル型ＭＯＳトラン
ジスタＮ６と、ソースが節点００５に接続され、ドレイ
ンが節点００２に接続され、ゲートがデータＤＡＴＡに
接続されたＮチャネル型ＭＯＳトランジスタＮ１と、ソ
ースが節点００２に接続され、ドレインが節点００１に
接続され、ゲートが逆相クロックＣＬＫＢ（第２の制御
端子）に接続されたＮチャネル型ＭＯＳトランジスタＮ
２と、ソースが高位側電源ＶＤＤに接続され、ドレイン
が節点００３に接続され、ゲートが節点００１に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ３と、ソースが
節点００３に接続され、ドレインが節点００４に接続さ
れ、ゲートが逆相クロックＣＬＫＢに接続されたＰチャ
ネル型ＭＯＳトランジスタＰ４と、ソースが低位側電源
ＧＮＤに接続され、ドレインが節点００４に接続され、
ゲートが節点００２に接続されたＮチャネル型ＭＯＳト
ランジスタＮ３と、ソースが節点００４に接続され、ド
レインが節点００３に接続され、ゲートが正相クロック
ＣＬＫに接続されたＮチャネル型ＭＯＳトランジスタＮ
４と、ソースが高位側電源ＶＤＤに接続され、ドレイン
が逆相出力ＱＢ（出力端子）に接続され、ゲートが節点
００３に接続されたＰチャネル型ＭＯＳトランジスタＰ
５と、ソースが低位側電源ＧＮＤに接続され、ドレイン
が逆相出力ＱＢに接続され、ゲートが節点００４に接続
されたＮチャネル型ＭＯＳトランジスタＮ５と、ソース
が低位側電源ＧＮＤに接続され、ドレインが節点００３
に接続され、ゲートが正相セット信号ＳＥＴ（第３の制
御端子）に接続されたＮチャネル型ＭＯＳトランジスタ
Ｎ９と、ソースが高位側電源ＶＤＤに接続され、ドレイ
ンが節点００１に接続され、ゲートが逆相セット信号Ｓ
ＥＴＢに接続されたＰチャネル型ＭＯＳトランジスタＰ
７と、ソースが高位側電源ＶＤＤに接続され、ドレイン
が節点００２に接続され、ゲートが逆相セット信号ＳＥ
ＴＢに接続されたＰチャネル型ＭＯＳトランジスタＰ８
により構成されている。
【００３９】次に、図５に示した回路の動作を説明す
る。正相セット信号ＳＥＴがＬ、逆相セット信号ＳＥＴ
ＢがＨの時、図５に示した回路は、図１に示した回路と
同じ動作をし、回路内部の節点の充放電をＰチャネル型
およびＮチャネル型の２つのＭＯＳトランジスタによる
相補型トランスファゲートによって行うことにより、高
速、かつ、出力信号の立ち上がりと立ち下がり時間のバ
ランスのよい動作が可能である。正相セット信号ＳＥＴ
がＨ、逆相セット信号ＳＥＴＢがＬの時、Ｐチャネル型
ＭＯＳトランジスタＰ７，Ｐ８およびＮチャネル型ＭＯ
ＳトランジスタＮ９はオンし、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６はオフし、データＤＡＴＡ、正相クロック
ＣＬＫおよび逆相クロックＣＬＫＢに加えられる信号の
レベルに関係なく、節点００１、００２はＨに充電さ
れ、節点００３、００４はＬに放電され、逆相出力ＱＢ
はＨを出力する。
る。正相セット信号ＳＥＴがＬ、逆相セット信号ＳＥＴ
ＢがＨの時、図５に示した回路は、図１に示した回路と
同じ動作をし、回路内部の節点の充放電をＰチャネル型
およびＮチャネル型の２つのＭＯＳトランジスタによる
相補型トランスファゲートによって行うことにより、高
速、かつ、出力信号の立ち上がりと立ち下がり時間のバ
ランスのよい動作が可能である。正相セット信号ＳＥＴ
がＨ、逆相セット信号ＳＥＴＢがＬの時、Ｐチャネル型
ＭＯＳトランジスタＰ７，Ｐ８およびＮチャネル型ＭＯ
ＳトランジスタＮ９はオンし、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６はオフし、データＤＡＴＡ、正相クロック
ＣＬＫおよび逆相クロックＣＬＫＢに加えられる信号の
レベルに関係なく、節点００１、００２はＨに充電さ
れ、節点００３、００４はＬに放電され、逆相出力ＱＢ
はＨを出力する。
【００４０】図６は本発明の第２の実施の形態（請求項
４に対応）のリセット機能付きダイナミック型フリップ
フロップ回路である。図６に示した回路は、ソースが高
位側電源ＶＤＤに接続され、ドレインが節点００６に接
続され、ゲートが正相リセット信号ＲＳＴ（第３の制御
端子）に接続されたＰチャネル型ＭＯＳトランジスタＰ
６と、ソースが節点００６に接続され、ドレインが節点
００１に接続され、ゲートがデータＤＡＴＡ（データ端
子）に接続されたＰチャネル型ＭＯＳトランジスタＰ１
と、ソースが節点００１に接続され、ドレインが節点０
０２に接続され、ゲートが正相クロックＣＬＫ（第１の
制御端子）に接続されたＰチャネル型ＭＯＳトランジス
タＰ２と、ソースが低位側電源ＧＮＤに接続され、ドレ
インが節点００２に接続され、ゲートがデータＤＡＴＡ
に接続されたＮチャネル型ＭＯＳトランジスタＮ１と、
ソースが節点００２に接続され、ドレインが節点００１
に接続され、ゲートが逆相クロックＣＬＫＢ（第２の制
御端子）に接続されたＮチャネル型ＭＯＳトランジスタ
Ｎ２と、ソースが高位側電源ＶＤＤに接続され、ドレイ
ンが節点００３に接続され、ゲートが節点００１に接続
されたＰチャネル型ＭＯＳトランジスタＰ３と、ソース
が節点００３に接続され、ドレインが節点００４に接続
され、ゲートが逆相クロックＣＬＫＢに接続されたＰチ
ャネル型ＭＯＳトランジスタＰ４と、ソースが低位側電
源ＧＮＤに接続され、ドレインが節点００４に接続さ
れ、ゲートが節点００２に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ３と、ソースが節点００４に接続さ
れ、ドレインが節点００３に接続され、ゲートが正相ク
ロックＣＬＫに接続されたＮチャネル型ＭＯＳトランジ
スタＮ４と、ソースが高位側電源ＶＤＤに接続され、ド
レインが逆相出力ＱＢ（出力端子）に接続され、ゲート
が節点００３に接続されたＰチャネル型ＭＯＳトランジ
スタＰ５と、ソースが低位側電源ＧＮＤに接続され、ド
レインが逆相出力ＱＢに接続され、ゲートが節点００４
に接続されたＮチャネル型ＭＯＳトランジスタＮ５と、
ソースが高位側電源ＶＤＤに接続され、ドレインが節点
００４に接続され、ゲートが逆相リセット信号ＲＳＴＢ
（第４の制御端子）に接続されたＰチャネル型ＭＯＳト
ランジスタＰ９と、ソースが低位側電源ＧＮＤに接続さ
れ、ドレインが節点００１に接続され、ゲートが正相リ
セット信号ＲＳＴに接続されたＮチャネル型ＭＯＳトラ
ンジスタＮ８と、ソースが低位側電源ＧＮＤに接続さ
れ、ドレインが節点００２に接続され、ゲートが正相リ
セット信号ＲＳＴに接続されたＮチャネル型ＭＯＳトラ
ンジスタＮ７により構成されている。
４に対応）のリセット機能付きダイナミック型フリップ
フロップ回路である。図６に示した回路は、ソースが高
位側電源ＶＤＤに接続され、ドレインが節点００６に接
続され、ゲートが正相リセット信号ＲＳＴ（第３の制御
端子）に接続されたＰチャネル型ＭＯＳトランジスタＰ
６と、ソースが節点００６に接続され、ドレインが節点
００１に接続され、ゲートがデータＤＡＴＡ（データ端
子）に接続されたＰチャネル型ＭＯＳトランジスタＰ１
と、ソースが節点００１に接続され、ドレインが節点０
０２に接続され、ゲートが正相クロックＣＬＫ（第１の
制御端子）に接続されたＰチャネル型ＭＯＳトランジス
タＰ２と、ソースが低位側電源ＧＮＤに接続され、ドレ
インが節点００２に接続され、ゲートがデータＤＡＴＡ
に接続されたＮチャネル型ＭＯＳトランジスタＮ１と、
ソースが節点００２に接続され、ドレインが節点００１
に接続され、ゲートが逆相クロックＣＬＫＢ（第２の制
御端子）に接続されたＮチャネル型ＭＯＳトランジスタ
Ｎ２と、ソースが高位側電源ＶＤＤに接続され、ドレイ
ンが節点００３に接続され、ゲートが節点００１に接続
されたＰチャネル型ＭＯＳトランジスタＰ３と、ソース
が節点００３に接続され、ドレインが節点００４に接続
され、ゲートが逆相クロックＣＬＫＢに接続されたＰチ
ャネル型ＭＯＳトランジスタＰ４と、ソースが低位側電
源ＧＮＤに接続され、ドレインが節点００４に接続さ
れ、ゲートが節点００２に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ３と、ソースが節点００４に接続さ
れ、ドレインが節点００３に接続され、ゲートが正相ク
ロックＣＬＫに接続されたＮチャネル型ＭＯＳトランジ
スタＮ４と、ソースが高位側電源ＶＤＤに接続され、ド
レインが逆相出力ＱＢ（出力端子）に接続され、ゲート
が節点００３に接続されたＰチャネル型ＭＯＳトランジ
スタＰ５と、ソースが低位側電源ＧＮＤに接続され、ド
レインが逆相出力ＱＢに接続され、ゲートが節点００４
に接続されたＮチャネル型ＭＯＳトランジスタＮ５と、
ソースが高位側電源ＶＤＤに接続され、ドレインが節点
００４に接続され、ゲートが逆相リセット信号ＲＳＴＢ
（第４の制御端子）に接続されたＰチャネル型ＭＯＳト
ランジスタＰ９と、ソースが低位側電源ＧＮＤに接続さ
れ、ドレインが節点００１に接続され、ゲートが正相リ
セット信号ＲＳＴに接続されたＮチャネル型ＭＯＳトラ
ンジスタＮ８と、ソースが低位側電源ＧＮＤに接続さ
れ、ドレインが節点００２に接続され、ゲートが正相リ
セット信号ＲＳＴに接続されたＮチャネル型ＭＯＳトラ
ンジスタＮ７により構成されている。
【００４１】次に、図６に示した回路の動作を説明す
る。正相リセット信号ＲＳＴがＬ、逆相リセット信号Ｒ
ＳＴＢがＨの時、図６に示した回路は、図１に示した本
発明の第１の実施の形態のダイナミック型フリップフロ
ップ回路と同じ動作をし、回路内部の節点の充放電をＰ
チャネル型およびＮチャネル型の２つのＭＯＳトランジ
スタによる相補型トランスファゲートによって行うこと
により、高速、かつ、出力信号の立ち上がりと立ち下が
り時間のバランスのよい動作が可能である。正相リセッ
ト信号ＲＳＴがＨ、逆相リセット信号ＲＳＴＢがＬの
時、Ｐチャネル型ＭＯＳトランジスタＰ９およびＮチャ
ネル型ＭＯＳトランジスタＮ７，Ｎ８はオンし、Ｐチャ
ネル型ＭＯＳトランジスタＰ６はオフし、データＤＡＴ
Ａ、正相クロックＣＬＫおよび逆相クロックＣＬＫＢに
加えられる信号のレベルに関係なく、節点００１、００
２はＬに放電され、節点００３、００４はＨに充電さ
れ、逆相出力ＱＢはＬを出力する。
る。正相リセット信号ＲＳＴがＬ、逆相リセット信号Ｒ
ＳＴＢがＨの時、図６に示した回路は、図１に示した本
発明の第１の実施の形態のダイナミック型フリップフロ
ップ回路と同じ動作をし、回路内部の節点の充放電をＰ
チャネル型およびＮチャネル型の２つのＭＯＳトランジ
スタによる相補型トランスファゲートによって行うこと
により、高速、かつ、出力信号の立ち上がりと立ち下が
り時間のバランスのよい動作が可能である。正相リセッ
ト信号ＲＳＴがＨ、逆相リセット信号ＲＳＴＢがＬの
時、Ｐチャネル型ＭＯＳトランジスタＰ９およびＮチャ
ネル型ＭＯＳトランジスタＮ７，Ｎ８はオンし、Ｐチャ
ネル型ＭＯＳトランジスタＰ６はオフし、データＤＡＴ
Ａ、正相クロックＣＬＫおよび逆相クロックＣＬＫＢに
加えられる信号のレベルに関係なく、節点００１、００
２はＬに放電され、節点００３、００４はＨに充電さ
れ、逆相出力ＱＢはＬを出力する。
【００４２】図７は本発明の第４の実施の形態（請求項
１に対応）のダイナミック型ラッチ回路の回路図であ
る。図７に示した回路は、ソースが高位側電源ＶＤＤに
接続され、ドレインが節点００１に接続され、ゲートが
データＤＡＴＡ（データ端子）に接続されたＰチャネル
型ＭＯＳトランジスタＰ１と、ソースが節点００１に接
続され、ドレインが節点００２に接続され、ゲートが正
相クロックＣＬＫ（第１の制御端子）に接続されたＰチ
ャネル型ＭＯＳトランジスタＰ２と、ソースが低位側電
源ＧＮＤに接続され、ドレインが節点００２に接続さ
れ、ゲートがデータＤＡＴＡに接続されたＮチャネル型
ＭＯＳトランジスタＮ１と、ソースが節点００２に接続
され、ドレインが節点００１に接続され、ゲートが逆相
クロックＣＬＫＢ（第２の制御端子）に接続されたＮチ
ャネル型ＭＯＳトランジスタＮ２と、ソースが高位側電
源ＶＤＤに接続され、ドレインが正相出力Ｑ（出力端
子）に接続され、ゲートが節点００１に接続されたＰチ
ャネル型ＭＯＳトランジスタＰ５と、ソースが低位側電
源ＧＮＤに接続され、ドレインが正相出力Ｑに接続さ
れ、ゲートが節点００２に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ５により構成される。
１に対応）のダイナミック型ラッチ回路の回路図であ
る。図７に示した回路は、ソースが高位側電源ＶＤＤに
接続され、ドレインが節点００１に接続され、ゲートが
データＤＡＴＡ（データ端子）に接続されたＰチャネル
型ＭＯＳトランジスタＰ１と、ソースが節点００１に接
続され、ドレインが節点００２に接続され、ゲートが正
相クロックＣＬＫ（第１の制御端子）に接続されたＰチ
ャネル型ＭＯＳトランジスタＰ２と、ソースが低位側電
源ＧＮＤに接続され、ドレインが節点００２に接続さ
れ、ゲートがデータＤＡＴＡに接続されたＮチャネル型
ＭＯＳトランジスタＮ１と、ソースが節点００２に接続
され、ドレインが節点００１に接続され、ゲートが逆相
クロックＣＬＫＢ（第２の制御端子）に接続されたＮチ
ャネル型ＭＯＳトランジスタＮ２と、ソースが高位側電
源ＶＤＤに接続され、ドレインが正相出力Ｑ（出力端
子）に接続され、ゲートが節点００１に接続されたＰチ
ャネル型ＭＯＳトランジスタＰ５と、ソースが低位側電
源ＧＮＤに接続され、ドレインが正相出力Ｑに接続さ
れ、ゲートが節点００２に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ５により構成される。
【００４３】図７に示した回路において、節点００１お
よび００２の充放電は、Ｐチャネル型ＭＯＳトランジス
タＰ２およびＮチャネル型ＭＯＳトランジスタＮ２によ
り構成される相補型トランスファゲートで行われるの
で、両節点の電位がＶＴ分だけ高位側電源ＶＤＤの電位
から降下あるいは低位側電源ＧＮＤの電位から上昇する
ことがなく、節点００１，００２により、それぞれ駆動
されるＰチャネル型ＭＯＳトランジスタＰ５、Ｎチャネ
ル型ＭＯＳトランジスタＮ５が駆動電位不足によりオン
電流が低下することがないために、立ち上がり時間／立
ち下がり時間のバランスのよい回路動作が可能になる。
よび００２の充放電は、Ｐチャネル型ＭＯＳトランジス
タＰ２およびＮチャネル型ＭＯＳトランジスタＮ２によ
り構成される相補型トランスファゲートで行われるの
で、両節点の電位がＶＴ分だけ高位側電源ＶＤＤの電位
から降下あるいは低位側電源ＧＮＤの電位から上昇する
ことがなく、節点００１，００２により、それぞれ駆動
されるＰチャネル型ＭＯＳトランジスタＰ５、Ｎチャネ
ル型ＭＯＳトランジスタＮ５が駆動電位不足によりオン
電流が低下することがないために、立ち上がり時間／立
ち下がり時間のバランスのよい回路動作が可能になる。
【００４４】図８は本発明の第５の実施の形態（請求項
５に対応）のダイナミック型フリップフロップ回路であ
る。図８に示した回路は、ソースがデータＤＡＴＡ（デ
ータ端子）に接続され、ドレインが節点００５に接続さ
れ、ゲートが正相クロックＣＬＫ（第１の制御端子）に
接続されたＰチャネル型ＭＯＳトランジスタＰ１０と、
ソースがデータＤＡＴＡに接続され、ドレインが節点０
０５に接続され、ゲートが逆相クロックＣＬＫＢ（第２
の制御端子）に接続されたＮチャネル型ＭＯＳトランジ
スタＮ１０と、ソースが高位側電源ＶＤＤに接続され、
ドレインが節点００１に接続され、ゲートが節点００５
に接続されたＰチャネル型ＭＯＳトランジスタＰ１と、
ソースが低位側電源ＧＮＤに接続され、ドレインが節点
００２に接続され、ゲートが節点００５に接続されたＮ
チャネル型ＭＯＳトランジスタＮ１と、ソースが節点０
０１に接続され、ドレインが節点００２に接続され、ゲ
ートが逆相クロックＣＬＫＢに接続されたＰチャネル型
ＭＯＳトランジスタＰ２と、ソースが節点００２に接続
され、ドレインが節点００１に接続され、ゲートが正相
クロックＣＬＫに接続されたＮチャネル型ＭＯＳトラン
ジスタＮ２と、ソースが高位側電源ＶＤＤに接続され、
ドレインが正相出力Ｑ（出力端子）に接続され、ゲート
が節点００１に接続されたＰチャネル型ＭＯＳトランジ
スタＰ５と、ソースが低位側電源ＧＮＤに接続され、ド
レインが正相出力Ｑに接続され、ゲートが節点００２に
接続されたＮチャネル型ＭＯＳトランジスタＮ５により
構成される。
５に対応）のダイナミック型フリップフロップ回路であ
る。図８に示した回路は、ソースがデータＤＡＴＡ（デ
ータ端子）に接続され、ドレインが節点００５に接続さ
れ、ゲートが正相クロックＣＬＫ（第１の制御端子）に
接続されたＰチャネル型ＭＯＳトランジスタＰ１０と、
ソースがデータＤＡＴＡに接続され、ドレインが節点０
０５に接続され、ゲートが逆相クロックＣＬＫＢ（第２
の制御端子）に接続されたＮチャネル型ＭＯＳトランジ
スタＮ１０と、ソースが高位側電源ＶＤＤに接続され、
ドレインが節点００１に接続され、ゲートが節点００５
に接続されたＰチャネル型ＭＯＳトランジスタＰ１と、
ソースが低位側電源ＧＮＤに接続され、ドレインが節点
００２に接続され、ゲートが節点００５に接続されたＮ
チャネル型ＭＯＳトランジスタＮ１と、ソースが節点０
０１に接続され、ドレインが節点００２に接続され、ゲ
ートが逆相クロックＣＬＫＢに接続されたＰチャネル型
ＭＯＳトランジスタＰ２と、ソースが節点００２に接続
され、ドレインが節点００１に接続され、ゲートが正相
クロックＣＬＫに接続されたＮチャネル型ＭＯＳトラン
ジスタＮ２と、ソースが高位側電源ＶＤＤに接続され、
ドレインが正相出力Ｑ（出力端子）に接続され、ゲート
が節点００１に接続されたＰチャネル型ＭＯＳトランジ
スタＰ５と、ソースが低位側電源ＧＮＤに接続され、ド
レインが正相出力Ｑに接続され、ゲートが節点００２に
接続されたＮチャネル型ＭＯＳトランジスタＮ５により
構成される。
【００４５】次に、図８に示した回路の動作を説明す
る。データＤＡＴＡに加えられる信号がＬで、かつ、正
相クロックＣＬＫにＬが、逆相クロックＣＬＫＢにＨが
加えられる場合、Ｐチャネル型ＭＯＳトランジスタＰ１
０およびＮチャネル型ＭＯＳトランジスタＮ１０がオン
し、節点００５がＬに放電されるので、Ｐチャネル型Ｍ
ＯＳトランジスタＰ１はオンし、Ｎチャネル型ＭＯＳト
ランジスタＮ１はオフする。この時、Ｐチャネル型ＭＯ
ＳトランジスタＰ２およびＮチャネル型ＭＯＳトランジ
スタＮ２はオフするので、節点００１はＨに充電され、
Ｐチャネル型ＭＯＳトランジスタＰ５はオフし、節点０
０２はダイナミック節点で前の状態が保持されており、
正相出力Ｑは節点００２の状態、即ち回路の前の状態に
よって決まる。ここで、正相クロックＣＬＫがＨに、逆
相クロックＣＬＫＢがＬに遷移すると、Ｐチャネル型Ｍ
ＯＳトランジスタＰ１０およびＮチャネル型ＭＯＳトラ
ンジスタＮ１０がオフし、Ｐチャネル型ＭＯＳトランジ
スタＰ２およびＮチャネル型ＭＯＳトランジスタＮ２が
オンし、節点００５がＬ保持のダイナミック節点とな
り、節点００２がＨに充電され、Ｎチャネル型ＭＯＳト
ランジスタＮ５がオンし、正相出力ＱにはデータＤＡＴ
Ａの値と同じＬが出力される。
る。データＤＡＴＡに加えられる信号がＬで、かつ、正
相クロックＣＬＫにＬが、逆相クロックＣＬＫＢにＨが
加えられる場合、Ｐチャネル型ＭＯＳトランジスタＰ１
０およびＮチャネル型ＭＯＳトランジスタＮ１０がオン
し、節点００５がＬに放電されるので、Ｐチャネル型Ｍ
ＯＳトランジスタＰ１はオンし、Ｎチャネル型ＭＯＳト
ランジスタＮ１はオフする。この時、Ｐチャネル型ＭＯ
ＳトランジスタＰ２およびＮチャネル型ＭＯＳトランジ
スタＮ２はオフするので、節点００１はＨに充電され、
Ｐチャネル型ＭＯＳトランジスタＰ５はオフし、節点０
０２はダイナミック節点で前の状態が保持されており、
正相出力Ｑは節点００２の状態、即ち回路の前の状態に
よって決まる。ここで、正相クロックＣＬＫがＨに、逆
相クロックＣＬＫＢがＬに遷移すると、Ｐチャネル型Ｍ
ＯＳトランジスタＰ１０およびＮチャネル型ＭＯＳトラ
ンジスタＮ１０がオフし、Ｐチャネル型ＭＯＳトランジ
スタＰ２およびＮチャネル型ＭＯＳトランジスタＮ２が
オンし、節点００５がＬ保持のダイナミック節点とな
り、節点００２がＨに充電され、Ｎチャネル型ＭＯＳト
ランジスタＮ５がオンし、正相出力ＱにはデータＤＡＴ
Ａの値と同じＬが出力される。
【００４６】次に、データＤＡＴＡに加えられる信号が
Ｈで、かつ、正相クロックＣＬＫにＬが、逆相クロック
ＣＬＫＢにＨが加えられる場合、Ｐチャネル型ＭＯＳト
ランジスタＰ１０およびＮチャネル型ＭＯＳトランジス
タＮ１０がオンし、節点００５がＨに充電されるので、
Ｐチャネル型ＭＯＳトランジスタＰ１はオフし、Ｎチャ
ネル型ＭＯＳトランジスタＮ１はオンする。この時、Ｐ
チャネル型ＭＯＳトランジスタＰ２およびＮチャネル型
ＭＯＳ型トランジスタＮ２はオフするので、節点００２
はＬに放電され、Ｎチャネル型ＭＯＳトランジスタＮ５
はオフし、節点００１はダイナミック節点で前の状態が
保持されており、正相出力Ｑは節点００１の状態、即ち
回路の前の状態によって決まる。ここで、正相クロック
ＣＬＫがＨに、逆層クロックＣＬＫＢがＬに遷移する
と、Ｐチャネル型ＭＯＳトランジスタＰ１０およびＮチ
ャネル型ＭＯＳトランジスタＮ１０がオフし、Ｐチャネ
ル型ＭＯＳトランジスタＰ２およびＮチャネル型ＭＯＳ
トランジスタＮ２がオンし、節点００５がＨ保持のダイ
ナミック節点となり、節点００１がＬに放電され、Ｐチ
ャネル型ＭＯＳトランジスタＰ５がオンし、正相出力Ｑ
にはデータＤＡＴＡの値と同じＨが出力される。
Ｈで、かつ、正相クロックＣＬＫにＬが、逆相クロック
ＣＬＫＢにＨが加えられる場合、Ｐチャネル型ＭＯＳト
ランジスタＰ１０およびＮチャネル型ＭＯＳトランジス
タＮ１０がオンし、節点００５がＨに充電されるので、
Ｐチャネル型ＭＯＳトランジスタＰ１はオフし、Ｎチャ
ネル型ＭＯＳトランジスタＮ１はオンする。この時、Ｐ
チャネル型ＭＯＳトランジスタＰ２およびＮチャネル型
ＭＯＳ型トランジスタＮ２はオフするので、節点００２
はＬに放電され、Ｎチャネル型ＭＯＳトランジスタＮ５
はオフし、節点００１はダイナミック節点で前の状態が
保持されており、正相出力Ｑは節点００１の状態、即ち
回路の前の状態によって決まる。ここで、正相クロック
ＣＬＫがＨに、逆層クロックＣＬＫＢがＬに遷移する
と、Ｐチャネル型ＭＯＳトランジスタＰ１０およびＮチ
ャネル型ＭＯＳトランジスタＮ１０がオフし、Ｐチャネ
ル型ＭＯＳトランジスタＰ２およびＮチャネル型ＭＯＳ
トランジスタＮ２がオンし、節点００５がＨ保持のダイ
ナミック節点となり、節点００１がＬに放電され、Ｐチ
ャネル型ＭＯＳトランジスタＰ５がオンし、正相出力Ｑ
にはデータＤＡＴＡの値と同じＨが出力される。
【００４７】図８に示した回路においても、回路内部の
節点の充放電をＰチャネル型およびＮチャネル型の２つ
のＭＯＳトランジスタによる相補型トランスファゲート
によって行うことにより、高速、かつ、出力信号の立ち
上がりと立ち下がり時間のバランスのよい動作が可能で
ある。
節点の充放電をＰチャネル型およびＮチャネル型の２つ
のＭＯＳトランジスタによる相補型トランスファゲート
によって行うことにより、高速、かつ、出力信号の立ち
上がりと立ち下がり時間のバランスのよい動作が可能で
ある。
【００４８】
【発明の効果】以上、説明したように、本発明は、ダイ
ナミック型ラッチ回路およびフリップフロップ回路にお
いて、クロックにより制御されるトランスファゲートを
Ｐチャネル型およびＮチャネル型の２つのＭＯＳトラン
ジスタによる相補型の構成にすることにより、回路中の
各節点が高位側電源ＶＤＤと低位側電源ＧＮＤとの間で
のフルスイングが可能になり、各節点を駆動するオン電
流の減少がなく、高速動作が可能になり、出力信号の立
ち上がり／立ち下がり時間のバランスが改善され、出力
信号のデューティの５０％からずれをを抑えることが可
能になり、立ち上がり、立ち下がりの両端で動作マージ
ンを十分に確保した状態での動作が可能で、ダイナミッ
ク型ラッチ回路およびフリップフロップ回路を使用した
マクロ全体の動作周波数の低減が可能になり、消費電力
の低減ができる。
ナミック型ラッチ回路およびフリップフロップ回路にお
いて、クロックにより制御されるトランスファゲートを
Ｐチャネル型およびＮチャネル型の２つのＭＯＳトラン
ジスタによる相補型の構成にすることにより、回路中の
各節点が高位側電源ＶＤＤと低位側電源ＧＮＤとの間で
のフルスイングが可能になり、各節点を駆動するオン電
流の減少がなく、高速動作が可能になり、出力信号の立
ち上がり／立ち下がり時間のバランスが改善され、出力
信号のデューティの５０％からずれをを抑えることが可
能になり、立ち上がり、立ち下がりの両端で動作マージ
ンを十分に確保した状態での動作が可能で、ダイナミッ
ク型ラッチ回路およびフリップフロップ回路を使用した
マクロ全体の動作周波数の低減が可能になり、消費電力
の低減ができる。
【図１】本発明の第１の実施の形態のダイナミック型フ
リップフロップ回路の回路図である。
リップフロップ回路の回路図である。
【図２】図１の本発明の第１の実施の形態のダイナミッ
ク型フリップフロップ回路の分周動作波形図である。
ク型フリップフロップ回路の分周動作波形図である。
【図３】図１の本発明の第１の実施の形態のダイナミッ
ク型フリップフロップ回路と図９の従来のダイナミック
型フリップフロップ回路の入力クロックに対する平均実
効電流の特性比較図である。
ク型フリップフロップ回路と図９の従来のダイナミック
型フリップフロップ回路の入力クロックに対する平均実
効電流の特性比較図である。
【図４】図１の本発明の第１の実施の形態のダイナミッ
ク型フリップフロップ回路と図９の従来のダイナミック
型フリップフロップ回路の入力クロックに対するデュー
ティの特性比較図である。
ク型フリップフロップ回路と図９の従来のダイナミック
型フリップフロップ回路の入力クロックに対するデュー
ティの特性比較図である。
【図５】本発明の第２の実施の形態のセット機能付きダ
イナミック型フリップフロップ回路の回路図である。
イナミック型フリップフロップ回路の回路図である。
【図６】本発明の第３の実施の形態のリセット機能付き
ダイナミック型フリップフロップ回路の回路図である。
ダイナミック型フリップフロップ回路の回路図である。
【図７】本発明の第４の実施の形態のダイナミック型ラ
ッチ回路の回路図である。
ッチ回路の回路図である。
【図８】本発明の第５の実施の形態のダイナミック型フ
リップフロップ回路の回路図である。
リップフロップ回路の回路図である。
【図９】従来のダイナミック型フリップフロップ回路の
回路図である。
回路図である。
【図１０】図９の従来のダイナミック型フリップフロッ
プ回路の分周動作波形図である。
プ回路の分周動作波形図である。
【図１１】従来のダイナミック型ラッチ回路の回路図で
ある。
ある。
【図１２】従来の別のダイナミック型ラッチ回路の回路
図である。
図である。
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ
９，Ｐ１０ Ｐチャネル型ＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０ Ｎチャネル型ＭＯＳトランジスタ ＤＡＴＡ データ ＣＬＫ 正相クロック ＣＬＫＢ 逆相クロック Ｑ 正相出力 ＱＢ 逆相出力 ＳＥＴ 正相セット信号 ＳＥＴＢ 逆相セット信号 ＲＳＴ 正相リセット信号 ＲＳＴＢ 逆相リセット信号 ＶＤＤ 高位側電源 ＧＮＤ 低位側電源 ００１，００２，００３，００４，００５ 節点
９，Ｐ１０ Ｐチャネル型ＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０ Ｎチャネル型ＭＯＳトランジスタ ＤＡＴＡ データ ＣＬＫ 正相クロック ＣＬＫＢ 逆相クロック Ｑ 正相出力 ＱＢ 逆相出力 ＳＥＴ 正相セット信号 ＳＥＴＢ 逆相セット信号 ＲＳＴ 正相リセット信号 ＲＳＴＢ 逆相リセット信号 ＶＤＤ 高位側電源 ＧＮＤ 低位側電源 ００１，００２，００３，００４，００５ 節点
Claims (5)
- 【請求項１】 ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第１の節点と第２の節点に接続
された相補型トランスファーゲートと、 ゲートに前記データが入力され、ソース・ドレインが低
位側電源電位と前記第２の節点に接続された第１のＮチ
ャネル型ＭＯＳトランジスタと、 ゲートに前記第１の節点が接続され、ソース・ドレイン
が高位側電源電位と出力端子に接続された第２のＰチャ
ネル型ＭＯＳトランジスタと、 ゲートに前記第２の節点が接続され、ソース・ドレイン
が低位側電源電位と前記出力端子に接続された第２のＮ
チャネル型ＭＯＳトランジスタとを有し、 前記相補型トランスファーゲートをオフさせて前記第１
の節点または前記第２の節点をダイナミック節点とする
第１の動作と、前記相補型トランスファーゲートをオン
させて前記ダイナミック節点を前記低位側電源電位また
は前記高位側電源電位に固定して前記第２のＰチャネル
型ＭＯＳトランジスタまたは前記第２のＮチャネル型Ｍ
ＯＳトランジスタをオンさせる第２の動作とを順次繰り
返すダイナミック型ラッチ回路。 - 【請求項２】 ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第１の節点と第２の節点に接続
された第１の相補型トランスファーゲートと、 ゲートに前記データが入力され、ソース・ドレインが低
位側電源電位と前記第２の節点に接続された第１のＮチ
ャネル型ＭＯＳトランジスタと、 ゲートに第１の節点が接続され、ソース・ドレインが高
位側電源電位と第３の節点に接続された第２のＰチャネ
ル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にある前記クロックが入力さ
れ、ソース・ドレインが前記第３の節点と第４の節点に
接続され、第１の相補型トランスファーゲートと交互に
オンする第２の相補型トランスファーゲートと、 ゲートに第２の節点が接続され、ソース・ドレインが低
位側電源電位と前記第４の節点に接続された第２のＮチ
ャネル型ＭＯＳトランジスタと、 ゲートに前記第３の節点が接続され、ソース・ドレイン
が高位側電源電位と出力端子に接続された第３のＰチャ
ネル型ＭＯＳトランジスタと、 ゲートに前記第４の節点が接続され、ソース・ドレイン
が低位側電源電位と前記出力端子に接続された第３のＮ
チャネル型ＭＯＳトランジスタとを有し、 前記第１の相補型トランスファーゲートをオン、第２の
相補型トランスファーゲートをオフさせて前記第３の節
点または前記第４の節点をダイナミック節点とする第１
の動作と、前記第１の相補型トランスファーゲートをオ
フ、第２の相補型トランスファーゲートをオンさせて前
記第２の節点または前記第１の節点をダイナミック節点
とする第２の動作とを順次繰り返すダイナミック型ラッ
チ回路。 - 【請求項３】 ゲートにデータが入力され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第１の節点と第２の節点に接続
された第１の相補型トランスファーゲートと、 ゲートに前記データが入力され、ソース・ドレインが第
５の節点と前記第２の節点に接続された第１のＮチャネ
ル型ＭＯＳトランジスタと、 ゲートに第１の節点が接続され、ソース・ドレインが高
位側電源電位と第３の節点に接続された第２のＰチャネ
ル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にある前記クロックが入力さ
れ、ソース・ドレインが前記第３の節点と第４の節点に
接続され、第１の相補型トランスファーゲートと交互に
オンする第２の相補型トランスファーゲートと、 ゲートに第２の節点が接続され、ソース・ドレインが低
位側電源電位と前記第４の節点に接続された第２のＮチ
ャネル型ＭＯＳトランジスタと、 ゲートに前記第３の節点が接続され、ソース・ドレイン
が高位側電源電位と出力端子に接続された第３のＰチャ
ネル型ＭＯＳトランジスタと、 ゲートに前記第４の節点が接続され、ソース・ドレイン
が低位側電源電位と前記出力端子に接続された第３のＮ
チャネル型ＭＯＳトランジスタと、 ゲートに逆相セット信号が入力され、ソース・ドレイン
が低位側電源電位と第５の節点に接続された第４のＮ型
ＭＯＳトランジスタと、 ゲートに前記逆相セット信号が入力され、ソース・ドレ
インが高位側電源電位と前記第１の節点に接続された第
４のＰ型ＭＯＳトランジスタと、 ゲートに前記逆相セット信号が入力され、ソース・ドレ
インが高位側電源電位と前記第２の節点に接続された第
５のＰ型ＭＯＳトランジスタと、 ゲートに正相セット信号が入力され、ソース・ドレイン
が低位側電源電位と前記第３の節点に接続された第５の
Ｎ型ＭＯＳトランジスタを有し、 前記正相セット信号がロウレベル、前記逆相セット信号
がハイレベルのとき、前記第１の相補型トランファーゲ
ートをオン、第２の相補型トランスファーゲートをオフ
させて前記第３の節点または前記第４の節点をダイナミ
ック節点とする第１の動作と、前記第１の相補型トラン
スファーゲートをオフ、第２の相補型トランスファーゲ
ートをオンさせて前記第２の節点または前記第１の節点
をダイナミック節点をとする第２の動作とを順次繰り返
し、前記正相セット信号がハイレベル、前記逆相セット
信号がロウレベルのとき、前記データ、前記正相クロッ
ク信号、前記逆相クロック信号のレベルに関係なく前記
出力端子がハイレベルを出力するセット動作を行う、セ
ット機能付きダイナミック型フリップフロップ回路。 - 【請求項４】 ゲートにデータが入力され、ソース・ド
レインが第６の節点と第１の節点に接続された第１のＰ
チャネル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第１の節点と第２の節点に接続
された第１の相補型トランスファーゲートと、 ゲートに前記データが入力され、ソース・ドレインが低
位側電源電位と前記第２の節点に接続された第１のＮチ
ャネル型ＭＯＳトランジスタと、 ゲートに第１の節点が接続され、ソース・ドレインが高
位側電源電位と第３の節点に接続された第２のＰチャネ
ル型ＭＯＳトランジスタと、 ゲートに互いに逆相の関係にあるクロックが入力され、
ソース・ドレインが前記第３の節点と第４の節点に接続
され、第１の相補型トランスファーゲートと交互にオン
する第２の相補型トランスファーゲートと、 ゲートに第２の節点が接続され、ソース・ドレインが低
位側電源電位と前記第４の節点に接続された第２のＮチ
ャネル型ＭＯＳトランジスタと、 ゲートに前記第３の節点が接続され、ソース・ドレイン
が高位側電源電位と出力端子に接続された第３のＰチャ
ネル型ＭＯＳトランジスタと、 ゲートに前記第４の節点が接続され、ソース・ドレイン
が低位側電源電位と前記出力端子に接続された第３のＮ
チャネル型ＭＯＳトランジスタと、 ゲートに正相リセット信号が入力され、ソース・ドレイ
ンが高位側電源電位と第６の節点に接続された第４のＰ
型ＭＯＳトランジスタと、 ゲートに前記正相リセット信号が入力され、ソース・ド
レインが低位側電源電位と前記第２の節点に接続された
第４のＮ型ＭＯＳトランジスタと、 ゲートに前記正相リセット信号が入力され、ソース・ド
レインが低位側電源電位と前記第１の節点に接続された
第５のＮ型ＭＯＳトランジスタと、 ゲートに逆相リセット信号が入力され、ソース・ドレイ
ンが高位側電源電位と第４の節点に接続された第５のＰ
型ＭＯＳトランジスタを有し、 前記正相リセット信号がロウレベル、前記逆相リセット
信号がハイレベルのとき、前記第１の相補型トランスフ
ァーゲートをオン、第２の相補型トランスファーゲート
をオフさせて前記第３の節点または前記第４の節点をダ
イナミック節点とする第１の動作と、前記第１の相補型
トランスファーゲートをオフ、第２の相補型トランスフ
ァーゲートをオンさせて前記第２の節点または前記第１
の節点をダイナミック節点とする第２の動作とを順次繰
り返し、前記正相リセット信号がハイレベル、前記逆相
セット信号がロウレベルのとき、前記データ、前記正相
クロック信号、前記逆相クロック信号のレベルに関係な
く前記出力端子がロウレベルを出力するリセット動作を
行う、リセット機能付きダイナミック型フリップフロッ
プ回路。 - 【請求項５】 ゲートに互いに逆相の関係にあるクロッ
クが入力され、ソース・ドレインがデータ入力端子と第
３の節点に接続された第１の相補型トランスファーゲー
トと、ゲートに前記第３の節点が接続され、ソース・ド
レインが高位側電源電位と第１の節点に接続された第１
のＰチャネル型ＭＯＳトランジスタと、ゲートに互いに
逆相の関係にある前記クロックが入力され、ソース・ド
レインが前記第１の節点と第２の節点に接続され、第１
の相補型トランスファーゲートと交互にオンする第２の
相補型トランスファーゲートと、ゲートに前記第３の節
点が接続され、ソース・ドレインが低位側電源電位と前
記第２の節点に接続された第１のＮチャネル型ＭＯＳト
ランジスタと、ゲートに前記第１の節点が接続され、ソ
ース・ドレインが高位側電源電位と出力端子に接続され
た第２のＰチャネル型ＭＯＳトランジスタと、ゲートに
前記第２の節点が接続され、ソース・ドレインが低位側
電源電位と前記出力端子に接続された第２のＮチャネル
型ＭＯＳトランジスタとを有し、前記第１の相補型トラ
ンスファーゲートをオン、前記第２の相補型トランスフ
ァーゲートをオフさせて、第２の節点または第１の節点
をダイナミック節点とする第１の動作と、前記第１の相
補型トランスファーゲートをオフ、前記第２の相補型ト
ランスファーゲートをオンさせて前記第３の節点をダイ
ナミック節点とする第２の動作を順次繰り返すダイナミ
ック型フリップフロップ回路。
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