JPH0275219A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH0275219A JPH0275219A JP63226931A JP22693188A JPH0275219A JP H0275219 A JPH0275219 A JP H0275219A JP 63226931 A JP63226931 A JP 63226931A JP 22693188 A JP22693188 A JP 22693188A JP H0275219 A JPH0275219 A JP H0275219A
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- 230000008054 signal transmission Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000006061 abrasive grain Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第４図）発明が解決し
ようとする課題 課題を解決するだめの手段 作用 実施例 本発明の一実施例 （第１．２図）本発明の他
の実施例 （第３図）発明の効果 〔）概要〕 ラッチ回路に関し、 前段回路の負担増を招くことなく、スルー動作時の信号
伝達特性の調節幅を拡大することを目的とし、 相補制御信号に従って信号をスルーさせたり、あるいは
ラッチさせたりするラッチ回路であって、一対のＣＭＯ
Ｓインバータからなるフリップフロップ回路を含む後段
回路と、入力端子と後段回路との間に介装され、Ｐチャ
ネルトランジスタおよびＮチャネルＩ・ランジスタの各
々のドレイン同士およびソース同士を共通にするととも
に、ソース側を入力端子に接続し、ドレイン側を前記後
段回路に接続し、各々のゲートには相補制御信号が入力
される入力段回路と、を備えて構成している。
ようとする課題 課題を解決するだめの手段 作用 実施例 本発明の一実施例 （第１．２図）本発明の他
の実施例 （第３図）発明の効果 〔）概要〕 ラッチ回路に関し、 前段回路の負担増を招くことなく、スルー動作時の信号
伝達特性の調節幅を拡大することを目的とし、 相補制御信号に従って信号をスルーさせたり、あるいは
ラッチさせたりするラッチ回路であって、一対のＣＭＯ
Ｓインバータからなるフリップフロップ回路を含む後段
回路と、入力端子と後段回路との間に介装され、Ｐチャ
ネルトランジスタおよびＮチャネルＩ・ランジスタの各
々のドレイン同士およびソース同士を共通にするととも
に、ソース側を入力端子に接続し、ドレイン側を前記後
段回路に接続し、各々のゲートには相補制御信号が入力
される入力段回路と、を備えて構成している。
本発明は、ラッチ回路に関し、特にスルー動作時の信号
伝達特性の調節幅を拡大したラッチ回路に関する。
伝達特性の調節幅を拡大したラッチ回路に関する。
半導体集積装置では、必要に応じて信号をスルー（通過
）させたり、ラッチさせたりするラッチ回路が多用され
る。
）させたり、ラッチさせたりするラッチ回路が多用され
る。
従来のこの種のラッチ回路としては、例えば第４図に示
すようなものがある。第４図において、■はラッチ回路
てあり、ラッチ回路１は入力段回路２と、後段回路３と
から構成されている。入力段回路２ば２つのＰチャネル
１−ランジスタ２ａ、２ｂと、２つのＮチャネルトラン
ジスタ２ｃ、２ｄとを１・−テムボール接続したもので
、相補制御信号φ、φがφ−” Ｉ＋ ”、ψ−“Ｌ゛
のときに、入力信号ＤＩＮと反対の論理レベルを出力ノ
ードＮｏに現ず。後段回路３は、一対のＣＭＯＳインバ
ータ４ａ、４ｂからなるフリップフロップ回路４と、φ
−“” Ｌ ”のときに導通ずるＰチャネルトランジス
タ３ａと、φ−“■（゛のときに導通ずるＮチャネルト
ランジスタ３ｂとを有し、出カッ−１”Ｎｏの論理レベ
ルと反対の論理レベルを出力信号ＤＯＵＴとして出力す
る。
すようなものがある。第４図において、■はラッチ回路
てあり、ラッチ回路１は入力段回路２と、後段回路３と
から構成されている。入力段回路２ば２つのＰチャネル
１−ランジスタ２ａ、２ｂと、２つのＮチャネルトラン
ジスタ２ｃ、２ｄとを１・−テムボール接続したもので
、相補制御信号φ、φがφ−” Ｉ＋ ”、ψ−“Ｌ゛
のときに、入力信号ＤＩＮと反対の論理レベルを出力ノ
ードＮｏに現ず。後段回路３は、一対のＣＭＯＳインバ
ータ４ａ、４ｂからなるフリップフロップ回路４と、φ
−“” Ｌ ”のときに導通ずるＰチャネルトランジス
タ３ａと、φ−“■（゛のときに導通ずるＮチャネルト
ランジスタ３ｂとを有し、出カッ−１”Ｎｏの論理レベ
ルと反対の論理レベルを出力信号ＤＯＵＴとして出力す
る。
このような構成において、今、φ−” Ｈ”、φ−“Ｌ
”、ＤＩＮ−“Ｉ（゛とすると、Ｐチャネル１−センシ
スタ２ａ、ＮチヤネルＩ・ランジスタ２ｄが導通し、そ
して、ＤＩＮを受けてＮチャネルＩ・ランシスタ２Ｃが
導通ずる。これにより、Ｎｏは低電位■８．側に接続さ
れ、Ｎｏの論理レベルは” Ｌ”となる。
”、ＤＩＮ−“Ｉ（゛とすると、Ｐチャネル１−センシ
スタ２ａ、ＮチヤネルＩ・ランジスタ２ｄが導通し、そ
して、ＤＩＮを受けてＮチャネルＩ・ランシスタ２Ｃが
導通ずる。これにより、Ｎｏは低電位■８．側に接続さ
れ、Ｎｏの論理レベルは” Ｌ”となる。
フリップフロップ回路４は、Ｎ ｏ −” Ｌ”を受、
げてそのＣＭＯＳインバータ４ｂ出力（ＤＯＵＴ）を“
■］”とし、ＣＭＯＳインバータ４ａはＤＯＵＴの“■
１”を受けてその出力側に接続されたＮｏの論理レベル
をＬ”にする。ずなわち、ψ−パＨ″、φ−” ｒ−”
の場合には、ＤＴＮと同じ論理レベルがＤＯＵＴに現れ
ている。
げてそのＣＭＯＳインバータ４ｂ出力（ＤＯＵＴ）を“
■］”とし、ＣＭＯＳインバータ４ａはＤＯＵＴの“■
１”を受けてその出力側に接続されたＮｏの論理レベル
をＬ”にする。ずなわち、ψ−パＨ″、φ−” ｒ−”
の場合には、ＤＴＮと同じ論理レベルがＤＯＵＴに現れ
ている。
一方、φ−“ｒ−”、φ−゛１１“にすると、フリップ
フロップ回路４はその直前のＮＯの論理レベルを保持し
、ラッチ状態に入る。
フロップ回路４はその直前のＮＯの論理レベルを保持し
、ラッチ状態に入る。
しかしながら、このような従来のラッチ回路にあっては
、ＤＴＮをＰチャネルトランジスタ２ｂおよびＮチャネ
ルトランジスタ２ｃのゲートに加える構成となっていた
ため、例えば、スルー動作時の信号伝達特性を調節しよ
うとした場合、その調節幅が小さいといった問題点があ
った。
、ＤＴＮをＰチャネルトランジスタ２ｂおよびＮチャネ
ルトランジスタ２ｃのゲートに加える構成となっていた
ため、例えば、スルー動作時の信号伝達特性を調節しよ
うとした場合、その調節幅が小さいといった問題点があ
った。
すなわち、従来例の構成で信号伝達特性を調節しようと
すると、多くの場合、入力段回路２の各トランジスタお
よび後段回路３の各トランジスタのチャネル幅Ｗを調整
することが行われる。例えは、スルー動作時の信号遅延
量を少なくしたい場合には、入力段回路２の各トランジ
スタのチャネル幅Ｗを大きくするのが効果的である。し
かし、チャネル幅を太き（すると高速動作が得られる反
面、この入力段回路２を駆動する前段回路に大きな駆動
能力を要求することとなり、限界がある。
すると、多くの場合、入力段回路２の各トランジスタお
よび後段回路３の各トランジスタのチャネル幅Ｗを調整
することが行われる。例えは、スルー動作時の信号遅延
量を少なくしたい場合には、入力段回路２の各トランジ
スタのチャネル幅Ｗを大きくするのが効果的である。し
かし、チャネル幅を太き（すると高速動作が得られる反
面、この入力段回路２を駆動する前段回路に大きな駆動
能力を要求することとなり、限界がある。
そこで、本発明は、前段回路の負担増を招くことなく、
スルー動作時の信号伝達特性の調節幅を拡大することを
目的としている。
スルー動作時の信号伝達特性の調節幅を拡大することを
目的としている。
本発明では、上記目的を達成するために、相補制御信号
に従って信号をスルーさせたり、あるいはラッチさせた
りするラッチ回路であって、一対のＣＭＯＳインバータ
からなるフリップフロップ回路を含む後段回路と、入力
端子と後段回路との間に介装され、Ｐチャネルトランジ
スタおよびＮチャネルトランジスタの各々のドレイン同
士およびソース同士を共通にするとともに、ソース側を
入力端子に接続し、ドレイン側を前記後段回路に接続し
、各々のゲートには相補制御信号が入力される入力段回
路と、を備えて構成している。
に従って信号をスルーさせたり、あるいはラッチさせた
りするラッチ回路であって、一対のＣＭＯＳインバータ
からなるフリップフロップ回路を含む後段回路と、入力
端子と後段回路との間に介装され、Ｐチャネルトランジ
スタおよびＮチャネルトランジスタの各々のドレイン同
士およびソース同士を共通にするとともに、ソース側を
入力端子に接続し、ドレイン側を前記後段回路に接続し
、各々のゲートには相補制御信号が入力される入力段回
路と、を備えて構成している。
本発明では、入力端子と後段回路との間に、Ｐチャネル
トランジスタおよびＮチャネルトランジスタのドレイン
・ソース間抵抗が挿入される。
トランジスタおよびＮチャネルトランジスタのドレイン
・ソース間抵抗が挿入される。
したがって、スルー動作時の信号伝達特性は、上記抵抗
値と後段回路の入力容量との時定数で決められるように
なり、前段回路の負担増を招くことなく、信号伝達特性
の調節幅が拡大される。
値と後段回路の入力容量との時定数で決められるように
なり、前段回路の負担増を招くことなく、信号伝達特性
の調節幅が拡大される。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係るラッチ回路の一実施例を示す
図である。
図である。
第１図において、１０はラッチ回路であり、ラッチ回路
１０は入力段回路１１と、後段回路１２とを有している
。入力段回路１１は、Ｐチャネルトランジスタｌｌａ、
ＮチャネルトランジスタＩｌｂとを備え、これらのＰチ
ャネルトランジスタｌｌａおよびＮチャネルトランジス
タＩｌｂのドレイン同士およびソース同士は共通に接続
されるとともに、そのソース側（Ｓ）が入力端子１３に
接続され、また、ドレイン側（Ｄ）が後段回路１２に接
続されている。また、Ｐチャネルトランジスク１１ａお
よびＮチャネルトランジスタｌｌｂの各ゲートには、制
御信号入力端子１４．１５を介して相補制御信号φ、φ
が入力されており、Ｐチャネルトランジスタｌｌａおよ
びＮチャネルトランジスタｌｌｂはφ−” Ｈ”、φ−
“Ｌ”のときに導通し、入力端子１３に加えられた入力
信号ＤＩＮを（Ｓ）から（Ｄ）、すなわち、後段回路１
２へと伝達する。
１０は入力段回路１１と、後段回路１２とを有している
。入力段回路１１は、Ｐチャネルトランジスタｌｌａ、
ＮチャネルトランジスタＩｌｂとを備え、これらのＰチ
ャネルトランジスタｌｌａおよびＮチャネルトランジス
タＩｌｂのドレイン同士およびソース同士は共通に接続
されるとともに、そのソース側（Ｓ）が入力端子１３に
接続され、また、ドレイン側（Ｄ）が後段回路１２に接
続されている。また、Ｐチャネルトランジスク１１ａお
よびＮチャネルトランジスタｌｌｂの各ゲートには、制
御信号入力端子１４．１５を介して相補制御信号φ、φ
が入力されており、Ｐチャネルトランジスタｌｌａおよ
びＮチャネルトランジスタｌｌｂはφ−” Ｈ”、φ−
“Ｌ”のときに導通し、入力端子１３に加えられた入力
信号ＤＩＮを（Ｓ）から（Ｄ）、すなわち、後段回路１
２へと伝達する。
後段回路１２は、一対のＣＭＯＳインバータ１６ａ、１
６ｂからなるフリップフロップ回路１６と、φ−″Ｌ”
のときに導通ずるＰチャネルトランジスタ１７と、φ−
“Ｈ”のときに導通ずるＮチャネルトランジスタ１８と
を有し、入力段回路１１の（Ｄ）の論理レベルと同一の
論理レベルの出力信号ＤＯＵＴを出力端子１９に現す。
６ｂからなるフリップフロップ回路１６と、φ−″Ｌ”
のときに導通ずるＰチャネルトランジスタ１７と、φ−
“Ｈ”のときに導通ずるＮチャネルトランジスタ１８と
を有し、入力段回路１１の（Ｄ）の論理レベルと同一の
論理レベルの出力信号ＤＯＵＴを出力端子１９に現す。
なお、■ｃｃは高電位側電源、ＶＳＳは低電位側電源で
ある。□ このような構成において、スルー動作かラッチ動作かは
φ、φの論理レベルによって決められる。
ある。□ このような構成において、スルー動作かラッチ動作かは
φ、φの論理レベルによって決められる。
プＪ±勤詐
第２図のクイミングチャーＩ・において、φが“Ｈ”−
“Ｌ” （φが“Ｌ ”−“Ｈ”）へと変化すると、後
段回路１２はその直前のＤＩＮの論理レベルを保持し、
ＤＯＵＴを同一の論理レベルで出力し続ける。このラッ
チ動作は、ψ−“Ｌ”、φ−“Ｈ”にある間継続される
。
“Ｌ” （φが“Ｌ ”−“Ｈ”）へと変化すると、後
段回路１２はその直前のＤＩＮの論理レベルを保持し、
ＤＯＵＴを同一の論理レベルで出力し続ける。このラッ
チ動作は、ψ−“Ｌ”、φ−“Ｈ”にある間継続される
。
久水二動作
φ−“Ｈ″、φ−” Ｌ ”のときである。すなわち、
このφ、φを受けてＰチャネルトランジスタ１１ａおよ
びＮチャネルトランジスター１ｂＡ＜導通し、このとき
のＤＩＮと同一の論理レベルをＤＯＵＴに与える。今、
ＤＩＮが“Ｌ”から”Ｈ”へと変化し、再びＬ”へと変
化する場合の伝達特性を考える。
このφ、φを受けてＰチャネルトランジスタ１１ａおよ
びＮチャネルトランジスター１ｂＡ＜導通し、このとき
のＤＩＮと同一の論理レベルをＤＯＵＴに与える。今、
ＤＩＮが“Ｌ”から”Ｈ”へと変化し、再びＬ”へと変
化する場合の伝達特性を考える。
第２図のタイミングチャートにおいて、ＤＩＮが“Ｉ、
”→“Ｈ”へと立ち上がると、遅延時間ＴｄＯ後に、Ｄ
ＯＵＴが“ｒ−”→“Ｈ″へと立ち上がっている。これ
は、例えばＤＩＮが“Ｈ”に立ち上がると、Ｐチャネル
トランジスタｌｌａおよびＮチャネルトランジスタｌｌ
ｂのソース・ドレイン間抵抗（ＲＰ 、ＲＮ ）を介し
て後段回路１２の入力容量が充電されていく時間に相当
し、この時間（すなわち、Ｔｄ）は、Ｒ，、ＲＮおよび
後段回路１２の入力容量で決まる時定数を調節すること
で、所望の時間とすることができる。しかも、ＲＰ、Ｒ
ＮＪＰ後段回路１２の入力容量を変化させても、入力段
回路１１に接続される前段回路はその駆動能力を変える
必要はない。したがって、前段回路の負担を招かずに上
記Ｔｄの調節を行うことができるので、その調節の幅は
比較的に大きなものとすることができる。
”→“Ｈ”へと立ち上がると、遅延時間ＴｄＯ後に、Ｄ
ＯＵＴが“ｒ−”→“Ｈ″へと立ち上がっている。これ
は、例えばＤＩＮが“Ｈ”に立ち上がると、Ｐチャネル
トランジスタｌｌａおよびＮチャネルトランジスタｌｌ
ｂのソース・ドレイン間抵抗（ＲＰ 、ＲＮ ）を介し
て後段回路１２の入力容量が充電されていく時間に相当
し、この時間（すなわち、Ｔｄ）は、Ｒ，、ＲＮおよび
後段回路１２の入力容量で決まる時定数を調節すること
で、所望の時間とすることができる。しかも、ＲＰ、Ｒ
ＮＪＰ後段回路１２の入力容量を変化させても、入力段
回路１１に接続される前段回路はその駆動能力を変える
必要はない。したがって、前段回路の負担を招かずに上
記Ｔｄの調節を行うことができるので、その調節の幅は
比較的に大きなものとすることができる。
このように、本実施例では、前段回路と後段回路１２と
の間に介在する入力段回路１１を、Ｐチャネルトランジ
スタ１．１ｉｉｉおよびＮチャネルトランジスタｌｌｂ
で構成するとともに、これらＰチャネルＩ・ランジスタ
ｌｌａおよびＮチャネル）・ランジスタ１１ｂのドレイ
ン同士、ソース同士を共通にして前段回路および後段回
路１２に接続している。したがって、前段回路と後段回
路１２との間には、ＰチャネルトランジスタＩｌａおよ
びＮチャネルトランジスタ］、１ｂのソース・ドレイン
間抵抗（ＲＰ 、ＲＮ）が直列に挿入される結果、Ｒ，
、Ｒ１１および後段回路１２の入力容量などを調節して
時定数を変えることにより、上述のＴｄを変化させるこ
とができる。しかも、前段回路の負担を招くことばない
。
の間に介在する入力段回路１１を、Ｐチャネルトランジ
スタ１．１ｉｉｉおよびＮチャネルトランジスタｌｌｂ
で構成するとともに、これらＰチャネルＩ・ランジスタ
ｌｌａおよびＮチャネル）・ランジスタ１１ｂのドレイ
ン同士、ソース同士を共通にして前段回路および後段回
路１２に接続している。したがって、前段回路と後段回
路１２との間には、ＰチャネルトランジスタＩｌａおよ
びＮチャネルトランジスタ］、１ｂのソース・ドレイン
間抵抗（ＲＰ 、ＲＮ）が直列に挿入される結果、Ｒ，
、Ｒ１１および後段回路１２の入力容量などを調節して
時定数を変えることにより、上述のＴｄを変化させるこ
とができる。しかも、前段回路の負担を招くことばない
。
したがって、前段回路の駆動能力を考慮しなくてもよい
から、その調節幅を比較的に大きなものとすることがで
き、設計上の便宜性を図ることができる。
から、その調節幅を比較的に大きなものとすることがで
き、設計上の便宜性を図ることができる。
なお、上記実施例によれば入力段回路１１を構成するト
ランジスタ数ば２個でよい。すなわち、従来例の４個に
比して半分でよい。したがって、うソチ回路を多数使用
する各種集積回路装置に適用すると構成の簡素化か図れ
るので好ましい。
ランジスタ数ば２個でよい。すなわち、従来例の４個に
比して半分でよい。したがって、うソチ回路を多数使用
する各種集積回路装置に適用すると構成の簡素化か図れ
るので好ましい。
また、上記実施例では後段回路１２に、φ、７て制ｊ卸
されるＰチ士ネル）・ランシスタ１７およびＮチャネル
トランジスタ１８を含んだ構成例を示したが、これに限
るものではなく、第３図に他の実施例を示すように、後
段回路２０をＣＭＯＳインハーク１６ａおよびＣＭＯＳ
インバータ］、６ｂからなるフリ・ノブフロップ回路１
６だけで構成してもよい。
されるＰチ士ネル）・ランシスタ１７およびＮチャネル
トランジスタ１８を含んだ構成例を示したが、これに限
るものではなく、第３図に他の実施例を示すように、後
段回路２０をＣＭＯＳインハーク１６ａおよびＣＭＯＳ
インバータ］、６ｂからなるフリ・ノブフロップ回路１
６だけで構成してもよい。
来光・明によれば、ドレイン同士およびソース同士を共
通に接続したＰチャネルＩ・ランシスタおよびＮチャネ
ルトランジスタによって入力段回路を構成し、前段回路
と後段回路との間に、−１−記ＰチャネルおよびＮチャ
ネルトランジスタのソース・ドレイン間砥粒を介装させ
ているので、前段回路の負担増（例えば、駆動能力の増
大）を招くことなく、スルー動作時の信号伝達特性の調
節幅を拡大することができる。
通に接続したＰチャネルＩ・ランシスタおよびＮチャネ
ルトランジスタによって入力段回路を構成し、前段回路
と後段回路との間に、−１−記ＰチャネルおよびＮチャ
ネルトランジスタのソース・ドレイン間砥粒を介装させ
ているので、前段回路の負担増（例えば、駆動能力の増
大）を招くことなく、スルー動作時の信号伝達特性の調
節幅を拡大することができる。
第１．２図は本発明に係るラッチ回路の一実施例を示す
図であり、 第１図はその構成図、 第２図はそのタイミングチャート、 第３図は他の実施例を示すその構成図、第４図は従来例
を示すその構成図である。 月・・・・・・入力段回路、 １１ａ・・・・・・Ｐチャネルトランジスタ、１１、ｂ
・・・・・・Ｎチャネル１−ランジスタ、１２．２０・
・・・・・後段回路、 １３・・・・・・入力端子、 １６・・・・・・フリップフロップ回路、１６ａ、１６
ｂ・−・−ＣＭＯＳインバータ、φ、φ・・・・・・相
補制御信号。
図であり、 第１図はその構成図、 第２図はそのタイミングチャート、 第３図は他の実施例を示すその構成図、第４図は従来例
を示すその構成図である。 月・・・・・・入力段回路、 １１ａ・・・・・・Ｐチャネルトランジスタ、１１、ｂ
・・・・・・Ｎチャネル１−ランジスタ、１２．２０・
・・・・・後段回路、 １３・・・・・・入力端子、 １６・・・・・・フリップフロップ回路、１６ａ、１６
ｂ・−・−ＣＭＯＳインバータ、φ、φ・・・・・・相
補制御信号。
Claims (1)
- 【特許請求の範囲】 相補制御信号に従って信号をスルーさせたり、あるいは
ラッチさせたりするラッチ回路であって、一対のＣＭＯ
Ｓインバータからなるフリップフロップ回路を含む後段
回路と、 入力端子と後段回路との間に介装され、Ｐチャネルトラ
ンジスタおよびＮチャネルトランジスタの各々のドレイ
ン同士およびソース同士を共通にするとともに、 ソース側を入力端子に接続し、 ドレイン側を前記後段回路に接続し、 各々のゲートには相補制御信号が入力される入力段回路
と、 を備えたことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226931A JPH0275219A (ja) | 1988-09-09 | 1988-09-09 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226931A JPH0275219A (ja) | 1988-09-09 | 1988-09-09 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0275219A true JPH0275219A (ja) | 1990-03-14 |
Family
ID=16852848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226931A Pending JPH0275219A (ja) | 1988-09-09 | 1988-09-09 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0275219A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900758A (en) * | 1996-06-17 | 1999-05-04 | Nec Corporation | Dynamic circuit for high-speed operation |
| JP2000224024A (ja) * | 1999-02-01 | 2000-08-11 | Sony Corp | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
| WO2005004102A1 (ja) * | 2003-07-07 | 2005-01-13 | Sony Corporation | データ転送回路及びフラットディスプレイ装置 |
| US7400320B2 (en) | 1998-12-21 | 2008-07-15 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP2018029301A (ja) * | 2016-08-19 | 2018-02-22 | 東芝メモリ株式会社 | データラッチ回路 |
-
1988
- 1988-09-09 JP JP63226931A patent/JPH0275219A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7400320B2 (en) | 1998-12-21 | 2008-07-15 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| US8031188B2 (en) | 1998-12-21 | 2011-10-04 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same |
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