JPH04108218A - 論理回路 - Google Patents
論理回路Info
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- JPH04108218A JPH04108218A JP2225033A JP22503390A JPH04108218A JP H04108218 A JPH04108218 A JP H04108218A JP 2225033 A JP2225033 A JP 2225033A JP 22503390 A JP22503390 A JP 22503390A JP H04108218 A JPH04108218 A JP H04108218A
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- circuit
- channel
- emitter
- input
- logic circuit
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- Pending
Links
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- 101150113941 trt1 gene Proteins 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
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- 230000009467 reduction Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
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- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 108010069042 neurotensin-like immunoreactivity Proteins 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路に関し、例えば、高速論理集積回
路装置等に基本セルとして搭載される論理回路に利用し
て特に有効な技術に関する。
路装置等に基本セルとして搭載される論理回路に利用し
て特に有効な技術に関する。
入力信号を受ける位相分割回路と、この位相分割回路の
反転出力信号を伝達する出力エミンタフォ０７回路とを
含むＮＴＬ （Ｎｏｎ ＴｈｒｅｓｈｏｌｄＬｏｇｉ
ｃ） １回路がある。
反転出力信号を伝達する出力エミンタフォ０７回路とを
含むＮＴＬ （Ｎｏｎ ＴｈｒｅｓｈｏｌｄＬｏｇｉ
ｃ） １回路がある。
ＮＴＬ回路については、例えば、特開昭６３−１２４６
１５号公報に記載されている。
１５号公報に記載されている。
本ＩＩＩ発明者等は、この発明に先立って、ＮＴＬ回路
の高速化及び低消費電力化を図ろうと試み、次の二つの
問題点に気付いた。すなわち、（１１Ｎ Ｔ Ｌ回路は
、第５図に例示されるように、位相分割回路の入力トラ
ンジスタＴｌのゴレクタ負荷又はエミッタ負荷として設
けられる抵抗Ｒ１及びＲ２を含み、また出カニミッタフ
ォロア回路の出力トランジスタＴ２のエミッタ負荷とし
て設けられる抵抗Ｒ３を含む、これらの抵抗は、位相分
割回路又は出力エミッタフォロア回路に対して、それぞ
れの抵抗値によって決まる定常的な動作電流を流す、し
たがって、ＮＴＬ回路の低消費電力化を推進するために
は、上記抵抗Ｒ１〜Ｒ３の抵抗値を出来るだけ大きくす
ることが必要となる。
の高速化及び低消費電力化を図ろうと試み、次の二つの
問題点に気付いた。すなわち、（１１Ｎ Ｔ Ｌ回路は
、第５図に例示されるように、位相分割回路の入力トラ
ンジスタＴｌのゴレクタ負荷又はエミッタ負荷として設
けられる抵抗Ｒ１及びＲ２を含み、また出カニミッタフ
ォロア回路の出力トランジスタＴ２のエミッタ負荷とし
て設けられる抵抗Ｒ３を含む、これらの抵抗は、位相分
割回路又は出力エミッタフォロア回路に対して、それぞ
れの抵抗値によって決まる定常的な動作電流を流す、し
たがって、ＮＴＬ回路の低消費電力化を推進するために
は、上記抵抗Ｒ１〜Ｒ３の抵抗値を出来るだけ大きくす
ることが必要となる。
ところが、これらの抵抗値を大きくした場合、逆に各部
のレベル変化が遅くなり、ＮＴＬ回路の高速動作が妨げ
られる結果となる。
のレベル変化が遅くなり、ＮＴＬ回路の高速動作が妨げ
られる結果となる。
（２）半導体築積回路に形成される抵抗素子は、周知の
ように、その抵抗値に比例した比較的大きなレイアウト
所要面積を必要とする。このため、上記のような合計３
個の抵抗を含むＮＴＬ回路の低消費電力化を図るために
これらの抵抗の抵抗値を大き（した場合、ＮＴＬＩ回路
のレイアウト所要面積が増大する。その結果、ＮＴＬ回
路を搭載する高速論理集積回路装置等のチップ面積が増
大して、その低コスト化が妨げられる。
ように、その抵抗値に比例した比較的大きなレイアウト
所要面積を必要とする。このため、上記のような合計３
個の抵抗を含むＮＴＬ回路の低消費電力化を図るために
これらの抵抗の抵抗値を大き（した場合、ＮＴＬＩ回路
のレイアウト所要面積が増大する。その結果、ＮＴＬ回
路を搭載する高速論理集積回路装置等のチップ面積が増
大して、その低コスト化が妨げられる。
この発明の目的は、高速化及びレイアウト所要面積の縮
小化を図りつつ低消費重力化を図った論理回路を提供す
ることにある。
小化を図りつつ低消費重力化を図った論理回路を提供す
ることにある。
この発明の他の目的は、論理回路を搭載する高速論理集
積回路装置等の高速化及び低消費電力化を図りつつ、チ
ップサイズを縮小し、その低コスト化を推進することに
ある。
積回路装置等の高速化及び低消費電力化を図りつつ、チ
ップサイズを縮小し、その低コスト化を推進することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＮＴＬ回路の位相分割回路を構成する入力ト
ランジスタのコレクタ抵抗を、入力信号を受けるＰチャ
ンネルＭＯ３ＦＥＴとダイオードとからなる可変インピ
ーダンス負荷に置き換え、そのエミッタ抵抗をＮチャン
ネルＭＯ３ＦＥＴに置き換えるとともに、出力エミッタ
フォロア回路を構成する出力トランジスタのエミッタ抵
抗を、上記ＮチャンネルＭＯ３ＦＥＴと交差結合される
もう一つのＮチャンネルＭＯ３ＦＥＴに置き換えるもの
である。
ランジスタのコレクタ抵抗を、入力信号を受けるＰチャ
ンネルＭＯ３ＦＥＴとダイオードとからなる可変インピ
ーダンス負荷に置き換え、そのエミッタ抵抗をＮチャン
ネルＭＯ３ＦＥＴに置き換えるとともに、出力エミッタ
フォロア回路を構成する出力トランジスタのエミッタ抵
抗を、上記ＮチャンネルＭＯ３ＦＥＴと交差結合される
もう一つのＮチャンネルＭＯ３ＦＥＴに置き換えるもの
である。
上記した手段によれば、一対のＮチャンネルＭＯ５ＦＥ
Ｔからなるランチ回路のアクティブプルダウン作用とＰ
チャンネルＭＯ３ＦＥＴのアクティブブルアフブ作用と
により、動作の高速化を図りレイアウト所要面積の縮小
化を図りつつ、低消費電力化を図った新しい論理回路を
実現できる。
Ｔからなるランチ回路のアクティブプルダウン作用とＰ
チャンネルＭＯ３ＦＥＴのアクティブブルアフブ作用と
により、動作の高速化を図りレイアウト所要面積の縮小
化を図りつつ、低消費電力化を図った新しい論理回路を
実現できる。
これにより、論理回路を搭載する高速論理集積回路装置
等の動作の高速化及び低消費重力化を図りつつ、チップ
サイズを縮小し、その低コスト化を推進することができ
る。
等の動作の高速化及び低消費重力化を図りつつ、チップ
サイズを縮小し、その低コスト化を推進することができ
る。
〔実施例１〕
第１図には、この発明が通用された論理回路の第１の実
施例の回路図が示されている。また、第２図には、第１
図の論理回路の信号波形図の一例が示されている。これ
らの図をもとに、この実施例の論理回路の構成と動作の
概要ならびにその特徴について説明する。
施例の回路図が示されている。また、第２図には、第１
図の論理回路の信号波形図の一例が示されている。これ
らの図をもとに、この実施例の論理回路の構成と動作の
概要ならびにその特徴について説明する。
なお、この実施例の論理回路は、特に制限されないが、
同様な多数の論理回路とともに、高速コンピュータ等を
構成する高速論理集積回路装置に搭載される。第１図の
各回路素子は、特に制限されないが、高速論理集積回路
装置を構成する他の回路素子とともに、単結晶シリコン
のような１個の半導体基板上に形成される。以下の回路
図において、そのチャンネル（バンクゲート）部に矢印
が付されるＭＯＳＦＥＴ （金属酸化物半導体型電界効
果トランジスタ、この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）はＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯ５ＦＥＴと区別して示される。また、図示されるト
ランジスタ（この明細書では、バイポーラトランジスタ
を単にトランジスタと略称する）は、特に制限されない
が、すべてＮＰＮ型トランジスタである。
同様な多数の論理回路とともに、高速コンピュータ等を
構成する高速論理集積回路装置に搭載される。第１図の
各回路素子は、特に制限されないが、高速論理集積回路
装置を構成する他の回路素子とともに、単結晶シリコン
のような１個の半導体基板上に形成される。以下の回路
図において、そのチャンネル（バンクゲート）部に矢印
が付されるＭＯＳＦＥＴ （金属酸化物半導体型電界効
果トランジスタ、この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）はＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯ５ＦＥＴと区別して示される。また、図示されるト
ランジスタ（この明細書では、バイポーラトランジスタ
を単にトランジスタと略称する）は、特に制限されない
が、すべてＮＰＮ型トランジスタである。
第１図において、この実施例の論理回路は、特に制限さ
れないが、そのゲートに所定の入力信号ＳＩを受ける入
力トランジスタＴ１を含む、この入力トランジスタのコ
レクタと回路の接地電位ＧＮＤ（第１の電源電圧）との
間には、ＰチャンネルＭＯＳＦＥＴＱＩ （第３のＭＯ
ＳＦＥＴ）及びダイオードＤＩが並列形態に設けられ、
そのエミッタと電源電圧ＶＥＲ（第２の電源電圧）との
間には、ＮチャンネルＭＯ３ＦＥＴＱＩ １ （第１の
ＭＯＳＦＥＴ）が設けられる。
れないが、そのゲートに所定の入力信号ＳＩを受ける入
力トランジスタＴ１を含む、この入力トランジスタのコ
レクタと回路の接地電位ＧＮＤ（第１の電源電圧）との
間には、ＰチャンネルＭＯＳＦＥＴＱＩ （第３のＭＯ
ＳＦＥＴ）及びダイオードＤＩが並列形態に設けられ、
そのエミッタと電源電圧ＶＥＲ（第２の電源電圧）との
間には、ＮチャンネルＭＯ３ＦＥＴＱＩ １ （第１の
ＭＯＳＦＥＴ）が設けられる。
これにより、ＭＯ５ＦＥＴＱＩは、入力トランジスタＴ
１に対するアクティブなコレクタ負荷として作用し、ダ
イオードＤＩとともに、入力トランジスタＴＩに対する
可変インピーダンス負荷を構成する。また、ＭＯ５ＦＥ
ＴＱＩ ｌは、入力トランジスタＴｌに対するアクティ
ブなエミッタ負荷として作用し、入力トランジスタＴＩ
及び上記可変インピーダンス負荷とともに、この論理回
路の位相分割回路を構成する。入力トランジスタＴ１の
コレクタ電位は、位相分割回路の反転出力信号ｎｌとさ
れ、そのエミッタ電位は、位相分割回路の非反転出力信
号ｎ２とされる。
１に対するアクティブなコレクタ負荷として作用し、ダ
イオードＤＩとともに、入力トランジスタＴＩに対する
可変インピーダンス負荷を構成する。また、ＭＯ５ＦＥ
ＴＱＩ ｌは、入力トランジスタＴｌに対するアクティ
ブなエミッタ負荷として作用し、入力トランジスタＴＩ
及び上記可変インピーダンス負荷とともに、この論理回
路の位相分割回路を構成する。入力トランジスタＴ１の
コレクタ電位は、位相分割回路の反転出力信号ｎｌとさ
れ、そのエミッタ電位は、位相分割回路の非反転出力信
号ｎ２とされる。
この実施例において、ダイオードＤＩは、特にＩＩＩｗ
ｉされないが、ＮＰＮ型バイポーラトランジスタをもと
に形成され、そのベース・エミッタ電圧ＶＢＨに相当す
る順方向電圧を持つように設計される。また、電源電圧
ＶＥＲは、例えば上記ベース・エミッタ電圧の４倍すな
わち４ＶＢＥを絶対値とする負の電源電圧とされ、入力
信号３１は、第２図に例示されるように、例えばそのハ
イレベルをＶ！ＩＥとしそのロウレベルを一２ＶＢＥと
する比較的小振幅のディジタル信号とされる。
ｉされないが、ＮＰＮ型バイポーラトランジスタをもと
に形成され、そのベース・エミッタ電圧ＶＢＨに相当す
る順方向電圧を持つように設計される。また、電源電圧
ＶＥＲは、例えば上記ベース・エミッタ電圧の４倍すな
わち４ＶＢＥを絶対値とする負の電源電圧とされ、入力
信号３１は、第２図に例示されるように、例えばそのハ
イレベルをＶ！ＩＥとしそのロウレベルを一２ＶＢＥと
する比較的小振幅のディジタル信号とされる。
論理回路は、さらに、回路の接地電位と出力端子ＳＯと
の間に設けられる出力トランジ、スタＴ２を含む、この
出力トランジスタのベースは、上記入力トランジスタＴ
１のコレクタに結合され、そのエミッタすなわち回路の
出力端子ＳＯは、ＮチャンネルＭＯ３ＦＥＴＱ１２ （
第２のＭＯＳＦＥＴ）を介して電源電圧ＶＥＨに結合さ
れる。ＭＯ５ＦＥＴＱＩ ２のゲート及びドレインは、
上記ＭＯ５ＦＥＴＱＩ １のドレイン及びゲートに互い
に交差結合される。これにより、ＭＯ３ＦＥＴＱＩ２は
、出力トランジスタＴ２に対するアクティブなエミッタ
負荷として作用し、出力トランジスタＴ２とともに、こ
の論理回路の出力エミッタフォロア回路を構成する。ま
た、ＭＯ５ＦＥＴＱＩ ｌ及びＱ１２は、そのゲート及
びドレインが互いに交差結合されることで差動形態とさ
れ、一つのラッチ回路を構成する。
の間に設けられる出力トランジ、スタＴ２を含む、この
出力トランジスタのベースは、上記入力トランジスタＴ
１のコレクタに結合され、そのエミッタすなわち回路の
出力端子ＳＯは、ＮチャンネルＭＯ３ＦＥＴＱ１２ （
第２のＭＯＳＦＥＴ）を介して電源電圧ＶＥＨに結合さ
れる。ＭＯ５ＦＥＴＱＩ ２のゲート及びドレインは、
上記ＭＯ５ＦＥＴＱＩ １のドレイン及びゲートに互い
に交差結合される。これにより、ＭＯ３ＦＥＴＱＩ２は
、出力トランジスタＴ２に対するアクティブなエミッタ
負荷として作用し、出力トランジスタＴ２とともに、こ
の論理回路の出力エミッタフォロア回路を構成する。ま
た、ＭＯ５ＦＥＴＱＩ ｌ及びＱ１２は、そのゲート及
びドレインが互いに交差結合されることで差動形態とさ
れ、一つのラッチ回路を構成する。
入力信号Ｓｔが一２Ｖｓｉのようなロウレベルとされる
とき、論理回路では、入力トランジスタＴ１がほぼオフ
状態となり、ＭＯ５ＦＥＴＱＩがオン状態となる。この
ため、位相分割回路の反転出力信号ｎ１は、第２図に示
されるように、ＭＯ３ＦＥＴＱ１のプルアンプ作用によ
って急速に回路の接地電位ＧＮＤのようなハイレベルと
される。
とき、論理回路では、入力トランジスタＴ１がほぼオフ
状態となり、ＭＯ５ＦＥＴＱＩがオン状態となる。この
ため、位相分割回路の反転出力信号ｎ１は、第２図に示
されるように、ＭＯ３ＦＥＴＱ１のプルアンプ作用によ
って急速に回路の接地電位ＧＮＤのようなハイレベルと
される。
これにより、回路の出力信号ＳＯが、上記反転出力信号
ｎｌのハイレベルより出力トランジスタＴ２のベース・
エミッタ電圧分だけ低い−ＶＩＥのようなハイレベルと
される。
ｎｌのハイレベルより出力トランジスタＴ２のベース・
エミッタ電圧分だけ低い−ＶＩＥのようなハイレベルと
される。
このとき、入力トランジスタＴ１のエミッタ電位つまり
位相分割回路の非反転出力信号ｎ２は、上記入力信号３
１のロウレベルより入力トランジスタＴＩのベース・エ
ミッタ電圧分だけ低い一３ＶＢＥのようなロウレベルと
なる。このため、ＭＯ３ＦＥＴＱＩ １は、ＭＯ３ＦＥ
ＴＱＩ ２とのラッチ作用により、急速にオン状態とな
り、ＭＯ３ＦＥＴＱ１２が急速にオフ状態となる。とこ
ろが、前述のように、入力トランジスタＴＩがほぼオフ
状態とされていることから、ＭＯ５ＦＥＴＱＩ ｌがオ
ン状態となっても、位相分割回路の動作電流は制限され
る。また、回路の出力端子ＳＯに結合される負荷容量は
、出力トランジスタＴ２を介して急速にチャージされ、
ＭＯ３ＦＥＴＱ１２がオフ状態とされることの影響はな
い、これにより、位相分割回路及び出力エミッタフォロ
ア回路の動作電流を削減しつつ、出力信号ＳＯのハイレ
ベル変化を高速化することができる。
位相分割回路の非反転出力信号ｎ２は、上記入力信号３
１のロウレベルより入力トランジスタＴＩのベース・エ
ミッタ電圧分だけ低い一３ＶＢＥのようなロウレベルと
なる。このため、ＭＯ３ＦＥＴＱＩ １は、ＭＯ３ＦＥ
ＴＱＩ ２とのラッチ作用により、急速にオン状態とな
り、ＭＯ３ＦＥＴＱ１２が急速にオフ状態となる。とこ
ろが、前述のように、入力トランジスタＴＩがほぼオフ
状態とされていることから、ＭＯ５ＦＥＴＱＩ ｌがオ
ン状態となっても、位相分割回路の動作電流は制限され
る。また、回路の出力端子ＳＯに結合される負荷容量は
、出力トランジスタＴ２を介して急速にチャージされ、
ＭＯ３ＦＥＴＱ１２がオフ状態とされることの影響はな
い、これにより、位相分割回路及び出力エミッタフォロ
ア回路の動作電流を削減しつつ、出力信号ＳＯのハイレ
ベル変化を高速化することができる。
一方、入力信号Ｓｌが−ＶＩＨのようなハイレベルとさ
れると、論理回路では、入力トランジスタＴＩがオン状
態となり、ＭＯＳＦＥＴＱＩがほぼオフ状態となる。し
たがって、位相分割回路の反転出力信号ｎｌは、第２図
に示されるように、ダイオードＤ１のクランプ作用によ
りて−ＶＢＨのようなロウレベルとされ、回路の出力信
号ＳＯが、上記反転出力信号ｎ１のロウレベルより出力
トランジスタＴ２のベース・エミンタ電圧分だけ低い２
ＶＢＥのようなロウレベルとされる。
れると、論理回路では、入力トランジスタＴＩがオン状
態となり、ＭＯＳＦＥＴＱＩがほぼオフ状態となる。し
たがって、位相分割回路の反転出力信号ｎｌは、第２図
に示されるように、ダイオードＤ１のクランプ作用によ
りて−ＶＢＨのようなロウレベルとされ、回路の出力信
号ＳＯが、上記反転出力信号ｎ１のロウレベルより出力
トランジスタＴ２のベース・エミンタ電圧分だけ低い２
ＶＢＥのようなロウレベルとされる。
このとき、入力トランジスタＴ１のエミンタ電位つまり
位相分割回路の非反転出力信号ｎ２は、上記入力信号Ｓ
ｌのハイレベルより入力トランジスタＴ１のベース・エ
ミッタ電圧分だけ低い一２ＶＢＥのようなハイレベルと
なる。このため、ＭＯＳＦＥＴＱＩ １は、ＭＯＳＦＥ
ＴＱＩ ２とのランチ作用により、急速にオフ状態とな
り、ＭＯＳＦＥＴＱＩ２が急速にオン状態となる。その
結果、位相分割回路には、オン状態とされるＭＯ３ＦＥ
ＴＱＩＩを介してダイオードＤ１のクランプ動作に必要
な比較的小さな動作電流が与えられ、回路の出力端子Ｓ
Ｏに結合された負荷容量は、オン状態とされるＭＯＳＦ
ＥＴＱＩ２を介して急速にディスチャージされる。これ
により、位相分割回路の動作電流を削減しつつ、出力信
号ＳＯのロウレベル変化を高速化することができる。
位相分割回路の非反転出力信号ｎ２は、上記入力信号Ｓ
ｌのハイレベルより入力トランジスタＴ１のベース・エ
ミッタ電圧分だけ低い一２ＶＢＥのようなハイレベルと
なる。このため、ＭＯＳＦＥＴＱＩ １は、ＭＯＳＦＥ
ＴＱＩ ２とのランチ作用により、急速にオフ状態とな
り、ＭＯＳＦＥＴＱＩ２が急速にオン状態となる。その
結果、位相分割回路には、オン状態とされるＭＯ３ＦＥ
ＴＱＩＩを介してダイオードＤ１のクランプ動作に必要
な比較的小さな動作電流が与えられ、回路の出力端子Ｓ
Ｏに結合された負荷容量は、オン状態とされるＭＯＳＦ
ＥＴＱＩ２を介して急速にディスチャージされる。これ
により、位相分割回路の動作電流を削減しつつ、出力信
号ＳＯのロウレベル変化を高速化することができる。
なお、この実施例の論理回路では、入力トランジスタＴ
ｌのコレクタ及びエミッタ負荷ならびに出力トランジス
タＴ２のエミッタ負荷がＭＯＳＦＥＴに置き換えられる
ため、相応してそのレイアウト所要面積が縮小される。
ｌのコレクタ及びエミッタ負荷ならびに出力トランジス
タＴ２のエミッタ負荷がＭＯＳＦＥＴに置き換えられる
ため、相応してそのレイアウト所要面積が縮小される。
その結果、論理回路を搭載する高速論理集積回路装置の
チップサイズが小型化され、その低コスト化が図られる
。
チップサイズが小型化され、その低コスト化が図られる
。
〔実施例２〕
第３Ｆ！！Ｊには、この発明が通用された論理回路の第
２の実施例の回路図が示されている。なお、この実施例
は、上記第１の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。
２の実施例の回路図が示されている。なお、この実施例
は、上記第１の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。
第３図において、入力トランジスタＴＩのコレクタと回
路の接地電位ＧＮＤとの間に設けられＭＯＳＦＥＴＱＩ
とともに可変インピーダンス負荷を構成するダイオード
は、ＮチャンネルＭＯ３ＦＥＴＱ１３に置き換えられる
。このＭＯＳＦＥＴＱＩ３は、そのゲート及びドレイン
が共通結合されることでダイオード形態とされ、位相分
割回路の反転出力信号ｎｌのロウレベルをそのしきい値
電圧ＶＴＲでクランプする。これにより、上記第１の実
施例と同様な効果を得つつ、論理回路のレイアウト所要
面積がさらに縮小され、その製造プロセスが簡素化され
るものとなる。
路の接地電位ＧＮＤとの間に設けられＭＯＳＦＥＴＱＩ
とともに可変インピーダンス負荷を構成するダイオード
は、ＮチャンネルＭＯ３ＦＥＴＱ１３に置き換えられる
。このＭＯＳＦＥＴＱＩ３は、そのゲート及びドレイン
が共通結合されることでダイオード形態とされ、位相分
割回路の反転出力信号ｎｌのロウレベルをそのしきい値
電圧ＶＴＲでクランプする。これにより、上記第１の実
施例と同様な効果を得つつ、論理回路のレイアウト所要
面積がさらに縮小され、その製造プロセスが簡素化され
るものとなる。
ところで、この実施例の論理回路において、出力信号Ｓ
Ｏのハイレベルは−ＶＩ５Ｅとなり、そのロウレベルは
、レベルクランプ用のダイオードがＭＯＳＦＥＴＱＩ３
に置き換えられることで、−ＶＢＥ ＶＴＨとなる。
Ｏのハイレベルは−ＶＩ５Ｅとなり、そのロウレベルは
、レベルクランプ用のダイオードがＭＯＳＦＥＴＱＩ３
に置き換えられることで、−ＶＢＥ ＶＴＨとなる。
その結果、出力信号ＳＯの振幅は、上記ＶＴＮに相当す
る値となる。
る値となる。
〔実施例３〕
第４図には、この発明が通用された論理回路の第３の実
施例の回路図が示されている。なお、この実に例は、上
記ｊ８２の実施例を基本的に踏襲するものであるため、
これと異なる部分についてのみ説明を追加する。
施例の回路図が示されている。なお、この実に例は、上
記ｊ８２の実施例を基本的に踏襲するものであるため、
これと異なる部分についてのみ説明を追加する。
第４図において、入力トランジスタは、そのゲートに入
力信’ｉ！Ｓｌを受けるＮチャンネルＭＯ３ＦＥＴＱ１
４（第４のＭＯＳ Ｆ ＥＴ）に置き換えられる。この
入力ＭＯ３ＦＥＴＱＩ ４は、ＰチャンネルＭＯ３ＦＥ
ＴＱ１とともニーッ１７）ＣＭＯＳインバータ回路を構
成し、さらにＭＯＳＦＥＴＱＩ３及びＱｌｌとともに、
論理回路の位相分割回路を構成する。これにより、上記
第２の実施例と同様な効果を得つつ、論理回路のレイア
ウト所要面積がさらに縮小され、その製造プロセスがさ
らに簡素化されるものとなる。
力信’ｉ！Ｓｌを受けるＮチャンネルＭＯ３ＦＥＴＱ１
４（第４のＭＯＳ Ｆ ＥＴ）に置き換えられる。この
入力ＭＯ３ＦＥＴＱＩ ４は、ＰチャンネルＭＯ３ＦＥ
ＴＱ１とともニーッ１７）ＣＭＯＳインバータ回路を構
成し、さらにＭＯＳＦＥＴＱＩ３及びＱｌｌとともに、
論理回路の位相分割回路を構成する。これにより、上記
第２の実施例と同様な効果を得つつ、論理回路のレイア
ウト所要面積がさらに縮小され、その製造プロセスがさ
らに簡素化されるものとなる。
ところで、この実施例の論理回路において、位相分割回
路の反転出力信号ｎｌのハイレベル及びロウレベルは、
上記第２の実施例と同様な値となるが、その非反転出力
信号ｎ２のハイレベル及びロウレベルは、各状態におけ
るＭＯＳＦＥＴＱＩ及びＱ１４とＭＯＳＦＥＴＱＩ １
のコンダクタンス比によって設定される。
路の反転出力信号ｎｌのハイレベル及びロウレベルは、
上記第２の実施例と同様な値となるが、その非反転出力
信号ｎ２のハイレベル及びロウレベルは、各状態におけ
るＭＯＳＦＥＴＱＩ及びＱ１４とＭＯＳＦＥＴＱＩ １
のコンダクタンス比によって設定される。
以上の複数の実施例に示されるように、この発明を高速
論理集積回路装置等の基本セルとして搭載される論理回
路に適用することで、次のような作用効果が得られる。
論理集積回路装置等の基本セルとして搭載される論理回
路に適用することで、次のような作用効果が得られる。
すなわち、
１１ Ｎ Ｔ Ｌ回路の位相分割回路を構成する入力ト
ランジスタのコレクタ抵抗を、入力信号を受けるＰチャ
ンネルＭＯ３ＦＥＴとダイオードとからなる可変インピ
ーダンス負荷に置き換え、そのエミッタ抵抗をＮチャン
ネルＭＯＳ Ｆ ＥＴに置き換えると、ともに、出カニ
ミッタフォロア回路を構成する出力トランジスタのエミ
ッタ抵抗を、上記ＮチャンネルＭＯ３ＦＥＴと交差結合
されるもう一つのＮチャンネルＭＯＳＦＥＴに置き換え
る。これにより、これらのＮチャンネルＭＯＳＦＥＴか
らなるラッチ回路のアクティブプルダウン作用とＰチャ
ンネルＭＯＳ Ｆ ＥＴのアクティブプルアップ作用と
により、動作の高速化ならびにレイアウト所要面積の縮
小化を図りつつその低消費電力化を図った新しい論理回
路を実現する、二とができるという効果が得られる。
ランジスタのコレクタ抵抗を、入力信号を受けるＰチャ
ンネルＭＯ３ＦＥＴとダイオードとからなる可変インピ
ーダンス負荷に置き換え、そのエミッタ抵抗をＮチャン
ネルＭＯＳ Ｆ ＥＴに置き換えると、ともに、出カニ
ミッタフォロア回路を構成する出力トランジスタのエミ
ッタ抵抗を、上記ＮチャンネルＭＯ３ＦＥＴと交差結合
されるもう一つのＮチャンネルＭＯＳＦＥＴに置き換え
る。これにより、これらのＮチャンネルＭＯＳＦＥＴか
らなるラッチ回路のアクティブプルダウン作用とＰチャ
ンネルＭＯＳ Ｆ ＥＴのアクティブプルアップ作用と
により、動作の高速化ならびにレイアウト所要面積の縮
小化を図りつつその低消費電力化を図った新しい論理回
路を実現する、二とができるという効果が得られる。
（２）上記（１）項により、論理回路を搭載する高速論
理集積回路装置等の動作の高速化及び低消費電力化を図
りつつ、チップ号イズを縮小し、その低コスト化を推進
できるという効果が得られる。
理集積回路装置等の動作の高速化及び低消費電力化を図
りつつ、チップ号イズを縮小し、その低コスト化を推進
できるという効果が得られる。
（３）上記（１１項及び（２）項において、可変インピ
ーダンス負荷を構成するダイオードを、そのゲート及び
ドレインが共通結合されたＮチャンネルＭＯＳＦＥＴに
置き換えることで、論理回路のレイアウト所要面積をさ
らに縮小し、論理回路を含む高速論理集積回路装置等の
製造プロセスをＷＡ楽化することができるという効果が
得られる。
ーダンス負荷を構成するダイオードを、そのゲート及び
ドレインが共通結合されたＮチャンネルＭＯＳＦＥＴに
置き換えることで、論理回路のレイアウト所要面積をさ
らに縮小し、論理回路を含む高速論理集積回路装置等の
製造プロセスをＷＡ楽化することができるという効果が
得られる。
棒）上記＋３１項において、入力トランジスタを、その
ゲートに入力信号を受けるＮチャンネルＭＯＳＦＥＴに
置き換えることで、論理回路のレイアウト所要面積をさ
らに縮小し、論理回路を含む高速論理集積回路装置等の
製造プロセスをさらに簡素化することができるという効
果が得られる。
ゲートに入力信号を受けるＮチャンネルＭＯＳＦＥＴに
置き換えることで、論理回路のレイアウト所要面積をさ
らに縮小し、論理回路を含む高速論理集積回路装置等の
製造プロセスをさらに簡素化することができるという効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
３図において、論理回路は、位相分割回路を構成する入
力トランジスタの並列接続数及び接続形態を変えること
で、任意の入力数及び論理機能を持つことができる。ま
た、第４図において、論理回路は、ＭＯＳＦＥＴＱ１及
びＭＯＳＦＥＴＱＩ ４が直並列又は並直列形暢に組み
合わされた複数のＰチャンネルＭＯ３ＦＥＴ又はＮチャ
ンネルＭＯＳ Ｆ ＥＴに置き換えられることで、任！
の入力数及び論理機能を持つことができる。さらに、各
実施例に示される論理回路の具体的回路構成や＊Ｓ電圧
の極性及び絶対値ならびにＭＯＳＦＥＴ及びトランジス
タの導電型等は、種々の実施形態を採りうる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
３図において、論理回路は、位相分割回路を構成する入
力トランジスタの並列接続数及び接続形態を変えること
で、任意の入力数及び論理機能を持つことができる。ま
た、第４図において、論理回路は、ＭＯＳＦＥＴＱ１及
びＭＯＳＦＥＴＱＩ ４が直並列又は並直列形暢に組み
合わされた複数のＰチャンネルＭＯ３ＦＥＴ又はＮチャ
ンネルＭＯＳ Ｆ ＥＴに置き換えられることで、任！
の入力数及び論理機能を持つことができる。さらに、各
実施例に示される論理回路の具体的回路構成や＊Ｓ電圧
の極性及び絶対値ならびにＭＯＳＦＥＴ及びトランジス
タの導電型等は、種々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に基本セルとして搭載される論理回路に通用した場
合について説明したが、それに限定されるものではなく
、例えば、ゲートアレイ集積回路や各種の専用論理集積
回路装置等に搭載される同様な論理回路にも通用できる
。本発明は、少なくとも位相分割回路及び出カニミッタ
フォロア回路を備える論理回路あるいはこのような論理
回路を搭載するディジタル集積回路装置に広く適用でき
る。
をその背景となった利用分野である高速論理集積回路装
置等に基本セルとして搭載される論理回路に通用した場
合について説明したが、それに限定されるものではなく
、例えば、ゲートアレイ集積回路や各種の専用論理集積
回路装置等に搭載される同様な論理回路にも通用できる
。本発明は、少なくとも位相分割回路及び出カニミッタ
フォロア回路を備える論理回路あるいはこのような論理
回路を搭載するディジタル集積回路装置に広く適用でき
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果をＷＪｔに説明すれば、下記のとおりで
ある。すなわち、ＮＴＬ回路の位相分割回路を構成する
入力トランジスタのコレクタ抵抗を、入力信号を受ける
ＰチャンフルＭＯ３ＦＥＴとダイオードとからなる可変
インピーダンス負荷に置き換え、そのエミッタ抵抗をＮ
チャンネルＭＯＳＦＥＴに置き換えるとともに、出力エ
ミフタフォロ７回路を構成する出力トランジスタのエミ
ッタ抵抗を、上記ＮチャンネルＭＯ３ＦＥＴと交差結合
されるもう一つのＮチャンフルＭＯ５ＦＥＴに置き換え
ることで、一対のＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔか
らなるランチ回路のアクティブブルダウン作用とＰチャ
ンネルＭＯ３ＦＥＴのアクティブプルアンプ作用とによ
り、動作の高速化を図りレイアウト所要面積の縮小化を
図りつつその低消費電力化を図った新しい論理回路を実
現することができる。その結果、論理回路を搭載する高
速論理集積回路装置等の動作の高速化及び低消費電力化
を図りつつ、チップサイズを縮小し、その低コスト化を
推進することができる。
て得られる効果をＷＪｔに説明すれば、下記のとおりで
ある。すなわち、ＮＴＬ回路の位相分割回路を構成する
入力トランジスタのコレクタ抵抗を、入力信号を受ける
ＰチャンフルＭＯ３ＦＥＴとダイオードとからなる可変
インピーダンス負荷に置き換え、そのエミッタ抵抗をＮ
チャンネルＭＯＳＦＥＴに置き換えるとともに、出力エ
ミフタフォロ７回路を構成する出力トランジスタのエミ
ッタ抵抗を、上記ＮチャンネルＭＯ３ＦＥＴと交差結合
されるもう一つのＮチャンフルＭＯ５ＦＥＴに置き換え
ることで、一対のＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔか
らなるランチ回路のアクティブブルダウン作用とＰチャ
ンネルＭＯ３ＦＥＴのアクティブプルアンプ作用とによ
り、動作の高速化を図りレイアウト所要面積の縮小化を
図りつつその低消費電力化を図った新しい論理回路を実
現することができる。その結果、論理回路を搭載する高
速論理集積回路装置等の動作の高速化及び低消費電力化
を図りつつ、チップサイズを縮小し、その低コスト化を
推進することができる。
第１図は、この発明が通用された論理回路の第１の実施
例を示す回路図、 第２図は、第１図の論理回路の一例を示す信号波形図、 第３図は、この発明が通用された論理回路の第２の実施
例を示す回路図、 第４図は、この発明が通用された論理回路の第３の実施
例を示す回路図、 第５図は、従来のＮＴＬ回路の一例を示す回路図である
。 Ｔｌ−Ｔ２・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑ１１〜Ｑ１４・
・・ＮチャンネルＭＯ３ＦＥＴ、ＤＩ・・・ダイオード
、Ｒ１へＲ５・・・抵抗。 第１図 第３図 第２図 第４図
例を示す回路図、 第２図は、第１図の論理回路の一例を示す信号波形図、 第３図は、この発明が通用された論理回路の第２の実施
例を示す回路図、 第４図は、この発明が通用された論理回路の第３の実施
例を示す回路図、 第５図は、従来のＮＴＬ回路の一例を示す回路図である
。 Ｔｌ−Ｔ２・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑ１１〜Ｑ１４・
・・ＮチャンネルＭＯ３ＦＥＴ、ＤＩ・・・ダイオード
、Ｒ１へＲ５・・・抵抗。 第１図 第３図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 １、そのベースに入力信号を受ける入力トランジスタと
、第１の電源電圧と上記入力トランジスタのコレクタと
の間に設けられる負荷手段と、そのベースに上記入力ト
ランジスタのコレクタ電位を受ける出力トランジスタと
、上記入力トランジスタのエミッタと第２の電源電圧と
の間に設けられる第１のＭＯＳＦＥＴと、上記出力トラ
ンジスタのエミッタと第２の電源電圧との間に設けられ
そのゲート及びドレインが上記第１のＭＯＳＦＥＴのド
レイン及びゲートに交差結合される第２のＭＯＳＦＥＴ
とを含むことを特徴とする論理回路。 ２、上記負荷手段は、入力信号を受ける第３のＭＯＳＦ
ＥＴと、この第３のＭＯＳＦＥＴと並列形態に設けられ
るダイオードとからなるものであることを特徴とする特
許請求の範囲第１項記載の論理回路。 ３、上記入力トランジスタは、そのゲートに入力信号を
受ける第４のＭＯＳＦＥＴに置き換えられるものである
ことを特徴とする特許請求の範囲第１項又は第２項記載
の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225033A JPH04108218A (ja) | 1990-08-29 | 1990-08-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225033A JPH04108218A (ja) | 1990-08-29 | 1990-08-29 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04108218A true JPH04108218A (ja) | 1992-04-09 |
Family
ID=16823007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225033A Pending JPH04108218A (ja) | 1990-08-29 | 1990-08-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04108218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6556436B2 (en) | 1996-11-05 | 2003-04-29 | Fujitsu Limited | Function extending apparatus for information processing device |
| US6560100B1 (en) | 1996-10-24 | 2003-05-06 | Fujitsu Limited | Portable computer equipped with add-on battery |
-
1990
- 1990-08-29 JP JP2225033A patent/JPH04108218A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560100B1 (en) | 1996-10-24 | 2003-05-06 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6563702B1 (en) | 1996-10-24 | 2003-05-13 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6674637B2 (en) | 1996-10-24 | 2004-01-06 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6956734B2 (en) | 1996-10-24 | 2005-10-18 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6556436B2 (en) | 1996-11-05 | 2003-04-29 | Fujitsu Limited | Function extending apparatus for information processing device |
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