JPH05129907A - 信号遅延装置 - Google Patents
信号遅延装置Info
- Publication number
- JPH05129907A JPH05129907A JP3285323A JP28532391A JPH05129907A JP H05129907 A JPH05129907 A JP H05129907A JP 3285323 A JP3285323 A JP 3285323A JP 28532391 A JP28532391 A JP 28532391A JP H05129907 A JPH05129907 A JP H05129907A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal delay
- delay
- signal
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】従来、一義的に設定してある信号遅延回路の能
力を、信号遅延回路の外部からの制御によって変化さ
せ、集積回路の使用状態に適合した信号遅延を得るこ
と。 【構成】遅延回路となるインバータ７，コンデンサ８
と、非遅延回路の切換ゲート６・１０の組み合わせと
し、それらが複数組組み合わされ、それぞれ切換制御回
路１２からの制御信号１１によって必要な信号遅延能力
を得るように遅延回路を選択する。
力を、信号遅延回路の外部からの制御によって変化さ
せ、集積回路の使用状態に適合した信号遅延を得るこ
と。 【構成】遅延回路となるインバータ７，コンデンサ８
と、非遅延回路の切換ゲート６・１０の組み合わせと
し、それらが複数組組み合わされ、それぞれ切換制御回
路１２からの制御信号１１によって必要な信号遅延能力
を得るように遅延回路を選択する。
Description
【０００１】
【産業上の利用分野】本発明は信号遅延装置に関し、特
に半導体集積回路に内蔵される信号遅延装置に関する。
に半導体集積回路に内蔵される信号遅延装置に関する。
【０００２】
【従来の技術】従来、集積回路に内蔵される信号遅延回
路の信号遅延能力は、その集積回路を使用する電源電圧
や周囲温度などの条件によって変化するものであった。
また、その信号遅延能力は、使用されるすべての条件の
範囲内で安定した信号遅延駅能力を得る為に、最もきび
しい条件に適合できる様に設定されており、通常の使用
状態では、余分な能力をもったものとなっていた。
路の信号遅延能力は、その集積回路を使用する電源電圧
や周囲温度などの条件によって変化するものであった。
また、その信号遅延能力は、使用されるすべての条件の
範囲内で安定した信号遅延駅能力を得る為に、最もきび
しい条件に適合できる様に設定されており、通常の使用
状態では、余分な能力をもったものとなっていた。
【０００３】
【発明が解決しようとする課題】図３に、従来の信号遅
延回路を利用した回路の一例を示す。
延回路を利用した回路の一例を示す。
【０００４】図３において、本回路は、データバスのデ
ータ３１を出力させる制御信号として、データ出力制御
信号３２に遅延を与えたものを利用しているが、この場
合、遅延回路３０の能力は一義的に設定してある為に、
電源電圧や使用温度等の使用環境が変化してしまうと、
データ出力３３のタイミングも変化してしまう。また、
必ず遅延回路３０の能力分だけはデータ出力３３の遅延
を生じさせてしまう。
ータ３１を出力させる制御信号として、データ出力制御
信号３２に遅延を与えたものを利用しているが、この場
合、遅延回路３０の能力は一義的に設定してある為に、
電源電圧や使用温度等の使用環境が変化してしまうと、
データ出力３３のタイミングも変化してしまう。また、
必ず遅延回路３０の能力分だけはデータ出力３３の遅延
を生じさせてしまう。
【０００５】尚図３において、出力部にはＰチャネル
（ｃｈ）トランジスタとＮチャネルトランジスタとの直
列体が、電源電位３４と接地電位３５との間に接続さ
れ、これらのトランジスタのゲートにはＮＡＮＤゲート
３６，ＮＯＲゲート３７の出力がそれぞれ接続され、さ
らにＮＡＮＤゲート３６の入力にはインバータ３８が付
加されている。
（ｃｈ）トランジスタとＮチャネルトランジスタとの直
列体が、電源電位３４と接地電位３５との間に接続さ
れ、これらのトランジスタのゲートにはＮＡＮＤゲート
３６，ＮＯＲゲート３７の出力がそれぞれ接続され、さ
らにＮＡＮＤゲート３６の入力にはインバータ３８が付
加されている。
【０００６】
【課題を解決するための手段】本発明の構成は、半導体
基板上に信号遅延手段を備えた信号遅延装置において、
前記信号遅延手段は、複数の信号遅延回路，非遅延回路
及び切換回路からなり、前記切換回路を制御する切換制
御回路を設け、前記切換回路を、選択時に切り換えるこ
とによって、信号の遅延能力を外部から制御するように
したことを特徴とする。
基板上に信号遅延手段を備えた信号遅延装置において、
前記信号遅延手段は、複数の信号遅延回路，非遅延回路
及び切換回路からなり、前記切換回路を制御する切換制
御回路を設け、前記切換回路を、選択時に切り換えるこ
とによって、信号の遅延能力を外部から制御するように
したことを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例の信号遅延装置を示
すブロック図である。
すブロック図である。
【０００８】図１において、本実施例は、信号遅延素子
を含む回路２と、遅延素子を含まない非遅延回路３と、
回路２と回路３を切り換える回路１とを多数設け、さら
にこれら切換回路１を制御する回路を有する。
を含む回路２と、遅延素子を含まない非遅延回路３と、
回路２と回路３を切り換える回路１とを多数設け、さら
にこれら切換回路１を制御する回路を有する。
【０００９】本信号遅延装置は、切換制御回路４を有
し、回路１，２，３を複数個組み合わせた構成となって
おり、遅延回路２と、非遅延回路３を複数個組み合わせ
ることで、信号遅延能力を選択的に制御する。
し、回路１，２，３を複数個組み合わせた構成となって
おり、遅延回路２と、非遅延回路３を複数個組み合わせ
ることで、信号遅延能力を選択的に制御する。
【００１０】図２に図１の実施例の詳細構成を示す。
【００１１】図２において、遅延をうける信号の入力５
があり、インバータ７とコンデンサ８とによって遅延回
路を構成し、遅延回路側を選択する時の切換ゲート６，
非遅延回路を選択する時の切換ゲート１０を有する。切
換制御信号９，１１によって、切換ゲート６，１０を選
択し、信号の遅延か、非遅延を選択する。
があり、インバータ７とコンデンサ８とによって遅延回
路を構成し、遅延回路側を選択する時の切換ゲート６，
非遅延回路を選択する時の切換ゲート１０を有する。切
換制御信号９，１１によって、切換ゲート６，１０を選
択し、信号の遅延か、非遅延を選択する。
【００１２】入力５が印加されるゲート６と、インバー
タ７，１３と、コンデンサ８と、切換制御信号１１が印
加されるインバータ１４と、ゲート１０とを１組とし
て、複数組からなる。図２では、２組だけ示されてお
り、それ以上は省略されている。
タ７，１３と、コンデンサ８と、切換制御信号１１が印
加されるインバータ１４と、ゲート１０とを１組とし
て、複数組からなる。図２では、２組だけ示されてお
り、それ以上は省略されている。
【００１３】これらゲート６からゲート１０までの素子
を、複数組み合わせることによって、信号遅延回路を構
成すれば、切換制御回路４の制御によって、出力１５で
得られる信号遅延能力を自由に制御することが可能とな
る。
を、複数組み合わせることによって、信号遅延回路を構
成すれば、切換制御回路４の制御によって、出力１５で
得られる信号遅延能力を自由に制御することが可能とな
る。
【００１４】
【発明の効果】以上説明したように、本発明は、信号遅
延回路の遅延能力を外部からの制御によって自由に制御
することができるので、集積回路の製造プロセスのバラ
ツキや使用環境の変化等が生じても、それち対応した最
適な信号遅延能力を引き出すことが可能となる効果があ
る。
延回路の遅延能力を外部からの制御によって自由に制御
することができるので、集積回路の製造プロセスのバラ
ツキや使用環境の変化等が生じても、それち対応した最
適な信号遅延能力を引き出すことが可能となる効果があ
る。
【図１】本発明の一実施例の信号遅延装置を示すブロッ
ク図である。
ク図である。
【図２】図１の具体的構成例を示す回路図である。
【図３】従来の信号遅延装置を示す回路図である。
１ 切換回路 ２ 遅延回路 ３ 非遅延回路 ４，１２ 切換制御回路 ５ 被遅延信号の入力 ６ 遅延回路部の切換ゲート ７，８ 遅延素子 １０ 非遅延回路部の切換ゲート ９，１１ 切換制御信号
Claims (1)
- 【請求項１】 半導体基板上に信号遅延手段を備えた信
号遅延装置において、前記信号遅延手段は、複数の信号
遅延回路，非遅延回路及び切換回路からなり、前記切換
回路を制御する切換制御回路を設け、前記切換回路を、
選択時に切り換えることによって、信号の遅延能力を外
部から制御するようにしたことを特徴とする信号遅延装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285323A JPH05129907A (ja) | 1991-10-31 | 1991-10-31 | 信号遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285323A JPH05129907A (ja) | 1991-10-31 | 1991-10-31 | 信号遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129907A true JPH05129907A (ja) | 1993-05-25 |
Family
ID=17690058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285323A Pending JPH05129907A (ja) | 1991-10-31 | 1991-10-31 | 信号遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
-
1991
- 1991-10-31 JP JP3285323A patent/JPH05129907A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990112 |