JPH08107346A - 同時双方向入出力バッファ - Google Patents
同時双方向入出力バッファInfo
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- JPH08107346A JPH08107346A JP6263241A JP26324194A JPH08107346A JP H08107346 A JPH08107346 A JP H08107346A JP 6263241 A JP6263241 A JP 6263241A JP 26324194 A JP26324194 A JP 26324194A JP H08107346 A JPH08107346 A JP H08107346A
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Abstract
(57)【要約】
【目的】同時双方向入出力バッファにおける出力中間レ
ベルの安定化。 【構成】半導体装置の一の端子を介して同時に入出力を
行う双方向バッファであって、該端子の論理レベルが３
値であり、双方向バッファの入力論理判定レベルが自身
の論理出力内容に応じて可変である同時双方向入出力バ
ッファにおいて、双方向バッファの出力回路がＣＭＯＳ
論理回路から成り、高電位側電源とＣＭＯＳ論理回路と
の間に第１の電流制限手段が挿入され、低電位側電源と
ＣＭＯＳ論理回路との間に第２の電流制限手段が挿入さ
れ、第１の電流制限手段がｐＭＯＳトランジスタによる
第１の電流ミラー回路を構成し、第２の電流制限手段が
ｎＭＯＳトランジスタによる第２の電流ミラー回路を構
成する。
ベルの安定化。 【構成】半導体装置の一の端子を介して同時に入出力を
行う双方向バッファであって、該端子の論理レベルが３
値であり、双方向バッファの入力論理判定レベルが自身
の論理出力内容に応じて可変である同時双方向入出力バ
ッファにおいて、双方向バッファの出力回路がＣＭＯＳ
論理回路から成り、高電位側電源とＣＭＯＳ論理回路と
の間に第１の電流制限手段が挿入され、低電位側電源と
ＣＭＯＳ論理回路との間に第２の電流制限手段が挿入さ
れ、第１の電流制限手段がｐＭＯＳトランジスタによる
第１の電流ミラー回路を構成し、第２の電流制限手段が
ｎＭＯＳトランジスタによる第２の電流ミラー回路を構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
その入出力回路に関する。
その入出力回路に関する。
【０００２】
【従来の技術】半導体装置の入出力回路では、入出力兼
用の双方向バッファを用いる場合がある。これらは、半
導体装置間の信号伝達に必要とされる配線数を削減する
上で有効である。
用の双方向バッファを用いる場合がある。これらは、半
導体装置間の信号伝達に必要とされる配線数を削減する
上で有効である。
【０００３】従来、半導体装置の入出力兼用の双方向バ
ッファとしては、一般に、入力／出力を時分割して使用
するトライステート・バッファ型の回路や、ＥＣＬ／Ｇ
ＴＬインターフェース等で用いられる、ワイヤード接続
による結線論理を利用したバッファ等がある。なお、Ｇ
ＴＬ（Gunning Tranceiver Logic）はＣＭＯＳ間の高速
低振幅インターフェースである。
ッファとしては、一般に、入力／出力を時分割して使用
するトライステート・バッファ型の回路や、ＥＣＬ／Ｇ
ＴＬインターフェース等で用いられる、ワイヤード接続
による結線論理を利用したバッファ等がある。なお、Ｇ
ＴＬ（Gunning Tranceiver Logic）はＣＭＯＳ間の高速
低振幅インターフェースである。
【０００４】これらのバッファのうち、トライステート
・バッファ等で信号切り替えの制御のために応答速度が
比較的遅く、高速動作させることは困難である。
・バッファ等で信号切り替えの制御のために応答速度が
比較的遅く、高速動作させることは困難である。
【０００５】また、ワイヤード接続による双方向バッフ
ァでは、受信データは双方の出力データとの“ＯＲ”ま
たは“ＡＮＤ”信号としてしか定義できない。
ァでは、受信データは双方の出力データとの“ＯＲ”ま
たは“ＡＮＤ”信号としてしか定義できない。
【０００６】このため、一方の双方向バッファからの出
力データについて、他方の双方向バッファでデータが受
信可能とされるのは、自身の出力データが高レベル（Ａ
ＮＤ型）又は低レベル（ＯＲ型）の場合に限られ、その
他の状態では他方の側の出力を受信出来ず、入出力を相
互に独立した状態でデータ転送を行うことは不可能であ
る。
力データについて、他方の双方向バッファでデータが受
信可能とされるのは、自身の出力データが高レベル（Ａ
ＮＤ型）又は低レベル（ＯＲ型）の場合に限られ、その
他の状態では他方の側の出力を受信出来ず、入出力を相
互に独立した状態でデータ転送を行うことは不可能であ
る。
【０００７】このような双方向バッファに対して、従
来、高速で、入出力で完全に独立したデータの転送が可
能なインターフェース形式として、同時型双方向の入出
力バッファが提案されている。
来、高速で、入出力で完全に独立したデータの転送が可
能なインターフェース形式として、同時型双方向の入出
力バッファが提案されている。
【０００８】これは、図３の形式の双方向バッファを、
図４に示すように、２つの半導体装置ａ、ｂ間にて１本
の配線で接続し、信号論理レベルとして、高レベル＝Ｖ
ｄｄ、低レベル＝０、及び中間レベル＝（Ｖｄｄ／２）
の３値をとることにより実現している。
図４に示すように、２つの半導体装置ａ、ｂ間にて１本
の配線で接続し、信号論理レベルとして、高レベル＝Ｖ
ｄｄ、低レベル＝０、及び中間レベル＝（Ｖｄｄ／２）
の３値をとることにより実現している。
【０００９】より詳細には、図３を参照して、同時型双
方向バッファＩＯＢＵＦにおいて、ｐＭＯＳトランジス
タＰ１とｎＭＯＳトランジスタＮ１から成るＣＭＯＳイ
ンバータは、不図示の半導体装置の内部回路からの出力
信号を出力端子ＯＵＴを介して入力し、これを入出力端
子ＩＯに駆動出力する出力側回路を構成する。また、同
時型双方向バッファＩＯＢＵＦの入力側回路は、一方の
入力端が夫々入出力端子ＩＯに接続され、出力をセレク
タＳＥＬの入力端に夫々接続した２つのコンパレータＣ
１、Ｃ２と、セレクタＳＥＬの出力を不図示の半導体装
置の内部回路に伝達する入力端子ＩＮから成り、２つの
コンパレータＣ１、Ｃ２の参照電圧（論理判定レベル）
ＶＲ１、ＶＲ２は夫々電源電圧ＶDDの、例えば１／４、
３／４等とされ、コンパレータＣ１、Ｃ２は、入出力端
子ＩＯの信号レベルとその論理判定レベルＶＲ１、ＶＲ
２との比較結果を出力する。
方向バッファＩＯＢＵＦにおいて、ｐＭＯＳトランジス
タＰ１とｎＭＯＳトランジスタＮ１から成るＣＭＯＳイ
ンバータは、不図示の半導体装置の内部回路からの出力
信号を出力端子ＯＵＴを介して入力し、これを入出力端
子ＩＯに駆動出力する出力側回路を構成する。また、同
時型双方向バッファＩＯＢＵＦの入力側回路は、一方の
入力端が夫々入出力端子ＩＯに接続され、出力をセレク
タＳＥＬの入力端に夫々接続した２つのコンパレータＣ
１、Ｃ２と、セレクタＳＥＬの出力を不図示の半導体装
置の内部回路に伝達する入力端子ＩＮから成り、２つの
コンパレータＣ１、Ｃ２の参照電圧（論理判定レベル）
ＶＲ１、ＶＲ２は夫々電源電圧ＶDDの、例えば１／４、
３／４等とされ、コンパレータＣ１、Ｃ２は、入出力端
子ＩＯの信号レベルとその論理判定レベルＶＲ１、ＶＲ
２との比較結果を出力する。
【００１０】すなわち、図３を参照して、同時型双方向
バッファＩＯＢＵＦの入力側回路において、入出力端子
ＩＯから入力された信号が１／４ＶDD以下であれば、コ
ンパレータＣ１、Ｃ２からは共に論理値“０”が出力さ
れ、ＩＯ端子から入力された信号が３／４ＶDD以上であ
れば、コンパレータＣ１、Ｃ２からは共に論理値“１”
が出力され、セレクタＳＥＬに選択信号として入力され
る出力信号ＯＵＴの論理値に係わらず、セレクタＳＥＬ
からは入出力端子ＩＯの信号レベルが出力される。
バッファＩＯＢＵＦの入力側回路において、入出力端子
ＩＯから入力された信号が１／４ＶDD以下であれば、コ
ンパレータＣ１、Ｃ２からは共に論理値“０”が出力さ
れ、ＩＯ端子から入力された信号が３／４ＶDD以上であ
れば、コンパレータＣ１、Ｃ２からは共に論理値“１”
が出力され、セレクタＳＥＬに選択信号として入力され
る出力信号ＯＵＴの論理値に係わらず、セレクタＳＥＬ
からは入出力端子ＩＯの信号レベルが出力される。
【００１１】また、入出力端子ＩＯの信号レベルが１／
４ＶDD〜３／４ＶDDの範囲にある場合には、コンパレー
タＣ１、Ｃ２からは論理値“１”、“０”が出力され、
出力信号ＯＵＴの論理値に依存して、セレクタＳＥＬか
らコンパレータＣ１、Ｃ２のいずれか一方が選択出力さ
れ、バッファ自身の出力信号ＯＵＴの論理値と入力信号
のレベルに応じて、相手の出力の論理値を検出するよう
に動作するものである。
４ＶDD〜３／４ＶDDの範囲にある場合には、コンパレー
タＣ１、Ｃ２からは論理値“１”、“０”が出力され、
出力信号ＯＵＴの論理値に依存して、セレクタＳＥＬか
らコンパレータＣ１、Ｃ２のいずれか一方が選択出力さ
れ、バッファ自身の出力信号ＯＵＴの論理値と入力信号
のレベルに応じて、相手の出力の論理値を検出するよう
に動作するものである。
【００１２】すなわち、図４を参照して、２つのバッフ
ァａ、ｂの送信信号の信号レベルが異なる場合に、信号
線の電位レベルは中間レベルとなり、２つのバッファの
受信信号はこの信号線のレベルに対する論理しきい値
を、自分自身の送信信号に応じて切り替えて、相手側の
送信信号内容を判定する。
ァａ、ｂの送信信号の信号レベルが異なる場合に、信号
線の電位レベルは中間レベルとなり、２つのバッファの
受信信号はこの信号線のレベルに対する論理しきい値
を、自分自身の送信信号に応じて切り替えて、相手側の
送信信号内容を判定する。
【００１３】このような同時型双方向入出力バッファ
は、トライステート・バッファ等を用いる場合のよう
に、送受信の切り替えを行うための同期化に必要とされ
る待ち時間が不要とされるため、高速動作が可能とな
り、また、一般のワイヤード接続と相違して、入出力信
号の完全分離が可能である。
は、トライステート・バッファ等を用いる場合のよう
に、送受信の切り替えを行うための同期化に必要とされ
る待ち時間が不要とされるため、高速動作が可能とな
り、また、一般のワイヤード接続と相違して、入出力信
号の完全分離が可能である。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うな形式の回路では、複数の半導体装置を接続した場合
の中間レベルを保証するのが困難であることが知られて
いる。
うな形式の回路では、複数の半導体装置を接続した場合
の中間レベルを保証するのが困難であることが知られて
いる。
【００１５】これを、図４を用いて説明する。ここで
は、２つの半導体装置ａ、ｂ間で、ａ側はｐＭＯＳトラ
ンジスタＰ１がオン状態で、ｂ側はｎＭＯＳトランジス
タＮ１がオン状態である場合、信号線のレベル（電位）
は、これらのトランジスタのオン抵抗で決まり、ａ側の
ｐＭＯＳトランジスタＰ１がｂ側のｎＭＯＳトランジス
タＮ１に比較してオン抵抗が高い場合には、半導体装置
ａ、ｂ間を流れる電流Ｉはａ側のｐＭＯＳトランジスタ
Ｐ１のオン抵抗でほぼ決定され、信号レベルはＶｄｄ／
２よりも低めに定まる。逆の場合、すなわち、ａ側のｐ
ＭＯＳトランジスタＰ１がｂ側のｎＭＯＳトランジスタ
Ｎ１に比較してオン抵抗が低い場合には、信号レベルは
Ｖｄｄ／２よりも高めに定まる。これはａ側のｎＭＯＳ
トランジスタＮ１とｂ側のｐＭＯＳトランジスタＰ１と
の関係についても当てはまる。
は、２つの半導体装置ａ、ｂ間で、ａ側はｐＭＯＳトラ
ンジスタＰ１がオン状態で、ｂ側はｎＭＯＳトランジス
タＮ１がオン状態である場合、信号線のレベル（電位）
は、これらのトランジスタのオン抵抗で決まり、ａ側の
ｐＭＯＳトランジスタＰ１がｂ側のｎＭＯＳトランジス
タＮ１に比較してオン抵抗が高い場合には、半導体装置
ａ、ｂ間を流れる電流Ｉはａ側のｐＭＯＳトランジスタ
Ｐ１のオン抵抗でほぼ決定され、信号レベルはＶｄｄ／
２よりも低めに定まる。逆の場合、すなわち、ａ側のｐ
ＭＯＳトランジスタＰ１がｂ側のｎＭＯＳトランジスタ
Ｎ１に比較してオン抵抗が低い場合には、信号レベルは
Ｖｄｄ／２よりも高めに定まる。これはａ側のｎＭＯＳ
トランジスタＮ１とｂ側のｐＭＯＳトランジスタＰ１と
の関係についても当てはまる。
【００１６】一般に半導体装置のトランジスタの性能
を、ｐチャネルとｎチャネルのように異なる導電型のＭ
ＯＳトランジスタ間で、そのバラツキを抑えて一致させ
ること、さらに、異なる半導体装置間で性能・特性の一
致を保証することは製造管理の面からも極めて困難であ
る。
を、ｐチャネルとｎチャネルのように異なる導電型のＭ
ＯＳトランジスタ間で、そのバラツキを抑えて一致させ
ること、さらに、異なる半導体装置間で性能・特性の一
致を保証することは製造管理の面からも極めて困難であ
る。
【００１７】このため、通常の製造バラツキで、図３に
示すような同時型双方向入出力バッファを用いた場合、
ＭＯＳトランジスタのオン抵抗のバラツキは、５０〜７
０％程度であり、その出力中間レベルは設計中心である
Ｖｄｄ／２に対して、２０〜３０％程度のバラツキを持
つという欠点を有することになる。
示すような同時型双方向入出力バッファを用いた場合、
ＭＯＳトランジスタのオン抵抗のバラツキは、５０〜７
０％程度であり、その出力中間レベルは設計中心である
Ｖｄｄ／２に対して、２０〜３０％程度のバラツキを持
つという欠点を有することになる。
【００１８】また、中間レベルの安定化のために、出力
バッファ部に抵抗を直列接続する場合もあるが、この場
合も抵抗体の製造管理の負担が増加するという問題があ
る。
バッファ部に抵抗を直列接続する場合もあるが、この場
合も抵抗体の製造管理の負担が増加するという問題があ
る。
【００１９】従って、本発明の目的は、前記問題点を解
消し、このような同時型双方向バッファにおける出力中
間レベルの安定化を図る半導体装置を提供することにあ
る。
消し、このような同時型双方向バッファにおける出力中
間レベルの安定化を図る半導体装置を提供することにあ
る。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体装置の出力信号を入出力端子に出
力するＣＭＯＳ型の出力バッファと、前記入出力端子を
入力とし前記出力信号及び前記入出力端子の信号レベル
に応じて、３値を前記半導体装置に出力する入力バッフ
ァ回路と、を備えた同時型双方向入出力バッファにおい
て、更に、前記ＣＭＯＳ型の出力バッファに流れる電流
を制御する手段を設け、中間値レベルを電源電圧の中間
値に設定するように制御することを特徴とする同時型双
方向入出力バッファを提供する。
め、本発明は、半導体装置の出力信号を入出力端子に出
力するＣＭＯＳ型の出力バッファと、前記入出力端子を
入力とし前記出力信号及び前記入出力端子の信号レベル
に応じて、３値を前記半導体装置に出力する入力バッフ
ァ回路と、を備えた同時型双方向入出力バッファにおい
て、更に、前記ＣＭＯＳ型の出力バッファに流れる電流
を制御する手段を設け、中間値レベルを電源電圧の中間
値に設定するように制御することを特徴とする同時型双
方向入出力バッファを提供する。
【００２１】また、本発明は、好ましくは、半導体装置
の一の端子を介して同時に入出力を行う双方向バッファ
であって、前記端子の論理レベルが３値であり、前記双
方向バッファの入力論理判定レベルが前記双方向バッフ
ァの論理出力内容に応じて可変とされる、同時型双方向
入出力バッファにおいて、前記双方向バッファの出力回
路がＣＭＯＳ論理回路から成り、高電位側電源と前記Ｃ
ＭＯＳ論理回路との間に第１の電流制限手段が挿入さ
れ、低電位側電源と前記ＣＭＯＳ論理回路との間に第２
の電流制限手段が挿入されていることを特徴とする同時
型双方向入出力バッファを提供する。
の一の端子を介して同時に入出力を行う双方向バッファ
であって、前記端子の論理レベルが３値であり、前記双
方向バッファの入力論理判定レベルが前記双方向バッフ
ァの論理出力内容に応じて可変とされる、同時型双方向
入出力バッファにおいて、前記双方向バッファの出力回
路がＣＭＯＳ論理回路から成り、高電位側電源と前記Ｃ
ＭＯＳ論理回路との間に第１の電流制限手段が挿入さ
れ、低電位側電源と前記ＣＭＯＳ論理回路との間に第２
の電流制限手段が挿入されていることを特徴とする同時
型双方向入出力バッファを提供する。
【００２２】本発明の同時型双方向入出力バッファにお
いては、好ましくは、前記第１の電流制限手段がｐＭＯ
Ｓトランジスタによる第１の電流ミラー回路を構成し、
前記第２の電流制限手段がｎＭＯＳトランジスタによる
第２の電流ミラー回路を構成してなることを特徴とす
る。
いては、好ましくは、前記第１の電流制限手段がｐＭＯ
Ｓトランジスタによる第１の電流ミラー回路を構成し、
前記第２の電流制限手段がｎＭＯＳトランジスタによる
第２の電流ミラー回路を構成してなることを特徴とす
る。
【００２３】本発明の同時型双方向入出力バッファにお
いては、好ましくは、前記第１及び第２の電流ミラー回
路の動作状態を定める電流を前記半導体装置のそれぞれ
の端子を介して外部から供給するように構成したことを
特徴とする。
いては、好ましくは、前記第１及び第２の電流ミラー回
路の動作状態を定める電流を前記半導体装置のそれぞれ
の端子を介して外部から供給するように構成したことを
特徴とする。
【００２４】
【作用】本発明は、出力バッファのオン状態にあるトラ
ンジスタの電流を制御して、双方向バッファを相互接続
した際の、中間値レベルを正しく電源電圧の中間値に制
御することにより、出力バッファを構成する異なる導電
型のトランジスタ間の特性のバラツキによる中間値レベ
ルの変動を回避して安定化を達成するものである。
ンジスタの電流を制御して、双方向バッファを相互接続
した際の、中間値レベルを正しく電源電圧の中間値に制
御することにより、出力バッファを構成する異なる導電
型のトランジスタ間の特性のバラツキによる中間値レベ
ルの変動を回避して安定化を達成するものである。
【００２５】そして、本発明においては、同時型双方向
入出力バッファに電流ミラー回路よりなる電流制限回路
を付加することにより、半導体装置の製造バラツキが大
きい場合でも、中間電位レベルを安定化するものであ
る。
入出力バッファに電流ミラー回路よりなる電流制限回路
を付加することにより、半導体装置の製造バラツキが大
きい場合でも、中間電位レベルを安定化するものであ
る。
【００２６】また、本発明によれば、２つの半導体装置
を配線を介して相互接続した場合、一側の双方向バッフ
ァのＣＭＯＳ論理回路の一の導電型のＭＯＳトランジス
タと、他側の双方向バッファの他の導電型のＭＯＳトラ
ンジスタに流れる電流は等しくなり、中間レベルは正確
に電源電圧の１／２に保たれ、中間レベルはデバイス特
性のチップ間のバラツキに依存しない。
を配線を介して相互接続した場合、一側の双方向バッフ
ァのＣＭＯＳ論理回路の一の導電型のＭＯＳトランジス
タと、他側の双方向バッファの他の導電型のＭＯＳトラ
ンジスタに流れる電流は等しくなり、中間レベルは正確
に電源電圧の１／２に保たれ、中間レベルはデバイス特
性のチップ間のバラツキに依存しない。
【００２７】本発明は、半導体装置の外部端子から、バ
ッファの能力／インピーダンスを可変に設定することを
可能とするものである。
ッファの能力／インピーダンスを可変に設定することを
可能とするものである。
【００２８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２９】
【実施例１】本発明の第１の実施例について図面を参照
して説明する。図１は本発明の第１の実施例の同時型双
方向入出力バッファを含む半導体装置の回路図であり、
図２はこれを２つの半導体装置ａ、ｂ間で接続した回路
図である。
して説明する。図１は本発明の第１の実施例の同時型双
方向入出力バッファを含む半導体装置の回路図であり、
図２はこれを２つの半導体装置ａ、ｂ間で接続した回路
図である。
【００３０】図１を参照して、本発明の第１の実施例の
半導体装置は、複数個の同時型双方向バッファＩＯＢＵ
Ｆと、それらの動作バイアス電位ＶＢＰ、ＶＢＮを与え
るためのレベル発生回路ＶＢＰＧ、ＶＢＮＧを含んでい
る。
半導体装置は、複数個の同時型双方向バッファＩＯＢＵ
Ｆと、それらの動作バイアス電位ＶＢＰ、ＶＢＮを与え
るためのレベル発生回路ＶＢＰＧ、ＶＢＮＧを含んでい
る。
【００３１】同時型双方向バッファＩＯＢＵＦは、半導
体装置内部に接続する出力側端子ＯＵＴ、入力側端子Ｉ
Ｎ、半導体装置外部とのインターフェースをとる入出力
端子ＩＯを有する。出力側回路は、直列に電源Ｖｄｄと
グランド電位の間でソース・ドレインが相互に接続され
た４個のｐＭＯＳ、ｎＭＯＳトランジスタＰ１、Ｐ２、
Ｎ１、Ｎ２からなり、ＭＯＳトランジスタＰ１、Ｎ１の
ゲートは出力側端子ＯＵＴに共通に接続され、ドレイン
は入出力端子ＩＯ、および入力判定部ＩＢＵＦに接続さ
れている。
体装置内部に接続する出力側端子ＯＵＴ、入力側端子Ｉ
Ｎ、半導体装置外部とのインターフェースをとる入出力
端子ＩＯを有する。出力側回路は、直列に電源Ｖｄｄと
グランド電位の間でソース・ドレインが相互に接続され
た４個のｐＭＯＳ、ｎＭＯＳトランジスタＰ１、Ｐ２、
Ｎ１、Ｎ２からなり、ＭＯＳトランジスタＰ１、Ｎ１の
ゲートは出力側端子ＯＵＴに共通に接続され、ドレイン
は入出力端子ＩＯ、および入力判定部ＩＢＵＦに接続さ
れている。
【００３２】また、ＭＯＳトランジスタＰ２、Ｎ２のゲ
ートには夫々、レベル発生回路ＶＢＰＧ、ＶＢＮＧから
動作バイアス電位ＶＢＰ、ＶＢＮが与えられている。
ートには夫々、レベル発生回路ＶＢＰＧ、ＶＢＮＧから
動作バイアス電位ＶＢＰ、ＶＢＮが与えられている。
【００３３】入力判定部ＩＢＵＦは、図３を参照して説
明した従来例と同様にして、２つの論理判定レベルＶＲ
１、ＶＲ２と入出力端子ＩＯの電位との比較を行う。２
つのコンパレータＣ１、Ｃ２と、出力側端子ＯＵＴによ
り選択されるセレクタ回路に接続し、その出力が入力側
端子ＩＮから半導体装置の内部回路に接続する。
明した従来例と同様にして、２つの論理判定レベルＶＲ
１、ＶＲ２と入出力端子ＩＯの電位との比較を行う。２
つのコンパレータＣ１、Ｃ２と、出力側端子ＯＵＴによ
り選択されるセレクタ回路に接続し、その出力が入力側
端子ＩＮから半導体装置の内部回路に接続する。
【００３４】図１を参照して、レベル発生回路ＶＢＰＧ
は、同時型双方向バッファＩＯＢＵＦに与える動作バイ
アスＶＢＰを発生する回路であり、電源Ｖｄｄと、参照
電流入力端子ＩＲＥＦ１との間でソース・ドレインを直
列接続したｐＭＯＳトランジスタＰ３、Ｐ４、および参
照電位ＶＲ０と参照電流入力端子ＩＲＥＦ１と電位比較
を行うコンパレータＣ３から成り、この出力ＶＢＰがｐ
ＭＯＳトランジスタＰ４のゲートに接続されている。
は、同時型双方向バッファＩＯＢＵＦに与える動作バイ
アスＶＢＰを発生する回路であり、電源Ｖｄｄと、参照
電流入力端子ＩＲＥＦ１との間でソース・ドレインを直
列接続したｐＭＯＳトランジスタＰ３、Ｐ４、および参
照電位ＶＲ０と参照電流入力端子ＩＲＥＦ１と電位比較
を行うコンパレータＣ３から成り、この出力ＶＢＰがｐ
ＭＯＳトランジスタＰ４のゲートに接続されている。
【００３５】同様に、レベル発生回路ＶＢＮＧは、同時
型双方向バッファＩＯＢＵＦに与える動作バイアスＶＢ
Ｎを発生する回路であり、グランド電位と参照電流入力
端子ＩＲＥＦ２との間でソース・ドレインを直列接続し
たｎＭＯＳトランジスタＮ３、Ｎ４、および参照電位Ｖ
Ｒ０と参照電流入力端子ＩＲＥＦ２と電位比較を行うコ
ンパレータＣ４から成り、この出力ＶＢＮがｎＭＯＳト
ランジスタＮ４のゲートに接続されている。
型双方向バッファＩＯＢＵＦに与える動作バイアスＶＢ
Ｎを発生する回路であり、グランド電位と参照電流入力
端子ＩＲＥＦ２との間でソース・ドレインを直列接続し
たｎＭＯＳトランジスタＮ３、Ｎ４、および参照電位Ｖ
Ｒ０と参照電流入力端子ＩＲＥＦ２と電位比較を行うコ
ンパレータＣ４から成り、この出力ＶＢＮがｎＭＯＳト
ランジスタＮ４のゲートに接続されている。
【００３６】本実施例では、参照電位ＶＲ０は出力中間
レベル＝Ｖｄｄ×１／２を与えるものとし、また、論理
判定レベルＶＲ１、ＶＲ２は、ＶＤＤ・３／４、Ｖｄｄ
・１／４の電位を与えるものとする。
レベル＝Ｖｄｄ×１／２を与えるものとし、また、論理
判定レベルＶＲ１、ＶＲ２は、ＶＤＤ・３／４、Ｖｄｄ
・１／４の電位を与えるものとする。
【００３７】そして、参照電流入力端子ＩＲＥＦ１、Ｉ
ＲＥＦ２は、半導体装置外部から、互いに等しい所定の
電流（定電流）が、流れ込み又は流れ出すように保たれ
ているものとする。さらにＭＯＳトランジスタＰ１、Ｐ
２のサイズはＰ３、Ｐ４に等しく、Ｎ１、Ｎ２のサイズ
はＮ３、Ｎ４に等しいものとする。
ＲＥＦ２は、半導体装置外部から、互いに等しい所定の
電流（定電流）が、流れ込み又は流れ出すように保たれ
ているものとする。さらにＭＯＳトランジスタＰ１、Ｐ
２のサイズはＰ３、Ｐ４に等しく、Ｎ１、Ｎ２のサイズ
はＮ３、Ｎ４に等しいものとする。
【００３８】次に、本実施例の動作について説明する。
【００３９】図２のように、２つの半導体装置間ａ、ｂ
で、上記した本実施例に係る同時型双方向バッファが接
続され、ａ側の出力側端子ＯＵＴが“Ｈ”レベル、ｂ側
の出力側端子ＯＵＴは“Ｌ”レベルであり、半導体装置
間の配線が中間レベルである場合について説明する。
で、上記した本実施例に係る同時型双方向バッファが接
続され、ａ側の出力側端子ＯＵＴが“Ｈ”レベル、ｂ側
の出力側端子ＯＵＴは“Ｌ”レベルであり、半導体装置
間の配線が中間レベルである場合について説明する。
【００４０】ａ側のｎＭＯＳトランジスタＮ１、ｂ側の
ｐＭＯＳトランジスタＰ１はオン状態とされ、これらを
流れる電流はａ側では、レベル発生回路ＶＢＮＧのｎＭ
ＯＳトランジスタＮ４とミラー接続したｎＭＯＳトラン
ジスタＮ２によって制限され、ｂ側では、レベル発生回
路ＶＢＰＧのｐＭＯＳトランジスタＰ４とミラー接続し
たｐＭＯＳトランジスタＰ２によって制限される。
ｐＭＯＳトランジスタＰ１はオン状態とされ、これらを
流れる電流はａ側では、レベル発生回路ＶＢＮＧのｎＭ
ＯＳトランジスタＮ４とミラー接続したｎＭＯＳトラン
ジスタＮ２によって制限され、ｂ側では、レベル発生回
路ＶＢＰＧのｐＭＯＳトランジスタＰ４とミラー接続し
たｐＭＯＳトランジスタＰ２によって制限される。
【００４１】レベル発生回路ＶＢＮＧは、参照電流入力
端子ＩＲＥＦ２の電位が参照電位ＶＲ０と同一電位に保
たれるように、コンパレータＣ４にて、ｎＭＯＳトラン
ジスタＮ２、Ｎ４のゲート電位を定めている。
端子ＩＲＥＦ２の電位が参照電位ＶＲ０と同一電位に保
たれるように、コンパレータＣ４にて、ｎＭＯＳトラン
ジスタＮ２、Ｎ４のゲート電位を定めている。
【００４２】このため、ｎＭＯＳトランジスタＮ１、Ｎ
２には、ｎＭＯＳトランジスタＮ２のドレイン電位がＶ
ｄｄ／２の場合に、端子ＩＲＥＦ２に与えられた電流と
同一の電流が流れる。これはレベル発生回路ＶＢＰＧに
ついても同様である。
２には、ｎＭＯＳトランジスタＮ２のドレイン電位がＶ
ｄｄ／２の場合に、端子ＩＲＥＦ２に与えられた電流と
同一の電流が流れる。これはレベル発生回路ＶＢＰＧに
ついても同様である。
【００４３】参照電流入力端子ＩＲＥＦ１、ＩＲＥＦ２
にａ、ｂ側とも同一電流を流しているため、ａ側ではｎ
ＭＯＳトランジスタＮ１、Ｎ２、ｂ側のｐＭＯＳトラン
ジスタＰ１、Ｐ２に流れる電流は、この参照電流と等し
くなり、中間レベルは正確にＶｄｄ／２に保たれ、２つ
の半導体装置間のトランジスタの製造バラツキに依存し
ない。
にａ、ｂ側とも同一電流を流しているため、ａ側ではｎ
ＭＯＳトランジスタＮ１、Ｎ２、ｂ側のｐＭＯＳトラン
ジスタＰ１、Ｐ２に流れる電流は、この参照電流と等し
くなり、中間レベルは正確にＶｄｄ／２に保たれ、２つ
の半導体装置間のトランジスタの製造バラツキに依存し
ない。
【００４４】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
【００４５】
【発明の効果】以上説明したように、本発明（請求項
１）によれば、ＣＭＯＳ型出力バッファに流れるトラン
ジスタの電流を制御して、双方向バッファを相互接続し
た際の、中間値レベルを正しく電源電圧の中間値（１／
２）とすることができるため、出力バッファを構成する
異なる導電型のトランジスタ間のオン抵抗等特性のバラ
ツキ、及びチップ間の特性のバラツキに依存せずに、中
間値レベルを安定化させるという効果を有する。
１）によれば、ＣＭＯＳ型出力バッファに流れるトラン
ジスタの電流を制御して、双方向バッファを相互接続し
た際の、中間値レベルを正しく電源電圧の中間値（１／
２）とすることができるため、出力バッファを構成する
異なる導電型のトランジスタ間のオン抵抗等特性のバラ
ツキ、及びチップ間の特性のバラツキに依存せずに、中
間値レベルを安定化させるという効果を有する。
【００４６】また、本発明（請求項２、３）によれば、
同時型双方向入出力バッファに、好ましくは電流ミラー
回路よりなる電流制限回路を付加することにより、半導
体装置の製造バラツキが大きい場合でも、その中間電位
レベルを安定化できるという効果を有する。
同時型双方向入出力バッファに、好ましくは電流ミラー
回路よりなる電流制限回路を付加することにより、半導
体装置の製造バラツキが大きい場合でも、その中間電位
レベルを安定化できるという効果を有する。
【００４７】また、本発明（請求項２、３）によれば、
簡易な回路構成により、２つの半導体装置を配線を介し
て相互接続した場合、一側の双方向バッファのＣＭＯＳ
論理回路の一方の導電型のＭＯＳトランジスタと、他側
の双方向バッファのＭＯＳトランジスタに流れる電流は
等しくなり、中間レベルは、正確に電源電圧の１／２に
保たれるものであり、デバイス特性のチップ間のバラツ
キに依存しない。
簡易な回路構成により、２つの半導体装置を配線を介し
て相互接続した場合、一側の双方向バッファのＣＭＯＳ
論理回路の一方の導電型のＭＯＳトランジスタと、他側
の双方向バッファのＭＯＳトランジスタに流れる電流は
等しくなり、中間レベルは、正確に電源電圧の１／２に
保たれるものであり、デバイス特性のチップ間のバラツ
キに依存しない。
【００４８】さらに、本発明（請求項４）によれば、半
導体チップ外部から、バッファの能力／インピーダンス
等を可変させることができるという効果を有する。
導体チップ外部から、バッファの能力／インピーダンス
等を可変させることができるという効果を有する。
【図１】本発明の第１の実施例の同時型双方向入出力バ
ッファを含む半導体装置の回路図である。
ッファを含む半導体装置の回路図である。
【図２】図１の半導体装置を２つ接続した状態を示す図
である。
である。
【図３】従来の同時型双方向入出力バッファを含む半導
体装置の回路図である。
体装置の回路図である。
【図４】図３の半導体装置を２つ接続した状態を示す図
である。
である。
ＩＯＢＵＦ 双方向バッファ ＩＢＵＦ 入力判定部 ＶＧＮＢ、ＶＢＰＧ バイアス発生回路 Ｃ１、Ｃ２、Ｃ３、Ｃ４ 電圧コンパレータ ＩＯ、ＯＵＴ、ＩＮ 信号端子 ＩＲＥＦ１、ＩＲＥＦ２ 参照電流入力端子 ＶＲ０、ＶＲ１、ＶＲ２ 参照電位端子 Ｎ１、Ｎ２、Ｎ３、Ｎ４ ｎＭＯＳトランジスタ Ｐ１、Ｐ２、Ｐ３、Ｐ４ ｐＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｌ
Claims (4)
- 【請求項１】半導体装置の出力信号を入出力端子に出力
するＣＭＯＳ型の出力バッファと、前記入出力端子を入
力とし前記出力信号及び前記入出力端子の信号レベルに
応じて、３値を前記半導体装置に出力する入力バッファ
回路と、を備えた同時型双方向入出力バッファにおい
て、 更に、前記ＣＭＯＳ型の出力バッファに流れる電流を制
御する手段を設け、中間値レベルを電源電圧の中間値に
設定するように制御することを特徴とする同時型双方向
入出力バッファ。 - 【請求項２】半導体装置の一の端子を介して同時に入出
力を行う双方向バッファであって、前記端子の論理レベ
ルが３値であり、前記双方向バッファの入力論理判定レ
ベルが前記双方向バッファの論理出力内容に応じて可変
とされる、同時型双方向入出力バッファにおいて、 前記双方向バッファの出力回路がＣＭＯＳ論理回路から
成り、高電位側電源と前記ＣＭＯＳ論理回路との間に第
１の電流制限手段が挿入され、低電位側電源と前記ＣＭ
ＯＳ論理回路との間に第２の電流制限手段が挿入されて
成ることを特徴とする同時型双方向入出力バッファ。 - 【請求項３】前記第１の電流制限手段がｐＭＯＳトラン
ジスタによる第１の電流ミラー回路を構成し、前記第２
の電流制限手段がｎＭＯＳトランジスタによる第２の電
流ミラー回路を構成してなることを特徴とする請求項２
記載の同時型双方向入出力バッファ。 - 【請求項４】前記第１及び第２の電流ミラー回路の動作
状態を定める電流を前記半導体装置のそれぞれの端子を
介して外部から供給するように構成されたことを特徴と
する請求項３記載の同時型双方向入出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263241A JP2601223B2 (ja) | 1994-10-04 | 1994-10-04 | 同時双方向入出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263241A JP2601223B2 (ja) | 1994-10-04 | 1994-10-04 | 同時双方向入出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107346A true JPH08107346A (ja) | 1996-04-23 |
| JP2601223B2 JP2601223B2 (ja) | 1997-04-16 |
Family
ID=17386741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263241A Expired - Lifetime JP2601223B2 (ja) | 1994-10-04 | 1994-10-04 | 同時双方向入出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601223B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256236B1 (en) | 2000-01-31 | 2001-07-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of implementing simultaneous signal input and output from and to the same external terminal |
| JP2003069411A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路 |
| US7260057B2 (en) | 2002-02-05 | 2007-08-21 | Hitachi, Ltd. | Data transmission system |
| JP2009081639A (ja) * | 2007-09-26 | 2009-04-16 | Denso Corp | 論理レベル出力集積回路 |
-
1994
- 1994-10-04 JP JP6263241A patent/JP2601223B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256236B1 (en) | 2000-01-31 | 2001-07-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of implementing simultaneous signal input and output from and to the same external terminal |
| JP2003069411A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路 |
| US7260057B2 (en) | 2002-02-05 | 2007-08-21 | Hitachi, Ltd. | Data transmission system |
| JP2009081639A (ja) * | 2007-09-26 | 2009-04-16 | Denso Corp | 論理レベル出力集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601223B2 (ja) | 1997-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |