JPH07193483A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH07193483A JPH07193483A JP5330524A JP33052493A JPH07193483A JP H07193483 A JPH07193483 A JP H07193483A JP 5330524 A JP5330524 A JP 5330524A JP 33052493 A JP33052493 A JP 33052493A JP H07193483 A JPH07193483 A JP H07193483A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- terminal
- circuit
- signal processing
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ＣＭＯＳディジタル信号処理回路において、
速度性能を低下させることなく、消費電力を低減させ
る。 【構成】 クロックの振幅を通常ゲ−トの信号振幅の２
分の１にしたクロック駆動回路を設けて、このクロック
駆動回路によりラッチ回路のクロックに駆動されるトラ
ンジスタのうち、ＰＭＯＳとＮＭＯＳのトランジスタを
独立に駆動させる。すなわち、印加デ−タは通常ゲ−ト
と同じ振幅を印加する一方、クロック信号のみを通常ゲ
−トの信号振幅の２分の１の振幅を印加することによ
り、消費電力を減少させる。
速度性能を低下させることなく、消費電力を低減させ
る。 【構成】 クロックの振幅を通常ゲ−トの信号振幅の２
分の１にしたクロック駆動回路を設けて、このクロック
駆動回路によりラッチ回路のクロックに駆動されるトラ
ンジスタのうち、ＰＭＯＳとＮＭＯＳのトランジスタを
独立に駆動させる。すなわち、印加デ−タは通常ゲ−ト
と同じ振幅を印加する一方、クロック信号のみを通常ゲ
−トの信号振幅の２分の１の振幅を印加することによ
り、消費電力を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、回路の動作速度を低下
させることなく、消費電力を低減することが可能なディ
ジタル信号処理回路、特にＣＭＯＳ半導体集積回路に関
するものである。
させることなく、消費電力を低減することが可能なディ
ジタル信号処理回路、特にＣＭＯＳ半導体集積回路に関
するものである。
【０００２】
【従来の技術】従来より、高速に動作するディジタル信
号処理回路においては、パイプライン構成により処理の
スルー・プットを向上させる方法が用いられている。パ
イプライン構成では、論理回路や演算回路を適当なステ
ップに分割し、各々のステップにラッチ回路を設けたも
のである。例えば、ある値の部分積を演算する回路に、
直接それのキャリーをとる回路が接続されているときに
は、あるクロック周期で部分積の計算とキャリーの桁を
計算することになる。しかし、それら２つの回路の間に
ラッチ回路を挿入して、２つのステップに分割すること
により、パイプライン処理で１つ前のキャリーの桁の計
算と並行して次の部分積演算を行うことができるので、
処理のスルー・プットが向上する。なお、処理のスルー
・プットは、ラッチから次段のラッチまでの遅延時間に
より決定される。その場合、パイプラインにしても、１
つのステップの間の直列に接続されている論理ゲート数
が多ければ多いほど処理時間は遅くなるので、１段当り
のゲート数をできる限り少なくする。上述の例では、部
分積の演算回路はできるだけ少ない数のゲートを用いる
とともに、キャリー回路内でもできるだけ少ない数のゲ
ートを用いるようにする。
号処理回路においては、パイプライン構成により処理の
スルー・プットを向上させる方法が用いられている。パ
イプライン構成では、論理回路や演算回路を適当なステ
ップに分割し、各々のステップにラッチ回路を設けたも
のである。例えば、ある値の部分積を演算する回路に、
直接それのキャリーをとる回路が接続されているときに
は、あるクロック周期で部分積の計算とキャリーの桁を
計算することになる。しかし、それら２つの回路の間に
ラッチ回路を挿入して、２つのステップに分割すること
により、パイプライン処理で１つ前のキャリーの桁の計
算と並行して次の部分積演算を行うことができるので、
処理のスルー・プットが向上する。なお、処理のスルー
・プットは、ラッチから次段のラッチまでの遅延時間に
より決定される。その場合、パイプラインにしても、１
つのステップの間の直列に接続されている論理ゲート数
が多ければ多いほど処理時間は遅くなるので、１段当り
のゲート数をできる限り少なくする。上述の例では、部
分積の演算回路はできるだけ少ない数のゲートを用いる
とともに、キャリー回路内でもできるだけ少ない数のゲ
ートを用いるようにする。
【０００３】従って、分割するステップ数を増加すると
ともに、ラッチから次段のラッチまでの論理ゲートの段
数を少なくするほど、処理のスルー・プットは向上する
ことになる。なお、ディジタル信号処理回路として、Ｃ
ＭＯＳデバイスに関する技術は、例えば『最新ＣＭＯＳ
デバイスの動向』1979年7月号電子科学、昭和54年4月24
日産報出版発行、pp.13〜67に記載されている。
ともに、ラッチから次段のラッチまでの論理ゲートの段
数を少なくするほど、処理のスルー・プットは向上する
ことになる。なお、ディジタル信号処理回路として、Ｃ
ＭＯＳデバイスに関する技術は、例えば『最新ＣＭＯＳ
デバイスの動向』1979年7月号電子科学、昭和54年4月24
日産報出版発行、pp.13〜67に記載されている。
【０００４】
【発明が解決しようとする課題】前述のように、処理の
スルー・プットを向上させるためには、ステップ数を増
加し、ラッチから次段のラッチまでの論理ゲートの段数
を少なくするほど、ラッチ回路を多く備える必要があ
る。しかしながら、パイプラインの段数を増やした場合
には、各ラッチ回路での消費電力が多くなるため、回路
規模の増大以上に電力の消費が増大するという問題があ
った。
スルー・プットを向上させるためには、ステップ数を増
加し、ラッチから次段のラッチまでの論理ゲートの段数
を少なくするほど、ラッチ回路を多く備える必要があ
る。しかしながら、パイプラインの段数を増やした場合
には、各ラッチ回路での消費電力が多くなるため、回路
規模の増大以上に電力の消費が増大するという問題があ
った。
【０００５】消費電力を低減する効果的な方法として、
電源電圧を下げる方法があるが、この方法では、論理ゲ
ートの動作速度が遅くなり、回路の速度性能が低下して
しまう。
電源電圧を下げる方法があるが、この方法では、論理ゲ
ートの動作速度が遅くなり、回路の速度性能が低下して
しまう。
【０００６】ところで、消費電力の分析を行うと、ラッ
チ回路はクロックで直接駆動されるため、その消費電力
は他の通常の論理ゲートに比べてかなり多いことがわか
った。通常の論理ゲートの状態反転は、クロックに同期
した信号を扱うため、クロック周期毎に信号が反転した
と仮定しても、クロックの１／２の周波数に過ぎない。
チ回路はクロックで直接駆動されるため、その消費電力
は他の通常の論理ゲートに比べてかなり多いことがわか
った。通常の論理ゲートの状態反転は、クロックに同期
した信号を扱うため、クロック周期毎に信号が反転した
と仮定しても、クロックの１／２の周波数に過ぎない。
【０００７】一般に、通常の論理ゲートの状態反転は、
クロックの１／４の周波数を最悪値とする場合が多い。
従って、クロックで直接駆動されるトランジスタ（クロ
ックの立上りまたは立下りで、データが保持されるハー
フ・ラッチ回路）は、通常の論理ゲートを構成するトラ
ンジスタの４倍の電力を消費することになる。
クロックの１／４の周波数を最悪値とする場合が多い。
従って、クロックで直接駆動されるトランジスタ（クロ
ックの立上りまたは立下りで、データが保持されるハー
フ・ラッチ回路）は、通常の論理ゲートを構成するトラ
ンジスタの４倍の電力を消費することになる。
【０００８】一般に、１０個のトランジスタで構成され
るハーフ・ラッチ回路の場合、クロックの負荷となって
いるトランジスタは４個である（図１参照）。通常ゲー
トを構成するトランジスタで消費電力を１とすると、１
０個のトランジスタで構成される通常ゲートで消費され
る電力は１０であり、１０個のトランジスタで構成され
るハーフ・ラッチ回路の場合の電力は４×４＋６＝２２
となる。従って、ラッチ回路で消費される電力は、通常
ゲートの２倍以上になる。
るハーフ・ラッチ回路の場合、クロックの負荷となって
いるトランジスタは４個である（図１参照）。通常ゲー
トを構成するトランジスタで消費電力を１とすると、１
０個のトランジスタで構成される通常ゲートで消費され
る電力は１０であり、１０個のトランジスタで構成され
るハーフ・ラッチ回路の場合の電力は４×４＋６＝２２
となる。従って、ラッチ回路で消費される電力は、通常
ゲートの２倍以上になる。
【０００９】例えば、３段のパイプライン構成を用いた
ディジタル・フィルタにおいては、通常の演算回路によ
る電力消費は全体の６０％、ラッチによる消費は４０％
である。このように、ラッチ回路による電力消費のう
ち、１６／２２はクロックにより直接駆動されるために
消費されてしまう。従って、全体の約３０％はクロック
により直接駆動される回路で消費されるのである。
ディジタル・フィルタにおいては、通常の演算回路によ
る電力消費は全体の６０％、ラッチによる消費は４０％
である。このように、ラッチ回路による電力消費のう
ち、１６／２２はクロックにより直接駆動されるために
消費されてしまう。従って、全体の約３０％はクロック
により直接駆動される回路で消費されるのである。
【００１０】本発明の目的は、このような従来の課題を
解決し、回路全体の処理速度を殆んど低下させずに、消
費電力を低減させることが可能な信号処理回路を提供す
ることにある。
解決し、回路全体の処理速度を殆んど低下させずに、消
費電力を低減させることが可能な信号処理回路を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号処理回路は、（イ）ＣＭＯＳ半導体集
積回路で構成される信号処理回路において、ｐチャネル
ＭＯＳトランジイタにクロックを供給する第１のクロッ
ク駆動回路と、ｎチャネルＭＯＳトランジスタにクロッ
クを供給する第２のクロック駆動回路とを備え、第１お
よび第２のクロック駆動回路のクロック信号の振幅を通
常論理ゲートの信号振幅の２分の１にしたことを特徴と
している。ここで、第１および第２のクロック駆動回路
は、電源電圧をＶＤＤ、接地電圧をＧＮＤとしたとき、
ＰＭＯＳトランジスタを駆動するクロック駆動回路で
は、ＶＤＤ／２とＶＤＤの間で振れる信号を出力させ、
ＮＭＯＳトランジスタを駆動するクロック駆動回路で
は、ＶＤＤ／２とＧＮＤの間で振れる信号を出力させ
る。また、（ロ）第１および第２のクロック駆動回路
は、電源電圧レベルとグランド電圧レベルの中点で互い
に接続されたインバータで構成され、各クロック駆動回
路の負荷容量の間で電荷の充放電を行うことも特徴とし
ている。さらに、（ハ）互いに等しいインピーダンスを
持つ２つの素子を電源電圧レベルとグランド電圧レベル
のそれぞれの端子と上記中点との間に接続していること
を特徴としている。
め、本発明の信号処理回路は、（イ）ＣＭＯＳ半導体集
積回路で構成される信号処理回路において、ｐチャネル
ＭＯＳトランジイタにクロックを供給する第１のクロッ
ク駆動回路と、ｎチャネルＭＯＳトランジスタにクロッ
クを供給する第２のクロック駆動回路とを備え、第１お
よび第２のクロック駆動回路のクロック信号の振幅を通
常論理ゲートの信号振幅の２分の１にしたことを特徴と
している。ここで、第１および第２のクロック駆動回路
は、電源電圧をＶＤＤ、接地電圧をＧＮＤとしたとき、
ＰＭＯＳトランジスタを駆動するクロック駆動回路で
は、ＶＤＤ／２とＶＤＤの間で振れる信号を出力させ、
ＮＭＯＳトランジスタを駆動するクロック駆動回路で
は、ＶＤＤ／２とＧＮＤの間で振れる信号を出力させ
る。また、（ロ）第１および第２のクロック駆動回路
は、電源電圧レベルとグランド電圧レベルの中点で互い
に接続されたインバータで構成され、各クロック駆動回
路の負荷容量の間で電荷の充放電を行うことも特徴とし
ている。さらに、（ハ）互いに等しいインピーダンスを
持つ２つの素子を電源電圧レベルとグランド電圧レベル
のそれぞれの端子と上記中点との間に接続していること
を特徴としている。
【００１２】
【作用】本発明においては、クロックの振幅を通常ゲー
トの信号振幅の２分の１にして、ラッチ回路の消費電力
を低減させる。具体的には、ラッチ回路のクロックに駆
動されるトランジスタのうち、ＰＭＯＳとＮＭＯＳのト
ランジスタを独立に駆動する低振幅のクロック駆動回路
を設ける。
トの信号振幅の２分の１にして、ラッチ回路の消費電力
を低減させる。具体的には、ラッチ回路のクロックに駆
動されるトランジスタのうち、ＰＭＯＳとＮＭＯＳのト
ランジスタを独立に駆動する低振幅のクロック駆動回路
を設ける。
【００１３】ところで、クロックの振幅を０〜電源電圧
のフルスィングで振らせるときには、それに相応した電
圧が必要となる。一方、Ｐ＝ｆＣＶ2の関係から明らか
なように、振幅を半分にすると、電力は１／４に低減で
きる。また、Ｔ＝ＣＲの時定数の式から明らかなよう
に、振幅を下げることにより、抵抗Ｒは大となるため、
時定数は大となって動作速度は遅くなる。従って、ラッ
チ回路自身の遅延は増大するが、元来、遅延時間全体に
占めるラッチ回路自身の遅延は僅かであるため、全体と
しての遅延はそれほどない。
のフルスィングで振らせるときには、それに相応した電
圧が必要となる。一方、Ｐ＝ｆＣＶ2の関係から明らか
なように、振幅を半分にすると、電力は１／４に低減で
きる。また、Ｔ＝ＣＲの時定数の式から明らかなよう
に、振幅を下げることにより、抵抗Ｒは大となるため、
時定数は大となって動作速度は遅くなる。従って、ラッ
チ回路自身の遅延は増大するが、元来、遅延時間全体に
占めるラッチ回路自身の遅延は僅かであるため、全体と
しての遅延はそれほどない。
【００１４】これにより、ディジタル信号処理回路全体
の処理速度を殆んど低下させずに、消費電力を低減する
ことができる。
の処理速度を殆んど低下させずに、消費電力を低減する
ことができる。
【００１５】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。
説明する。
【００１６】図１は本発明の一実施例を示す回路構成図
である。電源供給端子と中間電位ノードＨ−ＶＤＤに接
続された第１のインバータ群と、中間電位ノードＨ−Ｖ
ＤＤと接地端子ＧＮＤの間に接続された第２のインバー
タ群で構成されている。第１のインバータは、駆動する
ＰＭＯＳトランジスタの負荷容量に応じて、互いに従属
もしくは並列に接続され、第２のインバータは、駆動す
るＮＭＯＳトランジスタの負荷容量に応じて、互いに従
属もしくは並列に接続されている。さらに、互いに等し
いインピーダンスを持つ素子を、電源供給端子ＶＤＤと
中間電位ノードＨ−ＶＤＤ、中間電位ノードＨ−ＶＤＤ
と接地端子ＧＮＤの間に、それぞれ接続している。
である。電源供給端子と中間電位ノードＨ−ＶＤＤに接
続された第１のインバータ群と、中間電位ノードＨ−Ｖ
ＤＤと接地端子ＧＮＤの間に接続された第２のインバー
タ群で構成されている。第１のインバータは、駆動する
ＰＭＯＳトランジスタの負荷容量に応じて、互いに従属
もしくは並列に接続され、第２のインバータは、駆動す
るＮＭＯＳトランジスタの負荷容量に応じて、互いに従
属もしくは並列に接続されている。さらに、互いに等し
いインピーダンスを持つ素子を、電源供給端子ＶＤＤと
中間電位ノードＨ−ＶＤＤ、中間電位ノードＨ−ＶＤＤ
と接地端子ＧＮＤの間に、それぞれ接続している。
【００１７】第１のインバータ群は、他の第１のインバ
ータもしくは、クロック信号を供給すべきゲートのＰＭ
ＯＳトランジスタに対して、ＶＤＤ／２とＶＤＤの間で
振れる信号を出力する。第２のインバータ群は、他の第
２のインバータもしくは、クロック信号を供給すべきゲ
ートのＮＭＯＳトランジスタに対して、ＶＤＤ／２とＧ
ＮＤの間で振れる信号を出力する。
ータもしくは、クロック信号を供給すべきゲートのＰＭ
ＯＳトランジスタに対して、ＶＤＤ／２とＶＤＤの間で
振れる信号を出力する。第２のインバータ群は、他の第
２のインバータもしくは、クロック信号を供給すべきゲ
ートのＮＭＯＳトランジスタに対して、ＶＤＤ／２とＧ
ＮＤの間で振れる信号を出力する。
【００１８】中間電位ノードＨ−ＶＤＤの安定化につい
て以下説明する。
て以下説明する。
【００１９】中間電位ノードＨ−ＶＤＤの電位を決める
式を数１，２に示す。
式を数１，２に示す。
【００２０】
【数１】
【００２１】
【数２】
【００２２】入力されたクロックがＨのとき中間電位ノ
ードＨ−ＶＤＤの電位は、Ｃ２とＣｅｘ１を並列接続し
た容量と、Ｃ３とＣｅｘ２を並列接続した容量のバラン
スで数１のように決まる。これは、Ｍ１，Ｍ８がＯＮ、
Ｍ２，Ｍ７がＯＦＦでＣ１，Ｃ４との接続が遮断されて
いるためである。入力されたクロックがＬｏｗのとき
は、逆にＣ１とＣｅｘ１を並列接続した容量と、Ｃ４と
Ｃｅｘ２を並列接続した容量のバランスで数２のように
決まる。Ｃｅｘ１とＣｅｘ２が十分に大きく、Ｃ１，Ｃ
２，Ｃ３，Ｃ４が無視できる場合は、中間電位ノードＨ
−ＶＤＤの電位はクロックの状態によらず、Ｃｅｘ１と
Ｃｅｘ２の容量のバランスのみで決まるので、電位が安
定する。また、Ｃｅｘ１とＣｅｘ２を互いに等しい容量
とすることにより、中間電位ノードＨ−ＶＤＤの電位
は、電源電圧の２分の１に保たれる。
ードＨ−ＶＤＤの電位は、Ｃ２とＣｅｘ１を並列接続し
た容量と、Ｃ３とＣｅｘ２を並列接続した容量のバラン
スで数１のように決まる。これは、Ｍ１，Ｍ８がＯＮ、
Ｍ２，Ｍ７がＯＦＦでＣ１，Ｃ４との接続が遮断されて
いるためである。入力されたクロックがＬｏｗのとき
は、逆にＣ１とＣｅｘ１を並列接続した容量と、Ｃ４と
Ｃｅｘ２を並列接続した容量のバランスで数２のように
決まる。Ｃｅｘ１とＣｅｘ２が十分に大きく、Ｃ１，Ｃ
２，Ｃ３，Ｃ４が無視できる場合は、中間電位ノードＨ
−ＶＤＤの電位はクロックの状態によらず、Ｃｅｘ１と
Ｃｅｘ２の容量のバランスのみで決まるので、電位が安
定する。また、Ｃｅｘ１とＣｅｘ２を互いに等しい容量
とすることにより、中間電位ノードＨ−ＶＤＤの電位
は、電源電圧の２分の１に保たれる。
【００２３】説明を平易にするため、中間電位ノードＨ
−ＶＤＤに接続する素子を容量に限定した。容量に限定
した場合、それ自身による電力消費がない点で有利であ
る。しかし、いかなるインピーダンスを持つ素子につい
ても同様の動作が可能である。特に容量に並列に抵抗を
接続すると、クロックを停止した場合にも安定に中間電
位を保持することが可能である。
−ＶＤＤに接続する素子を容量に限定した。容量に限定
した場合、それ自身による電力消費がない点で有利であ
る。しかし、いかなるインピーダンスを持つ素子につい
ても同様の動作が可能である。特に容量に並列に抵抗を
接続すると、クロックを停止した場合にも安定に中間電
位を保持することが可能である。
【００２４】本実施例において、回路全体の処理速度は
ラッチから次段のラッチまでのゲート遅延で決定される
が、このゲートは従来通りの電源電圧が印加されている
ため、遅延の増大はない。すなわち、ラッチ回路自身の
遅延は増大するが、元来、遅延時間全体に占めるラッチ
回路自身の遅延の大きさは、僅かであるためである。図
１のクロック駆動回路を用いた場合、クロックで直接駆
動される回路の消費電力は、従来の１／４になる。例え
ば、３段のパイプライン構成を用いたディジタルフィル
タにおいて、全体の３０％を占めていたクロックで直接
駆動される回路の消費電力が１／４になるので、消費電
力は全体で２２％減少される（３０−８＝２２）。
ラッチから次段のラッチまでのゲート遅延で決定される
が、このゲートは従来通りの電源電圧が印加されている
ため、遅延の増大はない。すなわち、ラッチ回路自身の
遅延は増大するが、元来、遅延時間全体に占めるラッチ
回路自身の遅延の大きさは、僅かであるためである。図
１のクロック駆動回路を用いた場合、クロックで直接駆
動される回路の消費電力は、従来の１／４になる。例え
ば、３段のパイプライン構成を用いたディジタルフィル
タにおいて、全体の３０％を占めていたクロックで直接
駆動される回路の消費電力が１／４になるので、消費電
力は全体で２２％減少される（３０−８＝２２）。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ラッチ回路のクロックに駆動されるトランジスタのう
ち、ＰＭＯＳとＮＭＯＳのトランジスタを独立に駆動す
る低振幅のクロック駆動回路を設けることにより、信号
処理回路全体の処理速度を殆んど低下させずに、消費電
力を低減することが可能である。
ラッチ回路のクロックに駆動されるトランジスタのう
ち、ＰＭＯＳとＮＭＯＳのトランジスタを独立に駆動す
る低振幅のクロック駆動回路を設けることにより、信号
処理回路全体の処理速度を殆んど低下させずに、消費電
力を低減することが可能である。
【図１】本発明の一実施例を示す信号処理回路の構成図
である。
である。
１…第１のクロック駆動回路を構成するインバータ、 ２…第２のクロック駆動回路を構成するインバータ、 ３…負荷容量、 ４…中間電位安定化容量、 ＣＬＫ…クロック入力端子、 ＶＤＤ…電源供給端子、 ＧＮＤ…接地端子、 Ｈ−ＶＤＤ…クロック駆動回路の中間電位端子。
Claims (4)
- 【請求項１】ＣＭＯＳ半導体集積回路で構成される信号
処理回路において、電源供給端子と中間電位端子に接続
されたインバータ群で構成される、ｐチャネルＭＯＳト
ランジスタにクロックを供給する第１のクロック駆動回
路と、上記中間電位端子と接地端子に接続されたインバ
ータ群で構成される、ｎチャネルＭＯＳトランジスタに
クロックを供給する第２のクロック駆動回路と、電源供
給端子と上記中間電位端子に接続された第１の２端子素
子と、上記中間電位端子と接地端子に接続された第２の
２端子素子を備え、上記第１および第２のクロック駆動
回路のクロック信号の振幅を通常論理ゲートの信号振幅
よりも小さくしたことを特徴とする信号処理回路。 - 【請求項２】上記第１および第２の２端子素子のインピ
ーダンスを互いに等しくして、上記中間電位端子の電位
を電源電圧の２分の１に保持したことを特徴とする請求
項１に記載の信号処理回路。 - 【請求項３】上記第１および第２の２端子素子のインピ
ーダンスを容量性のみとしたことを特徴とする請求項１
および２に記載の信号処理回路。 - 【請求項４】上記第１および第２の２端子素子のインピ
ーダンスを容量と抵抗の並列接続により実現したことを
特徴とする請求項１および２に記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330524A JPH07193483A (ja) | 1993-12-27 | 1993-12-27 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330524A JPH07193483A (ja) | 1993-12-27 | 1993-12-27 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193483A true JPH07193483A (ja) | 1995-07-28 |
Family
ID=18233603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330524A Pending JPH07193483A (ja) | 1993-12-27 | 1993-12-27 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193483A (ja) |
-
1993
- 1993-12-27 JP JP5330524A patent/JPH07193483A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7057421B2 (en) | Flipflop | |
| US9306553B2 (en) | Voltage level shifter with a low-latency voltage boost circuit | |
| JP3230655B2 (ja) | ダイナミック型ラッチ回路およびフリップフロップ回路 | |
| US20080258770A1 (en) | Single Threshold and Single Conductivity Type Logic | |
| JP3653170B2 (ja) | ラッチ回路およびフリップフロップ回路 | |
| US20020024368A1 (en) | Flip-flop circuits having digital-to-time conversion latches therein | |
| US6617902B2 (en) | Semiconductor memory and holding device | |
| CN114567297B (zh) | D触发器以及包括d触发器的处理器和计算装置 | |
| JPH10117127A (ja) | 論理記憶回路及び論理回路 | |
| US3928773A (en) | Logical circuit with field effect transistors | |
| US6208179B1 (en) | Dividing circuit and transistor stage therefor | |
| JPH07193483A (ja) | 信号処理回路 | |
| US5457405A (en) | Complementary logic recovered energy circuit | |
| US5986492A (en) | Delay element for integrated circuits | |
| JPH06120782A (ja) | 信号処理回路 | |
| JPH10290149A (ja) | マルチプレクサ | |
| US6097783A (en) | Dividing circuit for dividing by even numbers | |
| JPS63142719A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| JPH06152374A (ja) | 出力回路 | |
| JPH0983317A (ja) | 短パルス除去回路 | |
| CN215528992U (zh) | 新型分频器 | |
| KR100299050B1 (ko) | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 | |
| KR100596748B1 (ko) | 다이내믹 시모스 로직 | |
| KR100373370B1 (ko) | 저전력클럭드라이버및그를이용한래치회로 | |
| CN113472344A (zh) | 新型分频器 |