KR100333664B1 - 고속동작시에 안정적으로 동작하는 디-플립플롭 - Google Patents

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Abstract

본 발명은 고속동작시 타이밍 미스매치로 인한 출력의 글리치를 없애 안정적으로 동작하는 D-플립플롭을 구현하기 위한 것으로서, 이를 위한 본 발명은 D-플립플롭에 있어서, 클럭의 폴링에지에 동기시켜 플립플롭 입력신호를 받아들이는 입력부; 상기 입력부의 출력신호 제1출력노드 신호를 상기 클럭의 라이징에지에 동기시켜 출력하는 클럭동기부; 상기 제1출력노드신호를 반전하여 출력인에이블신호를 생성하는 출력제어부; 및 상기 출력인에이블신호에 응답하여 상기 클럭의 라이징에지에서 플립플롭 출력신호가 디스차지되는 것을 방지하고, 상기 클럭동기부에서 얻은 출력신호 제2출력노드 신호에 응답하여 상기 플립플롭 출력신호를 생성하는 출력부를 구비하여 이루어진다.

Description

고속동작시에 안정적으로 동작하는 디-플립플롭{Stable D flip flop in high speed operation}
본 발명은 반도체집적회로에 관한 것으로서, 특히 안정적으로 동작하는 고주파 CMOS(Complementary Metal Oxide Semiconductor) 회로용 D-플립플롭(Delay Flip Flop)에 관한 것이다.
일반적으로, 기가헤르즈(Gigaherz)대의 고주파에서 동작하는 CMOS 회로나 주파수 합성기의 프리-스케일러(pre-scaler)와 같은 회로의 경우에 고주파에서 동작 특성이 좋은 유안-스벤슨 D-플립플롭(Yuan-Svensson D-FlipFlop : 이하, 'D 플립플롭')을 많이 사용한다.
도1은 종래의 D-플립플롭의 회로도이다.
도1을 참조하면, D-플립플롭은 플립플롭 입력신호 D를 클럭(CLK)의 폴링에지(falling edge)에 동기시켜 입력하는 입력부(110)와, 상기 입력부(110)의 출력노드 N11신호를 상기 클럭의 라이징에지(rising edge)에 동기시켜 출력하는 클럭동기부(150)와, 상기 클럭동기부의 출력노드 N15신호와 상기 클럭에 응답하여 플립플롭 출력신호 /Q를 출력하는 출력부(190)로 이루어진다.
구체적으로, 상기 입력부(110)는 게이트로 각각 상기 플립플롭 입력신호 D와 상기 클럭(CLK)을 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 출력노드 N11에 공급전원을 전달하는 직렬 연결된 PMOS트랜지스터 PM11 및 PM12와, 게이트로 상기 플립플롭 입력신호 D를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N11에 접지전원을 전달하는 NMOS트랜지스터 NM11로 이루어진다.
상기 클럭동기부(150)는 게이트로 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 출력노드 N15에 상기 공급전원을 전달하는 PMOS트랜지스터 PM15와, 게이트로 각각 상기 출력노드 N11신호와 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 출력노드 N15신호와 상기 접지전원을 연결하는 직렬 연결된 NMOS트랜지스터 NM15 및 NM16으로 이루어진다.
또한, 상기 출력부(190)는 게이트로 상기 출력노드 N15신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원과 상기 플립플롭 출력노드 /Q를 연결하는 상기 PM19와, 게이트로 각각 상기 출력노드 N15신호와 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 플립플롭 출력노드 /Q와 상기 접지전원을 연결하는 직렬 연결된 NMOS트랜지스터 NM18 및 NM19로 이루어진다.
상기와 같은 구성을 갖는 종래의 D-플립플롭의 동작을 살펴본다.
이전 동작에서 상기 플립플롭 입력신호 D가 '로우'이고 상기 플립플롭 출력신호 /Q가 '하이'인 경우에, 상기 클럭(CLK)의 폴링에지(falling edge)에서 상기 플립플롭 입력신호 D가 계속 '로우'를 유지하면 상기 입력부(110)의 상기 PM11과 상기 PM12가 턴-온되어 상기 출력노드 N11신호가 '하이'로 풀업된다.
상기 플립플롭 입력신호 D가 상기 클럭의 폴링에지에 동기되어 입력된 상기 출력노드 N11신호가 상기 클럭동기부(150)에서 상기 클럭의 라이징에지(rising edge)에서 상기 NM15와 상기 NM16이 턴-온되어 상기 출력노드 N15가 '로우'로 풀다운된다.
풀다운된 상기 출력노드 N15신호가 상기 출력부(190)로 인가되어 상기 PM19를 턴-온시켜 상기 플립플롭 출력신호 /Q를 '하이'로 풀업시켜 이전의 출력을 유지한다.
그러나, 상기와 같은 D-플립플롭은 상기 클럭이 '로우'일 때 상기 출력노드 N15신호가 '하이'로 프리차지되어 있다가, 상기 클럭의 라이징에지에서 상기 NM15와 상기 NM16이 턴-온되어 상기 출력노드 N15를 풀다운한다.
상기 클럭에 의해 상기 NM18이 턴온되고, 상기 NM19가 상기 출력노드 N15신호가 '하이'에서 '로우'로 떨어지는 동안 턴온됨으로 인해서 상기 플립플롭 출력노드 /Q가 잠시동안 '로우'로 디스차지(discharge) 되었다가, 상기 출력노드 N15신호가 '로우'로 완전히 올라가면서 상기 PM19가 턴온되어 상기 플립플롭 출력신호 /Q를 '하이'로 올려준다.
따라서, 도3a의 시뮬레이션 결과와 같이 상기 플립플롭 출력신호 /Q에 글리치가 발생하고, 고주파에서 동작하는 D-플립플롭에서는 이로 인하여 오동작이 발생하고 시스템의 동작의 오류를 발생시켜 해당 시스템의 신뢰성 및 안정성에 문제를 일으킨다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, D-플립플롭 내부에 출력제어부를 생성하여 타이밍 미스매치(mismatch)로 인한 출력의 글리치를 없애 안정적으로 동작하는 D-플립플롭을 제공하는 데 그 목적이 있다.
도1은 종래의 D-플립플롭의 회로도.
도2는 본 발명의 일실시예에 따른 D-플립플롭의 회로도.
도3a는 종래의 D-플립플롭의 시뮬레이션 결과.
도3b는 본 발명의 일실시예에 따른 D-플립플롭의 시뮬레이션 결과.
도4는 본 발명의 일실시예에 따른 D-플립플롭의 블럭도.
* 도면의 주요 부분에 대한 부호의 설명
230 : 출력제어부 290 : 출력부
D : 플립플롭 입력신호 /Q : 플립플롭 출력신호
outen : 출력인에이블신호
상기 목적을 달성하기 위한 본 발명은 D-플립플롭에 있어서, 클럭의 폴링에지에 동기시켜 플립플롭 입력신호를 받아들이는 입력부; 상기 입력부의 출력신호 제1출력노드 신호를 상기 클럭의 라이징에지에 동기시켜 출력하는 클럭동기부; 상기 제1출력노드신호를 반전하여 출력인에이블신호를 생성하는 출력제어부; 및 상기 출력인에이블신호에 응답하여 상기 클럭의 라이징에지에서 플립플롭 출력신호가 디스차지되는 것을 방지하고, 상기 클럭동기부에서 얻은 출력신호 제2출력노드 신호에 응답하여 상기 플립플롭 출력신호를 생성하는 출력부를 구비하여 이루어진다.
또한, 본 발명은 D-플립플롭에 있어서, 클럭신호에 동기시켜 플립플롭 입력신호를 받아들이는 입력부; 상기 입력부의 출력신호를 입력받아 상기 클럭신호에 동기시켜 출력하는 클럭동기부; 상기 클럭동기부의 출력신호와 상기 클럭신호와 제어신호에 응답하여 플립플롭 출력신호를 생성하는 출력부; 및 상기 입력부의 출력신호에 응답하여 상기 플립플롭 출력신호가 디스차지되는 것을 방지하기 위한 상기 제어신호를 생성하는 디스차지 방지부를 구비하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 D-플립플롭의 회로도이다.
도2를 참조하면, D-플립플롭은 플립플롭 입력신호 D를 클럭(CLK)의 폴링에지(falling edge)에 동기시켜 상기 D-플립플롭으로 입력하는 입력부(110)와, 상기 입력부(110)의 출력노드 N11신호를 상기 클럭의 라이징에지(rising edge)에 동기시켜 출력하는 클럭동기부(150)와, 상기 출력노드 N11신호를 반전한 출력인에이블신호 (outen)를 생성하는 출력제어부(230)와, 상기 클럭동기부의 출력노드 N15신호와 상기 클럭 및 상기 출력인에이블신호에 응답하여 플립플롭 출력신호 /Q를 출력하는 출력부(290)로 이루어진다.
구체적으로, 상기 입력부(110)는 게이트로 각각 상기 플립플롭 입력신호 D와 상기 클럭(CLK)을 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 출력노드 N11에 공급전원을 전달하는 직렬 연결된 PMOS트랜지스터 PM11 및 PM12와, 게이트로 상기 플립플롭 입력신호 D를 입력받아 소스-드레인 경로를 통해 상기 출력노드 N11에 접지전원을 전달하는 NMOS트랜지스터 NM11로 이루어지고, 상기 클럭동기부(150)는 게이트로 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 출력노드 N15에 상기 공급전원을 전달하는 PMOS트랜지스터 PM15와, 게이트로 각각 상기 출력노드 N11신호와 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 출력노드 N15신호와 상기 접지전원을 연결하는 직렬 연결된 NMOS트랜지스터 NM15 및 NM16으로 이루어진다.
또한, 상기 출력제어부(230)는 게이트로 상기 출력노드 N11신호를 입력받아 소스-드레인 경로를 통해 상기 출력인에이블신호와 상기 공급전원을 연결하는 PMOS트랜지스터 PM23과, 게이트로 상기 출력노드 N11신호를 입력받아 소스-드레인 경로를 통해 상기 출력인에이블신호와 상기 접지전원을 연결하는 NMOS트랜지스터 NM23으로 이루어지고, 상기 출력부(290)는 게이트로 상기 출력노드 N15신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원과 상기 플립플롭 출력노드 /Q를 연결하는 상기 PMOS트랜지스터 PM19와, 게이트로 각각 상기 출력노드 N15신호, 상기 출력인에이블신호, 및 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 플립플롭 출력노드 /Q와 상기 접지전원을 연결하는 직렬 연결된 NMOS트랜지스터 NM18, NM29 및 NM19로 이루어진다.
도4는 본 발명의 일실시예에 따른 D-플립플롭의 블럭도로서, D-플립플롭은 상기 클럭신호(CLK)에 응답하여 상기 입력신호 D를 입력하는 입력부(110)와, 상기 입력부(110)의 출력신호를 상기 클럭신호에 동기시키는 클럭동기부(150)와, 상기 클럭신호에 응답하여 상기 클럭동기부(150)의 출력신호를 상기 플립플롭출력신호 /Q를 생성하는 출력부(190)와, 상기 입력부(110)의 출력신호에 응답하여 상기 출력부에서 디스차지가 생기는 것을 방지하는 제어신호 ctrl을 생성하는 디스차지방지부(200)로 이루어진다.
도3b의 시뮬레이션 결과를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예의 동작에 대해서 살펴본다.
상기 플립플롭 입력신호 D가 '로우'이면, 상기 클럭(CLK)의 폴링에지에서 턴-온된 상기 PMOS트랜지스터 PM11과 상기 PMOS트랜지스터 PM12를 통해 상기 출력노드 N11을 '하이'로 풀업한다.
상기 출력노드 N11신호는 상기 클럭동기부(150)와 상기 출력제어부(230)로 인가되어서, 상기 출력제어부(230)의 상기 NMOS트랜지스터 NM23과 상기 클럭동기부(150)의 상기 NMOS트랜지스터 NM15를 턴온 시킨다.
상기 턴온된 NMOS트랜지스터 NM23에 의해 상기 출력인에이블신호(outen)이 풀다운되어 상기 출력부(290)의 상기 NMOS트랜지스터 NM29를 턴-오프시켜서, 상기플립플롭 출력노드 /Q가 풀다운되어 디스차지되는 것을 차단하다.
한편, 상기 클럭동기부(150)의 상기 NMOS트랜지스터 NM15가 턴온된 상태에서 상기 클럭의 라이징에지에서 턴온되는 상기 NMOS트랜지스터 NM16에 의해 상기 출력노드 N15가 '로우'로 풀다운되고, 이에 응답하여 상기 출력부(290)의 상기 PMOS트랜지스터 PM19가 턴-온되어 상기 플립플롭 출력신호 /Q가 '하이'를 유지한다.
상기 출력제어부(230)의 트랜지스터 PM23과 NM23은 다른 트랜지스터들에 비해 매우 작아 고속동작의 적용에는 영향을 주지 않도록 되어 있다.
결국, '로우'로 입력된 상기 플립플롭 입력신호 D는 상기 클럭의 폴링에지에서 상기 D-플립플롭으로 입력되고 상기 클럭의 라이징에지에서 반전된 신호가 상기 플립플롭 출력신호 /Q를 통해 출력된다.
한편, 본 발명은 출력단에서 타이밍 미스매치로 인하여 출력이 디스차지되어 글리치가 발생하는 것을 막기 위한 디스차지방지수단을 갖는다는 것에 그 특징이 있는 것으로, 상기 실시예에서 디스차지 방지수단 제어부(230)와 출력부(290)의 NMOS트랜지스터 NM29로 실시 구성되어 있으나, 당업자라면 도4에 도시된 바와 같이 입력부(110)와, 클럭동기부(150)와, 출력부(190)와, 디스차지방지부(200)를 구성하여, 본 발명의 목적을 달성할 수 있을 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 고속동작시 타이밍 미스매치로 인한 출력의 글리치를 없애 안정적으로 동작하는 D-플립플롭을 구현할 수 있다.

Claims (6)

  1. D-플립플롭에 있어서,
    클럭의 폴링에지에 동기시켜 플립플롭 입력신호를 받아들이는 입력부;
    상기 입력부의 출력신호 제1출력노드 신호를 상기 클럭의 라이징에지에 동기시켜 출력하는 클럭동기부;
    상기 제1출력노드신호를 반전하여 출력인에이블신호를 생성하는 출력제어부; 및
    상기 출력인에이블신호에 응답하여 상기 클럭의 라이징에지에서 플립플롭 출력신호가 디스차지되는 것을 방지하고, 상기 클럭동기부에서 얻은 출력신호 제2출력노드 신호에 응답하여 상기 플립플롭 출력신호를 생성하는 출력부
    를 구비하는 D-플립플롭.
  2. 제1항에 있어서,
    상기 입력부는,
    게이트로 각각 상기 플립플롭 입력신호와 상기 클럭신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 공급전원과 상기 제1출력노드를 연결하는 직렬 연결된 제1PMOS트랜지스터 및 제2PMOS트랜지스터; 및
    게이트로 상기 플립플롭 입력신호를 입력받아 소스-드레인 경로를 통해 접지전원과 상기 제1출력노드를 연결하는 제1NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 D-플립플롭.
  3. 제2항에 있어서,
    상기 클럭동기부는,
    게이트로 상기 클럭신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원과 상기 제2출력노드를 연결하는 제3PMOS트랜지스터; 및
    게이트로 각각 상기 제1출력노드신호 및 상기 클럭신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 접지전원과 상기 제2출력노드를 연결하는 제2NMOS트랜지스터 및 제3NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 D-플립플롭.
  4. 제2항에 있어서,
    상기 출력제어부는,
    게이트로 상기 제1출력노드신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원과 상기 출력인에이블신호를 연결하는 제4PMOS트랜지스터; 및
    게이트로 상기 제1출력노드신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원과 상기 출력인에이블신호를 연결하는 제4NMOS트랜지스터를 구비하고,
    상기 제4PMOS트랜지스터와 상기 제4NMOS트랜지스터는 상대적으로 작은 사이즈로 동작속도에는 영향을 미치지 않는 것을 특징으로 하는 D-플립플롭.
  5. 제3항 또는 제4항에 있어서,
    상기 출력부는,
    게이트로 상기 제2출력노드신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원과 상기 플립플롭 출력신호를 연결하는 제5PMOS트랜지스터; 및
    게이트로 각각 상기 제2출력노드신호, 상기 출력인에이블신호, 및 상기 클럭신호를 입력받아 상기 접지전원과 상기 플립플롭 출력신호를 연결하는 직렬연결된 제5NMOS트랜지스터, 제6NMOS트랜지스터, 및 제7NMOS트랜지스터
    구비하는 것을 특징으로 하는 D-플립플롭.
  6. D-플립플롭에 있어서,
    클럭신호에 동기시켜 플립플롭 입력신호를 받아들이는 입력부;
    상기 입력부의 출력신호를 입력받아 상기 클럭신호에 동기시켜 출력하는 클럭동기부;
    상기 클럭동기부의 출력신호와 상기 클럭신호와 제어신호에 응답하여 플립플롭 출력신호를 생성하는 출력부; 및
    상기 입력부의 출력신호에 응답하여 상기 플립플롭 출력신호가 디스차지되는 것을 방지하기 위한 상기 제어신호를 생성하는 디스차지 방지부
    를 구비하는 D-플립플롭
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940011266A (ko) * 1992-11-23 1994-06-20 김태구 트럭 자동 제동장치
JPH06260902A (ja) * 1993-03-09 1994-09-16 Toshiba Corp フリップフロップ回路
KR960036309A (ko) * 1995-03-08 1996-10-28 이헌일 고속 d 플립 플롭
JPH1070443A (ja) * 1996-06-17 1998-03-10 Nec Corp ダイナミック型ラッチ回路およびフリップフロップ回路
KR19980039916A (ko) * 1996-11-28 1998-08-17 양승택 글리치가 없는 d 플립플롭회로
KR19990024642A (ko) * 1997-09-04 1999-04-06 윤종용 고속 동작이 가능한 디 플립플롭

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940011266A (ko) * 1992-11-23 1994-06-20 김태구 트럭 자동 제동장치
JPH06260902A (ja) * 1993-03-09 1994-09-16 Toshiba Corp フリップフロップ回路
KR960036309A (ko) * 1995-03-08 1996-10-28 이헌일 고속 d 플립 플롭
JPH1070443A (ja) * 1996-06-17 1998-03-10 Nec Corp ダイナミック型ラッチ回路およびフリップフロップ回路
KR19980039916A (ko) * 1996-11-28 1998-08-17 양승택 글리치가 없는 d 플립플롭회로
KR19990024642A (ko) * 1997-09-04 1999-04-06 윤종용 고속 동작이 가능한 디 플립플롭

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