KR960036309A - 고속 d 플립 플롭 - Google Patents

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KR960036309A
KR960036309A KR1019950004701A KR19950004701A KR960036309A KR 960036309 A KR960036309 A KR 960036309A KR 1019950004701 A KR1019950004701 A KR 1019950004701A KR 19950004701 A KR19950004701 A KR 19950004701A KR 960036309 A KR960036309 A KR 960036309A
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KR
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mos transistor
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drain
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KR1019950004701A
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김원찬
박준배
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이헌일
삼정 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

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  • Logic Circuits (AREA)
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Abstract

본 발명은 D 플립 플롭의 동작속도를 제한하며 정보를 임시로 저장하는 스택구조로 된 래치회로를 스택구조가 없는 레이쇼우드(ratioed) 로직 기법으로 설계하여, 플립 플롭의 동작속도를 향상시키는 동시에 적은 수의 트랜지스터를 사용함으로 클록신호에 대한 부하 캐패시턴스 성분을 감소시키기 위한 것으로, 플립플롭의 입력신호(D)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 P채널 제1MOS 트래지스터(31)와, 상기 플립플롭의 입력신호(D)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되는 P채널 제1MOS트랜지스터(31)와, 상기 플립플롭의 입력신호(D)가 게이트에 인가되며 소오스가 접지된 N채널 제2 MOS 트랜지스터(33)와, 클럭신호(CLK)가 게이트에 인가되며 소오스는 상기 N채널 제2 MOS트래지스터(33)의 드레인과 연결되고 상기 P채널 제1 MOS 트랜지스터(31)와 드레인을 공유하여 제1 출력단자(34)로 사용되는 N채널 제1 MOS 트랜지스터(32)로 구성된 입력단(30)과 ; 상기 입력단(30)의 제1 출력단자(34)에 게이트가 연결되어 소오스가 공급전원(VDD)과 연결되는 P채널 제2 MOS 트랜지스터(41a)와 클럭신호(CLK)가 게이트에 인가되며 소오스가 접지되고 드레인이 상기 P채널 제2 MOS 트랜지스터(41a)와 공유되는 N채널 제3 MOS 트랜지스터(41b)로 이루어진 제1레이쇼우드 반전기(41)와, 상기 P채널 제2 MOS 트랜지스터(41a)의 드레인에 게이트가 연결되며 소오스가 접지된 N채널 제4 MOS 트랜지스터(42b)와 클럭신호(CLK)가 게이트에 인가되며 소오스가 공급전원(VDD)과 연결되며 상기 N채널 제4 MOS 트랜지스터(41b) 드레인 공유하여 제2 출력단자(43)로 사용되는 P채널 제3 MOS 트랜지스터(42a)로 이루어진 제2레이쇼우드 반전기(42)로 구성된 출력단(40)으로 이루어진 것을 특징으로하는 고속 D 플립 플롭이다.

Description

고속 D 플립 플롭
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 레이쇼우드 래치를 이용한 고속 D 플립 플롭의 회로도, 제3도는 본 발명의 레이쇼우드 래치회로도.

Claims (2)

  1. 플립 플롭의 입력신호가 게이트에 인가되며 소오스가 공급전원과 연결되는 P채널 제1 MOS 트랜지스터와 ; 상기 플립플롭의 입력신호가 게이트에 인가되며 소오스가 접지된 N채널 제2 MOS 트랜지스터와 ; 클럭신호가 게이트에 인가되며 소오스는 상기 N채널 제2 MOS 트랜지스터의 드레인과 연결되고 상기 P채널 제1 MOS 트랜지스터와 드레인을 공유하여 제1출력단자로 사용되는 N채널 제1 MOS 트랜지스터; 로 구성된 입력단자; 상기 입력단의 제1출력단자에 게이트가 연결되며 소오스 공급전원과 연결되는 P채널 제2 MOS 트랜지스터와 클럭신호가 게이트에 인가되며 소오스가 접지되고 드레인이 상기 P채널 제2 MOS 트랜지스터와 공유되는 N채널 제3 MOS 트랜지스터로 이루어진 제1레이쇼우드 반전기와 ; 상기 P채널 제2 MOS 트랜지스터의 드레인에 게이트가 연결되며 소오스가 접지된 N채널 제4 MOS 트랜지스터와 클럭신호가 게이트에 인가되며 소오스가 공급 전원과 연결되며 상기 N채널 제4 MOS 트랜지스터와 드레인을 공유하여 제2출력단자와 사용되는 P채널 제3 MOS 트랜지스터로 이루어진 제2레이쇼우드 반전기; 로 구성된 출력단 ; 으로 이루어져 레이쇼우드 로직기법을 사용하여 플립 플롭의 동작속도를 제한하는 출력단의 스택구조를 제거하여 동작속도를 향상시키고, 클럭신호에 대한 부하 캐패시턴스성분을 감소시키는 것을 특징으로 하는 고속 D 플립 플롭.
  2. 제1항에 있어서, 클럭신호가 “1”이고 상기 출력단자의 입력신호가 “0” 로 상기 제1레이쇼우드 반전기의 P채널 제2, N채널 제3 MOS 트랜지스터가 동시에 “온”상태인 경우, 상기 P채널 제2, N채널 제3 MOS 트랜지스터의 채널폭/채널길이(W/L)의 비를 조절하여, 상기 제1레이쇼우드 반전기에서 출력되어 상기 제2레이쇼우드 반전기에 입력되는 전압이 N채널 제4 MOS 트랜지스터의 문턱전압 보다 낮은 전압으로 유지하므로, 클럭신호가 “1”인 동안 상기 N채널 제4 MOS 트랜지스터를 “오프”상태로 유지하여 클럭신호가 “1”인 동안 입력신호의 변화가 출력신호에 영향을 미치지 못하도록 하는 것을 특징으로 하는 고속 D 플립 플롭.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950004701A 1995-03-08 1995-03-08 고속 d 플립 플롭 KR0150601B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333664B1 (ko) * 1999-06-30 2002-04-24 박종섭 고속동작시에 안정적으로 동작하는 디-플립플롭

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* Cited by examiner, † Cited by third party
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KR100333664B1 (ko) * 1999-06-30 2002-04-24 박종섭 고속동작시에 안정적으로 동작하는 디-플립플롭

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