KR910015122A - 푸시풀 캐스코드 논리회로 - Google Patents

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KR910015122A KR1019910000049A KR910000049A KR910015122A KR 910015122 A KR910015122 A KR 910015122A KR 1019910000049 A KR1019910000049 A KR 1019910000049A KR 910000049 A KR910000049 A KR 910000049A KR 910015122 A KR910015122 A KR 910015122A
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브루스 에이. 지세케
로버트 에이. 콘라드
제임스 제이. 몬타나로
다니엘 더블유. 도버풀
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원본미기재
디지탈 이큅먼트 코오포레이숀
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Abstract

내용 없음

Description

푸시풀 캐스코드 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 논리회로를 개략적인 형태로 나타낸 전기회로도, 제2도는 본 발명의 다른 실시예에 따른 패리티 검사 논리회로를 개략적인 형태로 나타낸 전기회로도, 제3도는 본 발명의 또 다른 실시예에 따른 정적 래치형태의 논리회로를 개략적인 형태로 나타낸 전기회로도.

Claims (18)

  1. 소오스대드레인 경로 및 게이트를 각각 가진 제1 및 제2트랜지스터를 구비하는데, 상기 소오스대 드레인 경로 각각의 일단부는 공급 전압의 일단자에 결합되고, 상기 소오스대드레인 경로의 다른 단부는 제1 및 제2출력 노드에 분리 결합되며, 상기 게이트는 상기 제1 및 제2출력노드에 교차 결합되고; 그에 대한 논리 입력 값에 따라, 상기 출력 노드의 하나를 상기 공급 전압의 상기 일단자에 결합하고 상기 제1 및 제2출력 노드의 다른 하나를 상기 공급 전압의 다른 단자에 결합하거나 또는 그 역으로 결합하는 스위칭 수단을 가진 결합 논리 회로망을 구비하는 것을 특징으로 하는 논리 회로.
  2. 제1항에 있어서, 상기 제1 및 제2트랜지수터는 P채널 MOS트랜지스터이며 상기 공급전압의 상기 일단자는 포지티브인 것을 특징으로 하는 논리 회로.
  3. 제12항에 있어서, 상기 논리 회로망은 N채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 논리 회로.
  4. 제1항에 있어서, 상기 제1 및 제2트랜지스터는 N채널 MOS트랜지스터이고 상기 공급 전압의 상기 일단자는 네가티브인 것을 특징으로 하는 논리 회로.
  5. 제4항에 있어서, 상기 논리 회로망은 P채널 MOS트랜지스터로 구성된 것을 특징으로 하는 논리 회로.
  6. 제1항에 있어서, 상기 출력 노드중 하나와 상기 논리 회로망 사이에 직렬로 분리 결합된 소오스대 드레인 경로를 각각 갖는 제3 및 제4트랜지스터를 추가로 구비하는 것을 특징으로 하는 논리 회로.
  7. 제6항에 있어서, 상기 제3 및 제4트랜지스터는 상기 제1 및 제2트랜지스터의 것과 대향되는 전도성 형태로 되어 있는 특징으로 하는 논리 회로.
  8. 제7항에 있어서, 상기 제3 및 제4트랜지스터 각각은 상기 공급 전원의 일 단자에 결합된 게이트를 갖는 것을 특징으로 하는 논리 회로.
  9. 제7항에 있어서, 상기 제3및 제4트랜지스터 각각은 상기 출력 노드에 대해 동적 래치를 제공하도록 클록전압원 결합된 게이트를 갖는 것을 특징으로 하는 논리 회로.
  10. 제1항에 있어서, 상기 출력 노드중 하나와 상기 공급 전압의 상기 다른 단자 사이에 직렬로 분리 결합된 소오스대 드레인 경로를 각각 가진 제5 및 제6트랜지스터를 추가로 구비하는데, 상기 제5 및 제6트랜지스터는 상기 출력 노드중 하나에 교차 결합된 게이트를 각각 갖는 것을 특징으로 하는 논리 회로.
  11. 제10항에 있어서, 상기 제5 및 제6트랜지스터는 상기 제1 및 제2트랜지스터의 것과 대향하는 전도성 형태로 되어있는 것을 특징으로 하는 논리 회로.
  12. 소오스대 드레인 경로 및 게이트를 각각 가진 제1 및 제2의 P치녈 MOS트랜지스터를 구비하는데, 상기 소오스대 드레인 경로각각의 일단부는 포지티브 공급전압에 결합되고, 상기 소오스대 드레인 경로의 다른 단부는 제1 및 제2출력 노드에 분리 결합되려, 상기 게이트는 상기 제1 및 제2출력 노드에 교차결합되며; 그에 대한 논리 입력 값에 따라, 상기 출력 노드의 하나를 상기 포지티브 공급 전압에 결합하고 상기 출력 노드의 다른 하나를 네카티브 공급 전압에 결합하거나 또는 그 역으로 결합하는 N채널 MOS트랜지스터를 포함하는 스위칭 회로를 구비 하는 것을 특징으로 하는 논리 회로.
  13. 제12항에 있어서, 상기 출력 노드중 하나와 상기 스위치 회로 사이에 직렬로 분리 결합된 소오스대드레인 경로 각각을 가진 제3및 제4의 N 채널 MOS트랜지스터를 추가로 구비하는 것을 특징으로 하는 논리 회로.
  14. 제13항에 있어서, 상기 제3 및 제4트랜지스터 각각은 상기 포지티브 공급 전압에 결합딘 게이트를 갖는 것을 특징으로 하는 논리 회로.
  15. 제13항에 있어서, 상기 제3 및 제4트랜지스터 각각은 상기 출력 노드에 대해 동적 래치를 제공하도록 클록전압에 결합된 게이트를 갖는 것을 특징으로 하는 논리 회로.
  16. 제12항에 있어서, 상기 출력 노드중 하나와 상기 네가티브 공급 전압 사이에직렬로 분리 결합된 소오스대 드레인 경로 각각을 가지며, 상기 제3 및 제3트랜지스터 각각은 상기 출력 노드의 하나에 교차 결합된 게이트를 갖는 것을 특징으로 하는 논리 회로.
  17. 제12항에 있어서, 상기 스위칭회로는, 순서에 따라 직렬 회로에 결합된 소오스대 드레인 경로를 가진 제3, 제4, 제5 및 제6의 채널 트랜지스터와; 상기 제3및 제4트랜지스터의 결합부를 상기 포지티브 공급 전압에 결합하는 수단과; 상기 제5 및 제6트랜지스터의 결합부를 네가티브 공급 전압에 결합하는 수단과; 상기 제3및 제6트랜지스터의 결합부를 상기 제1출력 노드에 결합하는 수단과; 상기 제4및 제5트랜지스터의 결합부를 상기 제2출력 노드에 결합하는 수단을 구비하며, 상기 논리 입력은 상기 제3 및 제5트랜지스터의 게이트에 결합되며, 상기 논리입력의 상보 입력은 상기 제4 및 제6트랜지스터의 게이트에 결합된 것을 특징으로 하는 논리 회로.
  18. 제17항에 있어서, 상기 제3, 제4, 제5 및 제6트랜지스터의 복수조를 추가로 구비하는데, 상기 각조는 다른 논리 입력, 즉 그것에 결합된 상기 논리 입력의 상보 입력을 갖는 것을 특징으로 하는 논리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382843A (en) * 1990-02-02 1995-01-17 Gucyski; Jeff One or two transistor logic with temperature compensation and minimized supply voltage
JP2975122B2 (ja) * 1990-12-26 1999-11-10 富士通株式会社 レベル変換回路
EP0505653A1 (en) * 1991-03-29 1992-09-30 International Business Machines Corporation Combined sense amplifier and latching circuit for high speed ROMs
US5490156A (en) * 1993-03-05 1996-02-06 Cyrix Corporation Cross-coupled parity circuit with charging circuitry to improve response time
US5508640A (en) * 1993-09-14 1996-04-16 Intergraph Corporation Dynamic CMOS logic circuit with precharge
US5455528A (en) * 1993-11-15 1995-10-03 Intergraph Corporation CMOS circuit for implementing Boolean functions
US5608741A (en) * 1993-11-23 1997-03-04 Intel Corporation Fast parity generator using complement pass-transistor logic
JP2947042B2 (ja) * 1993-12-28 1999-09-13 日本電気株式会社 低位相差差動バッファ
SE503568C2 (sv) * 1994-03-23 1996-07-08 Ericsson Telefon Ab L M Signalmottagande och signalbehandlande enhet
JP3204848B2 (ja) * 1994-08-09 2001-09-04 株式会社東芝 レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法
US5568069A (en) * 1995-02-27 1996-10-22 Hughes Aircraft Company High speed, low power pipelined logic circuit
US5815006A (en) * 1996-04-25 1998-09-29 Industrial Technology Research Institute Single transition per evaluation phase latch circuit for pipelined true-single-phase synchronous logic circuit
US5841298A (en) * 1996-04-25 1998-11-24 Industrial Technology Research Institute Locally asynchronous, pipeline-able logic circuits for true-single-phase synchronous logic circuit
US5886540A (en) 1996-05-31 1999-03-23 Hewlett-Packard Company Evaluation phase expansion for dynamic logic circuits
US6069495A (en) * 1997-11-21 2000-05-30 Vsli Technology, Inc. High-speed logic embodied differential dynamic CMOS true single phase clock latches and flip-flops with single transistor clock latches
US6144228A (en) * 1999-02-01 2000-11-07 Compaq Computer Corporation Generalized push-pull cascode logic technique
US6463548B1 (en) 1999-05-10 2002-10-08 Compaq Information Technologies Group, L.P. Method and apparatus to enforce clocked circuit functionality at reduced frequency without limiting peak performance
US20020070782A1 (en) 1999-12-13 2002-06-13 Afghahi Morteza Cyrus High speed flip-flop
EP1254515A2 (en) * 1999-12-13 2002-11-06 Broadcom Corporation High speed flip-flop
US6580296B1 (en) 2000-09-22 2003-06-17 Rn2R, L.L.C. Low power differential conductance-based logic gate and method of operation thereof
US6433601B1 (en) 2000-12-15 2002-08-13 Koninklijke Philips Electronics N.V. Pulsed D-Flip-Flop using differential cascode switch
US6441648B1 (en) * 2001-05-09 2002-08-27 Intel Corporation Double data rate dynamic logic
US6777992B2 (en) 2002-04-04 2004-08-17 The Regents Of The University Of Michigan Low-power CMOS flip-flop
DE10217375B4 (de) * 2002-04-18 2006-08-24 Infineon Technologies Ag Schaltungsanordnung und Verfahren zur Erzeugung eines Dual-Rail-Signals
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7622977B2 (en) * 2005-10-27 2009-11-24 The Regents Of The University Of Michigan Ramped clock digital storage control
US7692466B2 (en) * 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7973565B2 (en) * 2007-05-23 2011-07-05 Cyclos Semiconductor, Inc. Resonant clock and interconnect architecture for digital devices with multiple clock networks
JP2013507888A (ja) * 2009-10-12 2013-03-04 サイクロス セミコンダクター， インコーポレイテッド 共振クロックネットワークを従来モードで作動させるためのアーキテクチャ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2934599C3 (de) * 1979-08-27 1982-04-08 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung
JPS58170120A (ja) * 1982-03-30 1983-10-06 Nec Corp 半導体集積回路
JPS6010816A (ja) * 1983-06-27 1985-01-21 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 差動論理回路
US4570084A (en) * 1983-11-21 1986-02-11 International Business Machines Corporation Clocked differential cascode voltage switch logic systems
US4739198A (en) * 1985-03-11 1988-04-19 Nec Corporation Signal output circuit of a push-pull type
US4695744A (en) * 1985-12-16 1987-09-22 Rca Corporation Level shift circuit including source follower output
US4833347A (en) * 1986-02-28 1989-05-23 Honeywell, Inc. Charge disturbance resistant logic circuits utilizing true and complement input control circuits
GB2209104A (en) * 1987-08-26 1989-04-26 Philips Nv An amplifier load circuit and an amplifier including the load circuit
US4816706A (en) * 1987-09-10 1989-03-28 International Business Machines Corporation Sense amplifier with improved bitline precharging for dynamic random access memory
JPH0716158B2 (ja) * 1988-05-13 1995-02-22 日本電気株式会社 出力回路およびそれを用いた論理回路
KR910005609B1 (ko) * 1988-07-19 1991-07-31 삼성전자 주식회사 복수전압 ic용 입력신호 로직 판별회로
DE68927005T2 (de) * 1988-10-11 1997-02-20 Oki Electric Ind Co Ltd Schaltung für einen differentiellen kreisverstärker

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Publication number Publication date
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