KR900015465A - Cmos 전압레벨 시프팅 및 함수회로 - Google Patents

Cmos 전압레벨 시프팅 및 함수회로 Download PDF

Info

Publication number
KR900015465A
KR900015465A KR1019900003292A KR900003292A KR900015465A KR 900015465 A KR900015465 A KR 900015465A KR 1019900003292 A KR1019900003292 A KR 1019900003292A KR 900003292 A KR900003292 A KR 900003292A KR 900015465 A KR900015465 A KR 900015465A
Authority
KR
South Korea
Prior art keywords
output signal
signal node
voltage
field effect
level shifting
Prior art date
Application number
KR1019900003292A
Other languages
English (en)
Inventor
H. 구리츠 엘머
치우챤 찌우
Original Assignee
다니엘퀘이삭
에스지에스 톰슨마이크로 일렉트로닉스 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니엘퀘이삭, 에스지에스 톰슨마이크로 일렉트로닉스 인코퍼레이티드 filed Critical 다니엘퀘이삭
Publication of KR900015465A publication Critical patent/KR900015465A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

Abstract

내용 없음.

Description

CMOS 전압레벨 시프팅 및 함수회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 전압레벨시프팅회로의 개략도,
제3도는 본 발명의 출력기능발생을 포함한 전압레벨시프팅회로의 개략도.

Claims (13)

  1. 전압원과 제 1출력신호노드에 연결된 제1도전형의 채널을 가진 제1전계효과트랜지스터와 전압원과 제2출력신호노드에 연결된 제1도전형채널을 가진 제2전계효과트랜지스터와 제1출력신호노드와 기준전위에 연결된 제2도전형채널을 가지 제3전계효과트랜지스터와 제2출력신호노드와 기준선위에 연결된 제2도전형채널을 가진 제4전계효과트랜지스터를 포함하며 거기에서 상기 제1트랜지스터의 게이트는 제2출력신호노드에 연결되며 상기 제2트랜지스터의 게이트는 제1출력신호노드에 연결된 CMOS레벨시프링회로도.
  2. 제1항에 있어서 제1도전형은 P형이고 제2도전형은 N형인 CMOS레벨시프팅회로.
  3. 제1항에 있어서 전압원은 5(V)이고 상기 제3과 제4트랜지스터의 게이트에 연결된 입력신호는 약3.3(V)이하인 CMOS전압레벨시프팅회로.
  4. 제1항에 있어서 전압원은 약 3.3(V)이고 제3과 제4트랜지스터는 약 3.3(V)이하인 CMOS전압레벨시프팅회로.
  5. 전압원과 제1출력신호노드에 연결된 제1도전형채널을 가진 제1전계효과트랜지스터와 전압원과 제2출력신호노드에 연결된 제1도전형태널을 가진 제2전계효과트랜지스터 제2도전형의 채널을 가지 전계효과트랜지스터 제1세트와 제1출력신호노드에 연결된 논리함수를 정의하며 기준전위를 위한 상기 제1세트와 제2도전형의 채널을 가진 전계효과 트랜지스터의 제2세트와 제1세트논리함수에 보수인 논리함수를 정의하는 상기 제2세트와 제2출력신호노드와 기준선위에 연결된 상기 제2세트를 포함하며 그곳에 있어서 상기 제1트랜지스터의 게이트는 제2출력신호노드에 연결되고 상기 제2트랜지스터의 게이트는 제1출력신호노드에 연결된 CMOS함수회로.
  6. 제5항에 있어서 제1도전형은 P형이고 제2도전형은 N형인 CMOS함수회로.
  7. 제5항에 있어서 제1세트와 제2세트는 각각 적어도 두 개의 트랜지스터를 포함한 CMOS함수회로.
  8. 전압원과 제1출력신호노드에 연결된 제1도전형읠 채널을 가진 제1전계효과트랜지스터와 전압원과 제2출력신호노드에 연결된 제1도전형드리 채널을 가진 제2전계효과트랜지스터와 제2도전형의 채널을 가진 전계효과트랜지스터의 제1세트와 제1출력신호노드에 연결된 논리함수를 정의하며 기준전위를 위한 상기 제1세트와 제2도전형의 채널을 가진 전계효과트랜지스터의 제2세트와 제1세트논리함수에 보수의 논리함수를 정의하는 상기 제2세트와 제2출력신호노드와 기준전위에 연결된 상기 제2세트를 포함하며 그곳에서 제1트랜지스터의 게이트는 제2출력신호노드에 연결되고 제2트랜지스터의 게이트는 제1출력신호노드에 연결되며 또한 그곳에서 전압원은 제1전압을 공급하고 상기 제1과 제2세트내의 트랜지스터의 게이트에 연결된 입력신호는 제1전압과 상이한 최대전압을 가지는 전압레베시프팅회로.
  9. 제8항에 있어서 입력신호는 제1전압이하인 최대전압을 가진 전압레벨시프팅회로.
  10. 제9항에 있어서 제1전압은 5(V)이고 입력신호는 약 3.3(V)의 최대전압을 가진 전압레벨시프팅회로.
  11. 제9항에 있어서 제1전압은 양 3.3(V)이고 입력신호는 약 3.3(V)이하를 가진 전압레벨시프팅회로.
  12. 제8항에 있어서 제1도전형은 P형이고 제2도전형은 N형인 전압레벨시프팅회로.
  13. 제8항에 있어서 상기 제1세트와 제2세트는 각각 적어도 두 개 트랜지스터를 포함하는 전압레벨시프팅회로.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019900003292A 1989-03-16 1990-03-12 Cmos 전압레벨 시프팅 및 함수회로 KR900015465A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US32468189A 1989-03-16 1989-03-16
US324,681 1989-03-16

Publications (1)

Publication Number Publication Date
KR900015465A true KR900015465A (ko) 1990-10-27

Family

ID=23264635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900003292A KR900015465A (ko) 1989-03-16 1990-03-12 Cmos 전압레벨 시프팅 및 함수회로

Country Status (3)

Country Link
EP (1) EP0388074A1 (ko)
JP (1) JPH02291719A (ko)
KR (1) KR900015465A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172016A (en) * 1991-06-28 1992-12-15 Digital Equipment Corporation Five-volt tolerant differential receiver
DE69310162T2 (de) * 1993-06-15 1997-09-25 Alcatel Bell Nv Pegelumsetzungsschaltung
US5821800A (en) * 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
DE10063686A1 (de) 2000-12-20 2002-07-18 Infineon Technologies Ag Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung
JP3758545B2 (ja) 2001-10-03 2006-03-22 日本電気株式会社 サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置
US6821353B1 (en) 2002-07-23 2004-11-23 Jeffrey B. Kuhl Method for cleaning eggs by conveying thereof upon multiple conveyors through washers which are vertically tiered
JP2008227746A (ja) * 2007-03-09 2008-09-25 Mitsubishi Electric Corp 遅延調整装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3916430A (en) * 1973-03-14 1975-10-28 Rca Corp System for eliminating substrate bias effect in field effect transistor circuits
US4314166A (en) * 1980-02-22 1982-02-02 Rca Corporation Fast level shift circuits
DD249363A1 (de) * 1986-05-21 1987-09-02 Zentr Wissenschaft & Tech Veb Pegelwandlerschaltung
DE3729925A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Pegelumsetzschaltung

Also Published As

Publication number Publication date
JPH02291719A (ja) 1990-12-03
EP0388074A1 (en) 1990-09-19

Similar Documents

Publication Publication Date Title
KR900002328A (ko) 감지회로
KR920019090A (ko) 레벨 인버터회로
EP0187697A3 (en) Balanced cmos logic circuits
KR900013380A (ko) 전압 제어회로
KR930015345A (ko) 상보 입력 버퍼가 있는 집적 회로
KR860008622A (ko) 슬루레이트(slew rate)가 제어되는 고속 CMOS버퍼
KR890013862A (ko) 전압레벨 변환회로
KR870011616A (ko) 센스 앰프
KR950007292A (ko) 저소비 전류로 동작하는 파워-온 신호 발생 회로
KR880005731A (ko) 레벨변환회로
KR950004709A (ko) 모스(mos) 차동 전압-전류 변환 회로
KR910015122A (ko) 푸시풀 캐스코드 논리회로
KR870009553A (ko) 논리회로
KR930001585A (ko) 출력 회로 및 반도체 집적 회로 장치
KR900002558A (ko) 출력회로
KR910002127A (ko) 전원절환회로
KR890004501A (ko) 대칭 증폭기 부하회로 및 논리 레벨 조정용 증폭기
KR900002457A (ko) 출력버퍼회로
KR860007783A (ko) 개선된 출력특성을 갖는 비교기 회로
KR880012009A (ko) BiMOS 논리회로
KR890009000A (ko) 디지탈 집적 회로
KR910016077A (ko) 반도체집적회로
KR900015465A (ko) Cmos 전압레벨 시프팅 및 함수회로
KR920009078A (ko) 이중전압원 인터페이스회로
KR910007277A (ko) 레벨변환회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid