JP2008227746A

JP2008227746A - 遅延調整装置

Info

Publication number: JP2008227746A
Application number: JP2007060704A
Authority: JP
Inventors: Osamu Toyama; 治遠山; Shiro Hosoya; 史郎細谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-03-09
Filing date: 2007-03-09
Publication date: 2008-09-25

Abstract

【課題】一方の半導体装置から出力される複数のデータの遅延量が大きく異なる場合でも、他方の半導体装置が複数のデータを同時に取り込むことができるようにする。
【解決手段】半導体装置１から出力されたデータＡ，Ｂ，Ｃに対する遅延量の設定を受け付けて、その遅延量だけデータＡ，Ｂ，Ｃを遅延して、半導体装置２に取り込まれるデータＡ，Ｂ，Ｃの遅延を揃えるように構成する。これにより、半導体装置１から出力されたデータＡ，Ｂ，Ｃの遅延量が大きく異なる場合でも、半導体装置２に対するデータＡ，Ｂ，Ｃの取り込みタイミングを指示する制御信号の設計が容易になる。
【選択図】図１

Description

この発明は、複数の半導体装置間のデータの伝送遅延を調整する遅延調整装置に関するものである。

複数の半導体装置が複数の信号線で接続されているとき、一方の半導体装置が複数の信号線を介して、複数のデータを同一のタイミングで出力しても、他方の半導体装置に到達するデータのタイミングが異なる場合がある。
タイミングのばらつきは、半導体装置の製造ばらつきや、温度、ボード上の配線抵抗など、様々な外的要因によるものである。

したがって、他方の半導体装置が複数のデータを同時に取り込む必要がある場合（例えば、複数のデータで、一つの意味をなす場合）には、複数のデータの遅延を考慮し、複数のデータの全てが到達した時点で、複数のデータを取り込む必要がある。
そこで、複数のデータの遅延を考慮し、他方の半導体装置に対して、複数のデータを取り込むタイミングを指示する制御信号を調整する調整装置が開発されている（例えば、特許文献１を参照）。

特開２００２−７６８５９号公報（段落番号［００３２］から［００４８］、図１）

従来の調整装置は以上のように構成されているので、複数のデータの遅延量が異なる場合でも、他方の半導体装置が複数のデータを同時に取り込むことができる。しかし、複数のデータの遅延量が大きく異なる程、複数のデータを同時に取り込むことが可能なタイミングの範囲が狭くなり、複数のデータを同時に取り込むことが困難になることがあるなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、一方の半導体装置から出力される複数のデータの遅延量が大きく異なる場合でも、他方の半導体装置が複数のデータを同時に取り込むことができる遅延調整装置を得ることを目的とする。

この発明に係る遅延調整装置は、第１の半導体装置から出力された複数のデータに対する遅延量の設定を受け付ける遅延量設定手段を設け、遅延手段が遅延量設定手段により設定が受け付けられた遅延量だけ複数のデータを遅延して、第２の半導体装置に取り込まれる複数のデータの遅延を揃えるようにしたものである。

この発明によれば、第１の半導体装置から出力された複数のデータに対する遅延量の設定を受け付ける遅延量設定手段を設け、遅延手段が遅延量設定手段により設定が受け付けられた遅延量だけ複数のデータを遅延して、第２の半導体装置に取り込まれる複数のデータの遅延を揃えるように構成したので、第１の半導体装置から出力された複数のデータの遅延量が大きく異なる場合でも、第２の半導体装置が複数のデータを同時に取り込むことができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１による遅延調整装置を示す構成図であり、図において、半導体装置１は例えば駆動電圧が１．８［Ｖ］の半導体装置であり、データＡ，Ｂ，Ｃを同一のタイミングで信号線４_A，４_B，４_Cに出力する一方、信号線４_D，４_E，４_Fから半導体装置２より出力されたデータＥ，Ｆ，Ｇの取り込みを行う。なお、半導体装置１は第１の半導体装置を構成している。
半導体装置２は例えば駆動電圧が１．３［Ｖ］の半導体装置であり、データＥ，Ｆ，Ｇを同一のタイミングで信号線４_D，４_E，４_Fに出力する一方、信号線４_A，４_B，４_Cから半導体装置１より出力されたデータＡ，Ｂ，Ｃの取り込みを行う。なお、半導体装置２は第２の半導体装置を構成している。

遅延調整装置３は遅延調整回路５_A〜５_Fを実装しており、半導体装置１から出力されたデータＡ，Ｂ，Ｃの遅延を調整して、半導体装置２に取り込まれるデータＡ，Ｂ，Ｃの遅延を揃える一方、半導体装置２から出力されたデータＥ，Ｆ，Ｇの遅延を調整して、半導体装置１に取り込まれるデータＥ，Ｆ，Ｇの遅延を揃える処理を実施する。
遅延調整装置３の遅延調整回路５_Aは半導体装置１から出力されたデータＡの遅延を調整するとともに、そのデータＡの信号レベルを変換する処理を実施する。
遅延調整回路５_Bは半導体装置１から出力されたデータＢの遅延を調整するとともに、そのデータＢの信号レベルを変換する処理を実施する。
遅延調整回路５_Cは半導体装置１から出力されたデータＣの遅延を調整するとともに、そのデータＣの信号レベルを変換する処理を実施する。

遅延調整回路５_Dは半導体装置２から出力されたデータＤの遅延を調整するとともに、そのデータＤの信号レベルを変換する処理を実施する。
遅延調整回路５_Eは半導体装置２から出力されたデータＥの遅延を調整するとともに、そのデータＥの信号レベルを変換する処理を実施する。
遅延調整回路５_Fは半導体装置２から出力されたデータＦの遅延を調整するとともに、そのデータＦの信号レベルを変換する処理を実施する。

図２はこの発明の実施の形態１による遅延調整装置３の遅延調整回路５_A〜５_Fを示す構成図であり、図において、信号線選択制御レジスタ１１は例えば３ビットのレジスタから構成されており、例えば、データＡ（遅延調整回路５_Aに実装されている信号線選択制御レジスタ１１の場合）に対する遅延量の設定を受け付ける処理として、信号線１３₀〜１３₇の中から、遅延部１２により所望の遅延量が与えられたデータＡを伝送している信号線１３を選択する制御情報の設定を受け付けて、その制御情報を３ビットのレジスタに記録するようにしている。なお、信号線選択制御レジスタ１１は遅延量設定手段を構成している。

遅延部１２₁〜１２₇は例えばＮ個（Ｎは偶数）のインバータが直列に接続されている構造であり、１つのインバータの遅延量が例えば１／Ｎ［ｎｓ］であれば、１［ｎｓ］の遅延を発生する。
遅延選択部１４は信号線１３₀〜１３₇の中から、信号線選択制御レジスタ１１に記録されている制御情報に対応する信号線１３を選択し、その信号線１３により伝送されたデータを電圧変換部１５に出力する処理を実施する。なお、遅延部１２₁〜１２₇及び遅延選択部１４から遅延手段が構成されている。
電圧変換部１５は遅延選択部１４から出力されたデータの信号レベルである電圧値を所定の電圧値に昇圧又は降圧する処理を実施する。なお、電圧変換部１５はレベル変換手段を構成している。

次に動作について説明する。
この実施の形態１では、半導体装置１が、例えば、図３に示すようなクロック信号ＣＬＫ（例えば、周期が１６．０［ｎｓ］のクロック）に同期して、データＡ，Ｂ，Ｃを同一のタイミングで出力するものとする。
このとき、３つのデータＡ，Ｂ，Ｃで、一つの意味をなす場合、半導体装置２は３つのデータＡ，Ｂ，Ｃを同時に取り込む必要がある。

しかしながら、半導体装置１から出力されたデータＡ，Ｂ，Ｃの遅延にばらつきがあると（図３の右側を参照）、データＡ，Ｂ，Ｃの遅延にばらつきがない場合と比べて（図３の左側を参照）、半導体装置２が３つのデータＡ，Ｂ，Ｃを同時に取り込むことが可能な範囲が狭くなる。
したがって、データＡ，Ｂ，Ｃの遅延量が大きく異なる場合、半導体装置２に対するデータＡ，Ｂ，Ｃの取り込みタイミングを指示する制御信号の設計が困難になる。
そこで、この実施の形態１では、データＡ，Ｂ，Ｃの遅延を揃えて、半導体装置２が３つのデータＡ，Ｂ，Ｃを同時に取り込むことが可能な範囲を広げるようにしている。

以下、データＡ，Ｂ，Ｃの遅延の調整方法について説明する。
ここでは、遅延部１２₁〜１２₇による個々の遅延量が１［ｎｓ］であるものとする。
この場合、信号線１３₀〜１３₇により伝送されるデータの遅延量（遅延部１２によるデータの遅延量であり、外的要因によるデータの遅延量は含まない）は、下記の通りになる。
信号線１３₀ → ０［ｎｓ］
信号線１３₁ → １［ｎｓ］
信号線１３₂ → ２［ｎｓ］
信号線１３₃ → ３［ｎｓ］
信号線１３₄ → ４［ｎｓ］
信号線１３₅ → ５［ｎｓ］
信号線１３₆ → ６［ｎｓ］
信号線１３₇ → ７［ｎｓ］

信号線選択制御レジスタ１１は３ビットのレジスタから構成されており、信号線選択制御レジスタ１１に記録される制御情報と、遅延選択部１４が選択する信号線１３との関係は、下記の通りである。
信号線選択制御レジスタ１１遅延選択部１４が選択する信号線１３
「０００」 → 信号線１３₀
「００１」 → 信号線１３₁
「０１０」 → 信号線１３₂
「０１１」 → 信号線１３₃
「１００」 → 信号線１３₄
「１０１」 → 信号線１３₅
「１１０」 → 信号線１３₆
「１１１」 → 信号線１３₇

この実施の形態１では、説明の便宜上、半導体装置１から出力されたデータＡ，Ｂ，Ｃの遅延量（図３の右側に示すデータＡ，Ｂ，Ｃの遅延量）があらかじめ測定されており、例えば、設計者の期待するデータ出力タイミング位置からのデータＡの遅延量が１．０［ｎｓ］、データＢの遅延量が６．８［ｎｓ］、データＣの遅延量が２．３［ｎｓ］であるものとする。

半導体装置２が３つのデータＡ，Ｂ，Ｃを同時に取り込むことが可能な範囲を最大にするには、最も遅延が大きいデータに、他のデータの遅延を揃えればよいので、図４に示すように、最も遅延が大きいデータＢに、データＡ，Ｃの遅延を揃えるようにする。
即ち、データＡとデータＢの遅延差が５．８［ｎｓ］（＝６．８［ｎｓ］−１．０［ｎｓ］）であるため、データＡの遅延を調整する遅延調整回路５_Aの信号線選択制御レジスタ１１に「１１０」を記録することにより、遅延選択部１４が信号線１３₆を選択するようにして、半導体装置１から出力されたデータＡに６．０［ｎｓ］の遅延を付加するようにする。
これにより、データＡとデータＢの遅延差が０．２［ｎｓ］に縮小する。

また、データＢとデータＣの遅延差が４．５［ｎｓ］（＝６．８［ｎｓ］−２．３［ｎｓ］）であるため、データＣの遅延を調整する遅延調整回路５_Cの信号線選択制御レジスタ１１に「１００」を記録することにより、遅延選択部１４が信号線１３₄を選択するようにして、半導体装置１から出力されたデータＣに４．０［ｎｓ］の遅延を付加するようにする。
これにより、データＢとデータＣの遅延差が０．５［ｎｓ］に縮小する。
なお、データＣに５．０［ｎｓ］の遅延を付加しても、データＣに４．０［ｎｓ］の遅延を付加する場合と同様に、データＢとデータＣの遅延差が０．５［ｎｓ］に縮小するが、ここでは、遅延差の縮小効果が同じ場合は、遅延量が少ない方を優先して、４．０［ｎｓ］の遅延を付加するようにしている。

この場合、データＢには遅延を付加しないので、データＢの遅延を調整する遅延調整回路５_Bの信号線選択制御レジスタ１１には「０００」を記録することにより、遅延選択部１４が信号線１３₀を選択するようにしている。
遅延調整回路５_A，５_B，５_Cの遅延選択部１４が、上記のようにして、信号線選択制御レジスタ１１に記録されている制御情報に対応する信号線１３を選択することにより、３つのデータＡ，Ｂ，Ｃの遅延が完全に一致しなくても、少なくとも遅延差を１［ｎｓ］以内に縮めることができる。

遅延調整回路５_A，５_B，５_Cの電圧変換部１５は、遅延選択部１４により選択されたデータＡ，Ｂ，Ｃを受けると、後段の半導体装置２がデータＡ，Ｂ，Ｃを取り込むことができるようにするため、そのデータＡ，Ｂ，Ｃの電圧値を半導体装置２に適する電圧値まで昇圧又は降圧し（例えば、半導体装置２の駆動電圧１．３［Ｖ］までデータＡ，Ｂ，Ｃの電圧値を降圧する）、昇圧又は降圧後のデータＡ，Ｂ，Ｃを半導体装置２に出力する。
半導体装置２は、遅延調整回路５_A，５_B，５_CからデータＡ，Ｂ，Ｃを受けると、図示せぬ制御信号が指示する取り込みタイミングで、そのデータＡ，Ｂ，Ｃの同時取り込みを行う。

ここまでは、半導体装置１がデータＡ，Ｂ，Ｃを同一のタイミングで出力して、半導体装置２がデータＡ，Ｂ，Ｃを同時に取り込むものについて示したが、半導体装置２がデータＤ，Ｅ，Ｆを同一のタイミングで出力して、半導体装置１がデータＤ，Ｅ，Ｆを同時に取り込む場合も同様である。
この実施の形態１では、説明の便宜上、半導体装置２から出力されたデータＤ，Ｅ，Ｆの遅延量があらかじめ測定されており、例えば、設計者の期待するデータ出力タイミング位置からのデータＤの遅延量が５．０［ｎｓ］、データＥの遅延量が３．７［ｎｓ］、データＦの遅延量が２．８［ｎｓ］であるものとする。

半導体装置１が３つのデータＤ，Ｅ，Ｆを同時に取り込むことが可能な範囲を最大にするには、最も遅延が大きいデータに、他のデータの遅延を揃えればよいので、最も遅延が大きいデータＡに、データＢ，Ｃの遅延を揃えるようにする。
即ち、データＤとデータＥの遅延差が１．３［ｎｓ］（＝５．０［ｎｓ］−３．７［ｎｓ］）であるため、データＥの遅延を調整する遅延調整回路５_Eの信号線選択制御レジスタ１１に「００１」を記録することにより、遅延選択部１４が信号線１３₁を選択するようにして、半導体装置２から出力されたデータＥに１．０［ｎｓ］の遅延を付加するようにする。
これにより、データＤとデータＥの遅延差が０．３［ｎｓ］に縮小する。

また、データＤとデータＦの遅延差が２．２［ｎｓ］（＝５．０［ｎｓ］−２．８［ｎｓ］）であるため、データＦの遅延を調整する遅延調整回路５_Fの信号線選択制御レジスタ１１に「０１０」を記録することにより、遅延選択部１４が信号線１３₂を選択するようにして、半導体装置２から出力されたデータＦに２．０［ｎｓ］の遅延を付加するようにする。
これにより、データＤとデータＦの遅延差が０．２［ｎｓ］に縮小する。

この場合、データＤには遅延を付加しないので、データＤの遅延を調整する遅延調整回路５_Dの信号線選択制御レジスタ１１には「０００」を記録することにより、遅延選択部１４が信号線１３₀を選択するようにしている。
遅延調整回路５_D，５_E，５_Fの遅延選択部１４が、上記のようにして、信号線選択制御レジスタ１１に記録されている制御情報に対応する信号線１３を選択することにより、３つのデータＤ，Ｅ，Ｆの遅延が完全に一致しなくても、少なくとも遅延差を１［ｎｓ］以内に縮めることができる。

遅延調整回路５_D，５_E，５_Fの電圧変換部１５は、遅延選択部１４により選択されたデータＤ，Ｅ，Ｆを受けると、後段の半導体装置１がデータＤ，Ｅ，Ｆを取り込むことができるようにするため、そのデータＤ，Ｅ，Ｆの電圧値を半導体装置１に適する電圧値まで昇圧又は降圧し（例えば、半導体装置１の駆動電圧１．８［Ｖ］までデータＤ，Ｅ，Ｆの電圧値を昇圧する）、昇圧又は降圧後のデータＤ，Ｅ，Ｆを半導体装置１に出力する。
半導体装置１は、遅延調整回路５_D，５_E，５_FからデータＤ，Ｅ，Ｆを受けると、図示せぬ制御信号が指示する取り込みタイミングで、そのデータＤ，Ｅ，Ｆの同時取り込みを行う。

以上で明らかなように、この実施の形態１によれば、半導体装置１から出力されたデータＡ，Ｂ，Ｃに対する遅延量の設定を受け付けて、その遅延量だけデータＡ，Ｂ，Ｃを遅延して、半導体装置２に取り込まれるデータＡ，Ｂ，Ｃの遅延を揃えるように構成したので、半導体装置１から出力されたデータＡ，Ｂ，Ｃの遅延量が大きく異なる場合でも、半導体装置２に対するデータＡ，Ｂ，Ｃの取り込みタイミングを指示する制御信号の設計が容易になり、その結果、半導体装置２が確実にデータＡ，Ｂ，Ｃを同時に取り込むことができる効果を奏する。

また、この実施の形態１によれば、半導体装置１と半導体装置２が双方向のデータ伝送を行う場合、即ち、半導体装置２がデータＤ，Ｅ，Ｆを同一のタイミングで出力して、半導体装置１がデータＤ，Ｅ，Ｆを同時に取り込む処理も行う場合には、半導体装置２から出力されたデータＤ，Ｅ，Ｆに対する遅延量の設定を受け付けて、その遅延量だけデータＤ，Ｅ，Ｆを遅延して、半導体装置１に取り込まれるデータＤ，Ｅ，Ｆの遅延を揃えるように構成したので、一方向のデータ伝送に限らず、双方向のデータ伝送を行う場合でも、同様の効果を奏することができる。

また、この実施の形態１によれば、遅延選択部１４により選択されたデータの信号レベルである電圧値を変換するように構成したので、半導体装置１と半導体装置２の駆動電圧が異なる場合でも、半導体装置１と半導体装置２を接続して、データ伝送を実現することができる効果を奏する。

なお、この実施の形態１では、半導体装置１の駆動電圧が１．８［Ｖ］であり、半導体装置２の駆動電圧が１．３［Ｖ］であるものについて示したが、これは、あくまでも一例であり、半導体装置１，２の駆動電圧が他の駆動電圧であってもよい。
場合によっては、半導体装置１，２の駆動電圧が同じ駆動電圧であってもよい。

また、この実施の形態１では、半導体装置１と半導体装置２間の信号線として、６本の信号線４_A〜４_Fが接続されているものについて示したが、これは、あくまでも一例であり、６本の信号線４_A〜４_Fの他にも、信号線が接続されている場合がある。
また、６本の信号線４_A〜４_Fの全てについて電圧調整回路５が接続されて、６本の信号線４_A〜４_Fにより伝送されるデータの遅延を調整するものについて示したが、６本の信号線４_A〜４_Fの全てに電圧調整回路５を接続する必要はなく、データ遅延の調整が必要な特定の信号線（例えば、信号線４_A，４_B，４_D，４_E）についてのみ電圧調整回路５を接続して、特定の信号線（例えば、信号線４_A，４_B，４_D，４_E）により伝送されるデータの遅延を調整するようにしてもよい。

さらに、この実施の形態１では、７個の遅延部１２₁〜１２₇が縦列に接続されているものについて示したが、これに限るものではなく、６個以下の遅延部が縦列に接続されていてもよいし、８個以上の遅延部が縦列に接続されていてもよい。
ただし、縦列に接続する遅延部の個数が代われば、信号線選択制御レジスタ１１のレジスタ構成も変化する。
また、遅延部１２₁〜１２₇が発生する遅延が１［ｎｓ］であるものについて示したが、遅延部１２₁〜１２₇が発生する遅延が１［ｎｓ］以外であってもよい。

実施の形態２．
上記実施の形態１では、遅延調整回路５_A〜５_Fにおける遅延選択部１４の後段に電圧変換部１５が実装されているものについて示したが、遅延調整回路５_A〜５_Fにおける遅延部１２₁の前段に電圧変換部１５を実装して、電圧変換部１５が半導体装置１（または半導体装置２）から出力されたデータの信号レベルである電圧値を変換し、電圧値変換後のデータを遅延部１２₁及び遅延選択部１４に出力するようにしてもよい。
この場合も、半導体装置１と半導体装置２を接続して、データ伝送を実現することができる効果を奏する。

この発明の実施の形態１による遅延調整装置を示す構成図である。この発明の実施の形態１による遅延調整装置３の遅延調整回路５_A〜５_Fを示す構成図である。データＡ，Ｂ，Ｃの遅延と、３つのデータＡ，Ｂ，Ｃを同時に取り込むことが可能な範囲を示す説明図である。データＡ，Ｂ，Ｃに対する遅延の付加を示す説明図である。

符号の説明

１半導体装置（第１の半導体装置）、２半導体装置（第２の半導体装置）、３遅延調整装置、４_A〜４_F 信号線、５_A〜５_F 遅延調整回路、１１信号線選択制御レジスタ（遅延量設定手段）、１２₁〜１２₇ 遅延部（遅延手段）、１３₀〜１３₇ 信号線、１４遅延選択部（遅延手段）、１５電圧変換部（レベル変換手段）。

Claims

複数のデータを同一のタイミングで出力する第１の半導体装置と、上記第１の半導体装置から出力された複数のデータを同時に取り込む第２の半導体装置との間に接続される遅延調整装置において、上記第１の半導体装置から出力された複数のデータに対する遅延量の設定を受け付ける遅延量設定手段と、上記遅延量設定手段により設定が受け付けられた遅延量だけ複数のデータを遅延して、上記第２の半導体装置に取り込まれる複数のデータの遅延を揃える遅延手段とを設けたことを特徴とする遅延調整装置。
遅延手段により遅延されたデータの信号レベルを変換し、信号レベル変換後のデータを第２の半導体装置に出力するレベル変換手段を設けたことを特徴とする請求項１記載の遅延調整装置。
第１の半導体装置から出力されたデータの信号レベルを変換し、信号レベル変換後のデータを遅延手段に出力するレベル変換手段を設けたことを特徴とする請求項１記載の遅延調整装置。
第１の半導体装置と第２の半導体装置が双方向のデータ伝送を行う場合、上記第２の半導体装置から出力された複数のデータに対する遅延量の設定を受け付ける遅延量設定手段と、上記遅延量設定手段により設定が受け付けられた遅延量だけ複数のデータを遅延して、上記第１の半導体装置に取り込まれる複数のデータの遅延を揃える遅延手段とを設けたことを特徴とする請求項１記載の遅延調整装置。