WO2009087960A1 - データ転送装置およびカメラ - Google Patents

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WO2009087960A1
WO2009087960A1 PCT/JP2009/000013 JP2009000013W WO2009087960A1 WO 2009087960 A1 WO2009087960 A1 WO 2009087960A1 JP 2009000013 W JP2009000013 W JP 2009000013W WO 2009087960 A1 WO2009087960 A1 WO 2009087960A1
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WO
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data
signal
delay
data transfer
unit
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PCT/JP2009/000013
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Masaru Koyama
Tsutomu Tamura
Mika Ikeya
Yumiko Nishimiya
Original Assignee
Nikon Systems Inc.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/24—Systems for the transmission of television signals using pulse code modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal

Definitions

  • the present invention relates to a data transfer apparatus suitable for high-speed transfer of digital data between electronic devices or semiconductor elements, and a peripheral technology thereof.
  • Patent Document 1 discloses a data transfer apparatus that corrects delay variation between signals in parallel data transfer. JP 2004-171254 A
  • one of the objects of the present invention is to provide means for suppressing the delay of the data signal with respect to the clock signal.
  • Another object of the present invention is to provide means for suppressing pulse width jitter during data transfer.
  • a data transfer apparatus transfers a digital data signal in synchronization with a clock signal, and includes a delay unit, a measurement unit, and a control unit.
  • the delay unit controls the amount of delay added to the data signal.
  • the measurement unit acquires the capture timing of the data signal output from the delay unit, using test data and a clock signal transmitted prior to data communication.
  • the control unit determines a delay amount with respect to the data signal at the time of data communication based on the above capturing timing.
  • the test data may be a binary data string whose value alternately changes in the same cycle as the clock signal.
  • the measurement unit sequentially acquires the signal value of the test data while changing the delay amount stepwise, and the rising position and the rising edge of the signal waveform of the test data are determined from the change in the signal value of the two test data having different delay amounts.
  • the descending position may be obtained.
  • the control unit may determine the delay amount based on the rising position and the falling position of the signal waveform.
  • the measurement unit obtains the test data signal value multiple times with the same delay amount when determining the rising position and falling position of the signal waveform, and determines whether the signal value is the same continuously.
  • the delay amount may be determined based on a range in which the signal values are the same.
  • the data transfer device may include an output device having a delay unit and a control unit, and an input device having a measurement unit. Further, the control unit may determine the delay amount based on the capture timing fed back from the measurement unit.
  • the data transfer device may have a plurality of channels for transferring data signals in parallel. Further, the delay unit, the measurement unit, and the control unit may operate independently for each channel.
  • the storage unit storing the correspondence between the output pattern until the value of the data signal changes, the magnitude of the jitter generated in the data signal after the change, A monitoring unit that detects a change in the value of the data signal and an output pattern, and when a change in the value of the data signal is detected, restores the pulse width of the data signal based on the magnitude of the jitter corresponding to the output pattern
  • the data transfer apparatus may further include a waveform adjustment unit.
  • the data transfer device may further include a delay amount storage unit that stores a delay amount.
  • the data transfer apparatus may operate based on the stored delay amount.
  • a data transfer apparatus transfers a digital data signal in synchronization with a clock signal, and includes a storage unit, a monitoring unit, and a waveform adjustment unit.
  • the storage unit stores a correspondence relationship between the output pattern until the value of the data signal changes and the magnitude of jitter generated in the data signal after the change.
  • the monitoring unit detects a change in the value of the data signal and an output pattern based on the value of the data signal.
  • the waveform adjustment unit restores the pulse width of the data signal based on the magnitude of jitter corresponding to the output pattern when a change in the value of the data signal is detected.
  • the configuration of the camera including the data transfer device according to the one aspect or the other aspect and the configuration related to the data transfer device according to the one aspect or the other aspect is expressed as a data transfer system including a plurality of devices. Or expressed as a data transfer method is also effective as a specific aspect of the present invention.
  • FIG. 1 is a schematic diagram showing a configuration example of a data transfer apparatus according to a first embodiment.
  • Schematic diagram showing a configuration example of the delay processing unit A flow chart showing an example of setting a delay amount in the first delay circuit of the first embodiment Timing chart showing setting example of delay amount in first delay circuit Timing chart explaining the restoration of signal waveforms during data communication
  • the schematic diagram which shows the structural example of the data transfer apparatus which concerns on 2nd Embodiment.
  • FIG. 1 is a schematic diagram illustrating a configuration example of a data transfer apparatus according to the first embodiment.
  • FIG. 1 shows a configuration example when the imaging element 12 of the camera is an output device and the signal processing circuit 13 of the camera is an input device.
  • the imaging device 12 of the first embodiment has a light receiving surface in which a plurality of light receiving devices are two-dimensionally arranged, and outputs an image signal of a subject image formed on the light receiving surface by an imaging optical system (not shown). .
  • the image sensor 12 has an A / D conversion circuit (not shown) on-chip, and a digital data signal is output from the output terminal of the image sensor 12.
  • one end of two signal lines (DATA0, DATA1) for outputting image signals in parallel and one end of a signal line (CLK) for outputting a clock signal are connected to the image sensor 12 of the first embodiment. Yes.
  • the other end of each signal line is connected to the signal processing circuit 13, and in the data transfer between the image sensor 12 and the signal processing circuit 13, the image signal can be transferred in parallel using two channels.
  • the image sensor 12 also has a function of outputting test data to be described later to the signal lines DATA0 and DATA1.
  • the signal processing circuit 13 is a digital front-end circuit that performs various types of image processing on the digital image signal input from the image sensor 12.
  • the signal processing circuit 13 includes two delay processing units 14 and an acquisition unit 15, a delay control unit 16, a storage unit 17, and an image processing unit 18.
  • Each of the delay processing unit 14, the capturing unit 15, and the storage unit 17 is connected to the delay control unit 16.
  • the image processing unit 18 is an ASIC that performs various types of image processing (defective pixel correction, color interpolation, gradation correction, white balance adjustment, edge enhancement, etc.) on a digital image signal.
  • One set of the delay processing unit 14 and the capturing unit 15 is arranged for each of the signal lines DATA0 and DATA1.
  • the delay processing unit 14 and the capturing unit 15 of each set are connected in series, and the delay processing unit 14 is connected to one of the signal lines DATA0 and DATA1.
  • the output of each capturing unit 15 is connected to the image processing unit 18.
  • Each capturing unit 15 is connected to a signal line CLK. Note that the delay processing unit 14 and the capturing unit 15 of each set have the same configuration. Therefore, in the first embodiment, only the delay processing unit 14 and the capturing unit 15 connected to the signal line DATA0 will be described, and the description of the delay processing unit 14 and the capturing unit 15 related to the signal line DATA1 will be omitted.
  • the delay processing unit 14 is a circuit that controls the delay amount of the data signal of the signal line DATA0.
  • FIG. 2 is a schematic diagram illustrating a configuration example of the delay processing unit 14.
  • the delay processing unit 14 includes a first delay circuit 21, a second delay circuit 22, and an output control circuit 23.
  • the signal line DATA0 is connected to the first delay circuit 21 and the second delay circuit 22, respectively.
  • the outputs of the first delay circuit 21 and the second delay circuit 22 are connected to the output control circuit 23, and the output of the output control circuit 23 is connected to the capturing unit 15.
  • the first delay circuit 21 and the second delay circuit 22 in the first embodiment are both circuits having the same configuration.
  • Each delay circuit selects one of a plurality of delay elements 24 (inverters and the like) connected in series in a plurality of stages, a plurality of paths 25 connected to the output of each delay element 24, and the path 25 described above. And a selector 26. Then, according to the path 25 selected by the selector 26, the delay amount of the data signal output from each delay circuit is controlled.
  • the number of delay stages of the delay circuit is designed to correspond to several times the data transfer period.
  • the first delay circuit 21 serves to adjust the delay amount of the data signal with respect to the clock signal.
  • the second delay circuit 22 is used to restore the signal waveform when jitter occurs in the data signal.
  • the output control circuit 23 combines the output of the first delay circuit 21 and the output of the second delay circuit 22 and outputs the synthesized result to the capturing unit 15.
  • the capturing unit 15 captures the value indicated by the data signal in synchronization with the rising or falling timing of the clock signal. Then, the capture unit 15 outputs the value indicated by the data signal to the image processing unit 18 and the delay control unit 16. Note that the capturing unit 15 in the operation example described later captures the value of the data signal at the rising timing of the clock signal.
  • the delay control unit 16 is a processor that controls each group of the delay processing unit 14 and the capturing unit 15 independently. For example, the delay control unit 16 determines the delay amounts of the first delay circuit 21 and the second delay circuit 22 based on the output of the capturing unit 15. The delay control unit 16 monitors the output pattern of the data signal based on the output of the capturing unit 15 and controls the operation of the second delay circuit 22 according to the output pattern.
  • the storage unit 17 includes a storage medium such as a register.
  • data of a delay amount (the number of delay stages of the delay circuit) in the first delay circuit 21, table data to be described later, and the like are recorded by the delay control unit 16.
  • the timing of the data signal is adjusted by the first delay circuit 21 and the signal waveform changed by the jitter is restored by the second delay circuit 22.
  • operations related to the first delay circuit 21 and operations related to the second delay circuit 22 will be described.
  • the signal line DATA0 will be described.
  • the same processing is actually performed in parallel on the signal line DATA1.
  • the delay control unit 16 determines the delay amount in the first delay circuit 21 using the test data output from the image sensor 12.
  • the test data in this case is composed of a binary data string in which “0” and “1” are repeated in the same cycle as the clock signal.
  • Step S101 The delay control unit 16 initializes the delay amount of the first delay circuit 21 and instructs the image sensor 12 to start outputting test data. As a result, the image sensor 12 outputs test data to each signal line (DATA0, DATA1) in synchronization with the clock signal. The test data of the signal line DATA0 is input to the capturing unit 15 via the first delay circuit 21 and the output control circuit 23. At this time, the delay control unit 16 disables the output from the second delay circuit 22 in advance.
  • Step S102 The delay control unit 16 determines whether or not the value input from the capturing unit 15 is “0” at the rising timing of the clock signal. If the above requirement is satisfied (YES side), the process proceeds to S104. On the other hand, if the above requirement is not satisfied (NO side), the process proceeds to S103.
  • Step S103 The delay control unit 16 increases the delay amount of the first delay circuit 21 (the number of delay stages of the delay circuit) by “1” to delay the phase. Thereafter, the delay control unit 16 returns to S102 and repeats the above operation. Note that the loop from NO side to S103 in S102 corresponds to an operation of temporarily shifting the data signal capturing position to the value “0” in order to search for the rising position of the signal waveform in the test data.
  • Step S104 The delay control unit 16 determines whether or not the value input from the capturing unit 15 is “1” at the rising timing of the clock signal. If the above requirement is satisfied (YES side), the process proceeds to S106. On the other hand, if the above requirement is not satisfied (NO side), the process proceeds to S105.
  • Step S105 The delay control unit 16 increases the delay amount of the first delay circuit 21 by “1” to delay the phase. Thereafter, the delay control unit 16 returns to S104 and repeats the above operation. Note that the loop from NO to S105 in S104 corresponds to an operation of shifting the data signal capture position to the rising position of the signal waveform in the test data.
  • Step S106 The delay control unit 16 temporarily records the current delay amount of the first delay circuit 21 in the storage unit 17 as “delay_start”.
  • the delay amount “delay_start” recorded in S106 corresponds to the rising position of the signal waveform in the test data (see FIG. 4).
  • Step S107 The delay control unit 16 determines whether or not the value input from the capturing unit 15 is “0” at the rising timing of the clock signal. If the above requirement is satisfied (YES side), the process proceeds to S109. On the other hand, if the above requirement is not satisfied (NO side), the process proceeds to S108.
  • Step S108 The delay control unit 16 increases the delay amount of the first delay circuit 21 by “1” to delay the phase. Thereafter, the delay control unit 16 returns to S107 and repeats the above operation. Note that the loop from NO side to S108 in S107 corresponds to the operation of shifting the data signal capturing position to the falling position of the signal waveform in the test data.
  • Step S109 The delay control unit 16 temporarily records the current delay amount of the first delay circuit 21 in the storage unit 17 as “delay_end”.
  • the delay amount “delay_end” recorded in S109 corresponds to the falling position of the signal waveform in the test data (see FIG. 4).
  • the reference capture position is determined by the actual measurement value of the test data actually transferred on the device whose delay amount is to be adjusted without using a simulator or a dummy circuit. Therefore, there is no problem due to a deviation between the delay amount obtained in the design and the actual delay amount.
  • the delay control unit 16 uses the actually measured value including the error to determine an appropriate reference capture position. Can be determined. Therefore, the above-described setting operation absorbs errors due to variations in wiring length and elements and environmental changes, so that the reliability of the data transfer apparatus can be further improved. Further, in the above setting operation, the error in each path in the first delay circuit 21 can be absorbed, so that a large allowable error in the first delay circuit 21 and equal length wiring design in the first delay circuit 21 are obtained. Can be avoided, and the degree of freedom of design can be improved.
  • test data a binary data string whose value alternately changes in the same cycle as the clock signal is used as test data. Therefore, when searching for the rising position and falling position of the signal waveform (S102, S104). , S107), the output value of the test data is constant at “0” or “1” at the capturing position other than the indefinite interval, and an appropriate delay amount can be obtained by obtaining the delay amount using this data. .
  • the determination circuit when searching for the rising position and the falling position of the waveform by taking the exclusive OR of the outputs of the two paths before and after, it is necessary to operate the determination circuit at least at the transmission speed of the data communication.
  • the delay amount can be adjusted independently for each of the signal line DATA0 and the signal line DATA1.
  • the parallel data transfer apparatus can avoid the design of equal-length wiring, and the degree of freedom of layout of elements and wirings is greatly improved at the time of designing.
  • the delay control unit 16 obtains in advance a correspondence relationship between the output pattern of the data signal and the magnitude of jitter in this output pattern.
  • the delay control unit 16 obtains the above correspondence using the jitter measurement test data.
  • the test data for jitter measurement has a plurality of output patterns, and each output pattern is composed of a combination of signal values that may cause jitter. Specifically, when the signal value changes after the same signal value continues several times, the pulse width of the changed signal value is shortened by jitter. Therefore, the output pattern of the test data for jitter measurement is a binary array in which only the last bit is different, such as “1110” or “0001”.
  • the delay amount is set in the second delay circuit 22 by the following steps (1) to (4). Note that when the delay amount in the second delay circuit 22 is set in advance and table data to be described later exists in the storage unit 17, the delay control unit 16 performs the following processes (1) to (4). It can be omitted.
  • the delay control unit 16 initializes the delay amount of the second delay circuit 22. At this time, the delay control unit 16 disables the output from the first delay circuit 21.
  • the delay control unit 16 designates the jitter measurement test data to be measured, and instructs the image sensor 12 to start outputting the designated jitter measurement test data.
  • the delay control unit 16 uses the jitter measurement test data in (2) to determine the size of the jedder when the signal value of the output pattern changes. Specifically, the delay control unit 16 uses the capturing unit 15 to acquire an actual measurement value corresponding to the last bit at the rising timing of the clock signal. Then, the delay control unit 16 compares the actual measurement value of the acquisition unit 15 with the signal value of the last bit, and the delay amount (delay circuit) of the second delay circuit 22 until both values match. The phase is advanced by reducing the number of delay stages). When the measured value of the acquisition unit 15 matches the signal value of the last bit, the delay control unit 16 sets the current delay amount of the second delay circuit 22 to the jitter corresponding to the output pattern. The size is recorded in the storage unit 17.
  • the delay control unit 16 changes the test data for jitter measurement and repeats the operations (1) to (3).
  • the delay control unit 16 generates table data indicating the correspondence between the output pattern of each data signal and the magnitude of jitter in the output pattern.
  • the delay control unit 16 sets the delay amount of the first delay circuit 21 and the second delay circuit 22 so that the output of the first delay circuit 21 and the output of the second delay circuit 22 are synchronized. Adjust the delay amount.
  • the data signal on the signal line DATA0 passes through the first delay circuit 21 or the second delay circuit 22 in parallel, and is output to the capturing unit 15 via the output control circuit 23.
  • the output control circuit 23 takes in the value of the data signal at the rising timing of the clock signal.
  • the value of the data signal is input to the image processing unit 18 and the delay control unit 16.
  • the delay control unit 16 during data communication monitors the signal value of the signal line DATA0, and when the same signal value continues, the output value is held in an internal register (not shown).
  • the delay control unit 16 refers to the output pattern of the table data in the storage unit 17 and reads an output pattern in which the upper bits except the last bit match the output value.
  • the delay control unit 16 searches the table data for an output pattern of “0001”. Then, the delay control unit 16 advances the phase in the second delay circuit 22 based on the delay amount of the second delay circuit 22 corresponding to the read output pattern.
  • the delay control unit 16 refers to the output pattern of the table data in the storage unit 17 and reads out a different output pattern again. Then, the delay control unit 16 further advances the phase in the second delay circuit 22 based on the delay amount of the second delay circuit 22 corresponding to the read output pattern.
  • the phase of the second delay circuit 22 is advanced by the amount of jitter, so that the signal waveform rises earlier in the second delay circuit 22. Further, the first delay circuit 21 delays the fall of the signal waveform. At this time, the output control circuit 23 adjusts the pulse width of the output signal in accordance with the output of the first delay circuit 21 while adjusting the rise of the signal waveform to the output of the second delay circuit 22. (See FIG. 5). When there is a change in the signal value, the delay control unit 16 resets the output value of the register.
  • the delay control unit 16 repeats the above operation during data communication. Thereby, the pulse width corresponding to the jitter is restored in the data signal output from the output control circuit 23. As a result, the data signal can be stably taken in, and the code error during data transfer is reduced.
  • FIG. 6 is a schematic diagram illustrating a configuration example of the data transfer apparatus according to the second embodiment.
  • 2nd Embodiment shown in FIG. 6 is a modification of FIG. 1, Comprising: The same code
  • a delay processing unit 14 and a delay control unit 16 are provided on the output device (imaging device 12) side, and a capturing unit 15 is provided on the input device (signal processing circuit 13) side. ing. The data signal output to the input device is previously given a delay amount by the delay processing unit 14 on the output device side.
  • the delay control unit 16 on the output device side and the capture unit 15 on the input device side are connected by a signal line FB for feedback control. Then, the capturing unit 15 on the input device side feeds back the value of the data signal captured via the signal line FB to the delay control unit 16, and the delay control unit 16 delays in the delay processing unit 14 based on the result.
  • the amount is adjusted in the same manner as in the first embodiment.
  • a signal line FB may be provided for each channel. However, by performing a delay amount setting operation in each channel in a time-sharing manner, as shown in FIG. Control is possible even with one signal line FB.
  • the data transfer apparatus according to the second embodiment can obtain substantially the same effect as that of the first embodiment.
  • FIG. 7 is a flowchart showing a setting example of the delay amount in the first delay circuit in the third embodiment.
  • the process shown in FIG. 7 is a modification of the process of FIG. 3 in the first embodiment.
  • the configuration of the data transfer apparatus in the third embodiment is the same as that in FIG. Note that the processing in S201, S209, and S210 in FIG. 7 corresponds to the processing in S101, S109, and S110 in FIG.
  • Step S202 The delay control unit 16 captures a value from the capture unit 15 a plurality of times (n times) at the rising timing of the clock signal. Note that the number n of captures may be set as appropriate in accordance with the stability of the data communication transmission path.
  • the delay control unit 16 determines whether or not the values input n times from the capturing unit 15 are continuously “0”. If the above requirement is satisfied (YES side), the process proceeds to S204. On the other hand, if the above requirement is not satisfied (NO side), the process proceeds to S203. In the indefinite section where the input value is “0” or “1” and is not stable, the delay control unit 16 in S202 performs a NO determination.
  • Step S203 The delay control unit 16 increases the delay amount of the first delay circuit 21 (the number of delay stages of the delay circuit) by “1” to delay the phase. Thereafter, the delay control unit 16 returns to S202 and repeats the above operation. Note that the loop from NO to S203 in S202 temporarily shifts the data signal capture position to a value of “0” excluding the indefinite interval in order to search for the rising position of the signal waveform in the test data. Corresponds to the action.
  • Step S204 The delay control unit 16 captures the value from the capture unit 15 a plurality of times (n times) at the rising timing of the clock signal. Then, the delay control unit 16 determines whether or not the values input n times from the capturing unit 15 are “1” continuously. If the above requirement is satisfied (YES side), the process proceeds to S206. On the other hand, if the above requirement is not satisfied (NO side), the process proceeds to S205. Note that, in an indefinite section where the input value is “0” or “1” and is not stable, the delay control unit 16 in S204 performs the determination on the NO side.
  • Step S205 The delay control unit 16 increases the delay amount of the first delay circuit 21 by “1” to delay the phase. Thereafter, the delay control unit 16 returns to S204 and repeats the above operation. Note that the loop from NO side to S205 in S204 corresponds to an operation of shifting the data signal capturing position to the rising position of the signal waveform excluding the indefinite section in the test data.
  • Step S206 The delay control unit 16 temporarily records the current delay amount of the first delay circuit 21 in the storage unit 17 as “delay_start”. This S206 corresponds to the process of S106 of FIG.
  • Step S207 The delay control unit 16 captures a value from the capture unit 15 a plurality of times (n times) at the rising timing of the clock signal. Then, the delay control unit 16 determines whether or not the values input n times from the capturing unit 15 are “0” continuously. If the above requirement is satisfied (YES side), the process proceeds to S209. On the other hand, if the above requirement is not satisfied (NO side), the process proceeds to S208. In the indefinite section where the input value is “0” or “1” and is not stable, the delay control unit 16 in S207 performs the determination on the NO side.
  • Step S208 The delay control unit 16 increases the delay amount of the first delay circuit 21 by “1” to delay the phase. Thereafter, the delay control unit 16 returns to S207 and repeats the above operation. Note that the loop from NO side to S208 in S207 corresponds to the operation of shifting the data signal capturing position to the falling position of the signal waveform excluding the indefinite section in the test data. Above, description of FIG. 7 is complete
  • the signal waveform value may be sampled in an indefinite interval (see FIG. 8). Since the value taken in indefinite interval becomes “1” or “0” from time to time, it causes a code error.
  • the delay control unit 16 of the third embodiment also determines whether or not the same value continues n times when searching for the rising position and the falling position of the signal waveform. Thereby, the rising position and falling position of the signal waveform excluding the indefinite section can be obtained with high accuracy, and a more appropriate reference capture position of the data signal can be determined.
  • the data transfer apparatus of the present invention is applied to data transfer between other elements in the camera. You can also The data transfer apparatus of the present invention can also be applied to digital processing circuits incorporated in other electronic devices. Furthermore, the data transfer apparatus of the present invention can also be applied to wired data transfer between mutually independent electronic devices.

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Abstract

　データ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って少なくとも１回送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングまたは記憶されたタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。

Description

データ転送装置およびカメラ
　本発明は、電子機器間または半導体素子間でのディジタルデータの高速転送に適したデータ転送装置およびその周辺技術に関する。
　従来から、ディジタルデータの高速転送を目的とする電子機器の設計では、伝送路のインピーダンスコントロール、等長配線、プリント基板等の材質の選定を行い、その後に信号波形のシミュレーションを行って、データの有効期間（アイパターン）を確保している。
　特に複数の信号線でデータ転送を行うパラレル方式の場合、転送速度がギガヘルツ近傍のオーダーになると等長配線などの対策のみでは限界があり、また、ジッタ（データ信号の遅延時間のゆらぎ）の影響によって安定した高速伝送が困難となることも知られている。なお、特許文献１には、パラレル方式でのデータ転送において、信号間の遅延ばらつきを補正するデータ転送装置が開示されている。
特開２００４－１７１２５４号公報
　しかし、上記従来技術では、ディジタルデータの高速転送時に問題となる不安定要素への対応がなお困難となる点で改善の余地があった。
　そこで、本発明の目的の一つは、クロック信号に対するデータ信号の遅延を抑制する手段を提供することにある。また、本発明の他の目的は、データ転送時におけるパルス幅のジッタを抑制する手段を提供することにある。
　一の態様に係るデータ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。
　上記の一の態様において、テストデータは、クロック信号と同じ周期で交互に値が変化する２値のデータ列であってもよい。そして、測定部は、遅延量を段階的に変化させつつテストデータの信号値を順次取得し、遅延量が異なる２つのテストデータにおける信号値の変化から、テストデータの信号波形の立ち上がり位置および立ち下がり位置を求めてもよい。また、制御部は、信号波形の立ち上がり位置および立ち下がり位置に基づいて遅延量を決定してもよい。さらに、測定部は、信号波形の立ち上がり位置および立ち下がり位置を求めるときに、遅延量を同じにしてテストデータの信号値を複数回取得するとともに、信号値が連続して同じか否かを判定し、信号値が同じ値となる範囲に基づいて遅延量を決定してもよい。
　上記の一の態様において、データ転送装置は、遅延部および制御部を有する出力装置と、測定部を有する入力装置とで構成されていてもよい。また、制御部は、測定部からフィードバックされた取り込みタイミングに基づいて遅延量を決定してもよい。
　上記の一の態様において、データ転送装置は、データ信号を並列して転送する複数のチャネルを有していてもよい。また、遅延部、測定部および制御部がチャネルごとに独立して動作するものであってもよい。
  上記の一の態様において、データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、データ信号の値に基づいて、データ信号の値の変化と出力パターンとを検出する監視部と、データ信号の値の変化が検出されたときに、出力パターンに対応するジッタの大きさに基づいてデータ信号のパルス幅を復元する波形調整部とをデータ転送装置がさらに備えていてもよい。
  上記の一の態様のデータ転送装置は、遅延量を記憶する遅延量記憶部をさらに備えていてもよい。そして、データ転送装置が、記憶された遅延量に基づいて動作してもよい。
　他の態様に係るデータ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、記憶部と、監視部と、波形調整部とを備える。記憶部は、データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶する。監視部は、データ信号の値に基づいて、データ信号の値の変化と出力パターンとを検出する。波形調整部は、データ信号の値の変化が検出されたときに、出力パターンに対応するジッタの大きさに基づいて、データ信号のパルス幅を復元する。
　なお、上記の一の態様または他の態様のデータ転送装置を備えたカメラや、上記の一の態様または他の態様のデータ転送装置に関する構成を、複数のデバイスからなるデータ転送システムとして表現したものや、あるいはデータ転送方法として表現したものも本発明の具体的態様として有効である。
第１実施形態に係るデータ転送装置の構成例を示す模式図 遅延処理部の構成例を示す模式図 第１実施形態の第１遅延回路での遅延量の設定例を示す流れ図 第１遅延回路での遅延量の設定例を示すタイミングチャート データ通信のときの信号波形の復元を説明するタイミングチャート 第２実施形態に係るデータ転送装置の構成例を示す模式図 第３実施形態の第１遅延回路での遅延量の設定例を示す流れ図 信号波形の取り込み位置とデジタルレベルとの関係を示す図
　＜第１実施形態の説明＞
　図１は、第１実施形態に係るデータ転送装置の構成例を示す模式図である。図１では、カメラの撮像素子１２を出力装置とし、カメラの信号処理回路１３を入力装置としたときの構成例を示している。
　第１実施形態の撮像素子１２は、複数の受光素子が二次元配列された受光面を有しており、撮像光学系（不図示）によって受光面に結像した被写体像の画像信号を出力する。また、撮像素子１２はＡ／Ｄ変換回路（不図示）をオンチップで有しており、撮像素子１２の出力端子からはディジタルのデータ信号が出力される。
　ここで、第１実施形態の撮像素子１２には、画像信号を並列出力する２つの信号線（ＤＡＴＡ０，ＤＡＴＡ１）の一端と、クロック信号を出力する信号線（ＣＬＫ）の一端とが接続されている。上記の各信号線の他端はそれぞれ信号処理回路１３に接続されており、撮像素子１２と信号処理回路１３とのデータ転送では、２つのチャネルによって画像信号をパラレル方式で転送できる。なお、撮像素子１２は、信号線ＤＡＴＡ０，ＤＡＴＡ１に対して後述のテストデータを出力する機能も備える。
　信号処理回路１３は、撮像素子１２から入力されたディジタルの画像信号に各種の画像処理を施すディジタルフロントエンド回路である。この信号処理回路１３は、それぞれ２つの遅延処理部１４および取込部１５と、遅延制御部１６と、記憶部１７と、画像処理部１８とを有している。上記の遅延処理部１４、取込部１５および記憶部１７はそれぞれ遅延制御部１６と接続されている。なお、画像処理部１８は、ディジタルの画像信号に各種の画像処理（欠陥画素補正、色補間、階調補正、ホワイトバランス調整、エッジ強調など）を施すＡＳＩＣである。
　上記の遅延処理部１４および取込部１５は、信号線ＤＡＴＡ０，ＤＡＴＡ１に対してそれぞれ１組ずつ配置されている。各組の遅延処理部１４および取込部１５は直列に接続されており、遅延処理部１４は信号線ＤＡＴＡ０，ＤＡＴＡ１の一方と接続されている。そして、各々の取込部１５の出力はそれぞれ画像処理部１８と接続されている。また、各々の取込部１５は信号線ＣＬＫと接続されている。なお、各組の遅延処理部１４および取込部１５の構成はいずれも共通する。そのため、第１実施形態では信号線ＤＡＴＡ０に接続される遅延処理部１４および取込部１５のみを説明し、信号線ＤＡＴＡ１に関する遅延処理部１４および取込部１５の説明は省略する。
　遅延処理部１４は、信号線ＤＡＴＡ０のデータ信号の遅延量を制御する回路である。図２は遅延処理部１４の構成例を示す模式図である。遅延処理部１４は、第１遅延回路２１と、第２遅延回路２２と、出力制御回路２３とを有している。信号線ＤＡＴＡ０は、第１遅延回路２１および第２遅延回路２２にそれぞれ接続されている。また、第１遅延回路２１および第２遅延回路２２の出力は出力制御回路２３と接続されており、出力制御回路２３の出力は取込部１５に接続されている。
　第１実施形態での第１遅延回路２１および第２遅延回路２２はいずれも同一構成の回路である。各々の遅延回路は、複数段直列に接続された複数の遅延素子２４（インバータなど）と、各々の遅延素子２４の出力と接続された複数のパス２５と、上記のパス２５のいずれかを選択するセレクタ２６とを有している。そして、セレクタ２６によって選択されたパス２５に応じて、各々の遅延回路から出力されるデータ信号の遅延量が制御されることとなる。なお、遅延回路の遅延段数は、データ転送の周期の数倍分に対応するように設計される。
　ここで、第１遅延回路２１はクロック信号に対するデータ信号の遅延量を調整する役目を果たす。一方、第２遅延回路２２は、データ信号にジッタが生じたときに信号波形を復元するために用いられる。また、出力制御回路２３は、第１遅延回路２１の出力と第２遅延回路２２の出力とを合成して取込部１５に出力する。
　取込部１５は、クロック信号の立ち上がりまたは立ち下がりのタイミングに同期してデータ信号の示す値を取り込む。そして、取込部１５は、データ信号の示す値を画像処理部１８および遅延制御部１６に出力する。なお、後述の動作例での取込部１５は、クロック信号の立ち上がりのタイミングでデータ信号の値を取り込むものとする。
　遅延制御部１６は、各組の遅延処理部１４および取込部１５をそれぞれ独立に制御するプロセッサである。例えば、遅延制御部１６は、取込部１５の出力に基づいて第１遅延回路２１および第２遅延回路２２の遅延量を決定する。また、遅延制御部１６は、取込部１５の出力に基づいてデータ信号の出力パターンを監視し、この出力パターンに応じて第２遅延回路２２の動作を制御する。
　記憶部１７は、レジスタなどの記憶媒体で構成される。この記憶部１７には、遅延制御部１６によって、第１遅延回路２１での遅延量（遅延回路の遅延段数）のデータや、後述のテーブルデータなどが記録される。
　次に、第１実施形態におけるデータ転送装置の動作例を説明する。第１実施形態では、データ信号のタイミング調整を第１遅延回路２１で行うとともに、ジッタで変化した信号波形の復元を第２遅延回路２２によって行う。以下、第１遅延回路２１に関する動作と、第２遅延回路２２に関する動作とをそれぞれ説明する。なお、以下の例では、簡単のため、信号線ＤＡＴＡ０での場合のみ説明するが、実際には信号線ＤＡＴＡ１についても同様の処理が並行して行われるものとする。
　（第１遅延回路での遅延量の設定例）
　まず、図３の流れ図を参照しつつ、第１遅延回路２１での遅延量の設定例を説明する。この図３の処理は、例えば、カメラの電源投入直後や、記録画像のデータを転送する直前などのタイミングで実行される。また、図３の処理では、撮像素子１２から出力されるテストデータを用いて、遅延制御部１６が第１遅延回路２１での遅延量を決定する。この場合のテストデータは、クロック信号と同じ周期で「０」と「１」とが繰り返される２値のデータ列で構成される。
　ステップＳ１０１：遅延制御部１６は、第１遅延回路２１の遅延量を初期化するとともに、撮像素子１２にテストデータの出力開始を指示する。これにより、撮像素子１２からは、クロック信号に同期して各信号線（ＤＡＴＡ０，ＤＡＴＡ１）にテストデータが出力される。そして、信号線ＤＡＴＡ０のテストデータは、第１遅延回路２１と出力制御回路２３とを介して取込部１５に入力される。このとき、遅延制御部１６は、第２遅延回路２２からの出力を予め不能化しておく。
　ステップＳ１０２：遅延制御部１６は、クロック信号の立ち上がりのタイミングで取込部１５から入力された値が「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ１０４に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ１０３に移行する。
　ステップＳ１０３：遅延制御部１６は、第１遅延回路２１の遅延量（遅延回路の遅延段数）を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ１０２に戻って上記動作を繰り返す。なお、Ｓ１０２のＮＯ側からＳ１０３までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、データ信号の取り込み位置を「０」値のところまで一旦シフトさせる動作に相当する。
　ステップＳ１０４：遅延制御部１６は、クロック信号の立ち上がりのタイミングで取込部１５から入力された値が「１」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ１０６に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ１０５に移行する。
　ステップＳ１０５：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ１０４に戻って上記動作を繰り返す。なお、Ｓ１０４のＮＯ側からＳ１０５までのループは、テストデータでの信号波形の立ち上がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
　ステップＳ１０６：遅延制御部１６は、第１遅延回路２１の現在の遅延量を「delay_start」として記憶部１７に一時的に記録する。なお、Ｓ１０６で記録された遅延量「delay_start」は、テストデータでの信号波形の立ち上がり位置に対応する（図４参照）。
　ステップＳ１０７：遅延制御部１６は、クロック信号の立ち上がりのタイミングで取込部１５から入力された値が「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ１０９に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ１０８に移行する。
　ステップＳ１０８：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ１０７に戻って上記動作を繰り返す。なお、Ｓ１０７のＮＯ側からＳ１０８までのループは、テストデータでの信号波形の立ち下がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
　ステップＳ１０９：遅延制御部１６は、第１遅延回路２１の現在の遅延量を「delay_end」として記憶部１７に一時的に記録する。なお、Ｓ１０９で記録された遅延量「delay_end」は、テストデータでの信号波形の立ち下がり位置に対応する（図４参照）。
　ステップＳ１１０：遅延制御部１６は、Ｓ１０６で取得した遅延量「delay_start」と、Ｓ１０９で取得した遅延量「delay_end」とを用いて、データ通信のときの第１遅延回路２１の遅延量（データ信号の基準取り込み位置）を決定する。具体的には、Ｓ１１０での遅延制御部１６は、下式（１）によってデータ信号の基準取り込み位置を演算する。
基準取り込み位置＝(delay_end－delay_start)／２＋delay_start　…（１）
　Ｓ１１０で求めた上記の基準取り込み位置は、テストデータの信号波形の立ち上がり位置と立ち下がり位置の中間に位置することとなる（図４参照）。そのため、上記設定後に行われるデータ通信では、データ信号の取り込みタイミングが第１遅延回路２１で付与された遅延量（Ｓ１１０）によって安定するので、データ転送時の符号誤りが低減する。
　また、上記の基準取り込み位置は、シミュレータやダミーの回路などを用いずに、遅延量を調整しようとするデバイス上で実際に転送を行ったテストデータの実測値によって決定される。そのため、設計で求めた遅延量と実際の遅延量とのズレによる不具合が生じることはない。
　また、例えば、第１遅延回路２１の各パスで配線長や素子のばらつきによる誤差がそれぞれある場合でも、遅延制御部１６は、かかる誤差分を含めた実測値を用いて適切な基準取り込み位置を決定できる。したがって、上記の設定動作によって、配線長および素子のばらつきや環境変化による誤差も吸収されるので、データ転送装置の信頼性をより向上させることができる。また、上記の設定動作では、第１遅延回路２１における各パスでの誤差分を吸収できるので、第１遅延回路２１での許容誤差を大きくとることや、第１遅延回路２１における等長配線設計の回避ができ、設計の自由度を向上させることもできる。
　また、上記の設定動作では、クロック信号と同じ周期で交互に値が変化する２値のデータ列をテストデータとして用いるので、信号波形の立ち上がり位置および立ち下がり位置の探索を行うとき（Ｓ１０２，Ｓ１０４，Ｓ１０７）には、不定区間以外の取り込み位置ではテストデータの出力値は「０」または「１」で一定となり、このデータを用いて遅延量を求めることにより適切な遅延量を求めることができる。
　そのため、例えば、前後する２つのパスの出力の排他的論理和をとって波形の立ち上がり位置および立ち下がり位置を探索する場合は、判定用の回路を少なくともデータ通信の伝送速度で動作させる必要があるが、第１実施形態の構成によれば、データ通信の伝送速度より駆動周波数が低い遅延制御部１６を用いても、第１遅延回路２１のパス間での出力値の変化を判断することが可能となる。
　さらに、第１実施形態では、信号線ＤＡＴＡ０および信号線ＤＡＴＡ１のそれぞれに対して独立して遅延量を調整できる。そのため、パラレル方式のデータ転送装置では等長配線設計を回避することができ、設計時において素子や配線のレイアウトの自由度が大きく向上する。
　（第２遅延回路での遅延量の設定例）
　次に第２遅延回路２２での遅延量の設定例を説明する。まず、遅延制御部１６は、データ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を予め求めておく。
　ここで、遅延制御部１６は、ジッタ測定用テストデータを用いて上記の対応関係を求める。ジッタ測定用テストデータは、複数の出力パターンを有しており、個々の出力パターンはジッタが生じうる信号値の組み合わせで構成される。具体的には、複数回同じ信号値が連続したあとに信号値が変化すると、その変化した信号値のパルス幅はジッタによって短くなる。そのため、ジッタ測定用テストデータの出力パターンは、例えば「１１１０」や「０００１」のように最後尾のビットのみ値が異なる２値の配列となる。
　具体的には、例えば以下の（１）～（４）の工程により、第２遅延回路２２での遅延量の設定が行われることとなる。なお、第２遅延回路２２での遅延量が予め設定されており、記憶部１７に後述のテーブルデータが存在する場合には、遅延制御部１６は以下の（１）から（４）の処理を省略することも可能である。
　（１）遅延制御部１６は、第２遅延回路２２の遅延量を初期化する。このとき、遅延制御部１６は、第１遅延回路２１からの出力を不能化しておく。
　（２）遅延制御部１６は、測定を行うジッタ測定用テストデータを指定するとともに、この指定されたジッタ測定用テストデータの出力開始を撮像素子１２に指示する。
　（３）遅延制御部１６は、上記（２）のジッタ測定用テストデータを用いて、出力パターンの信号値が変化したときのジッダの大きさを求める。具体的には、遅延制御部１６は、取込部１５によって、クロック信号の立ち上がりのタイミングで最後尾ビットに対応する実測値を取得する。そして、遅延制御部１６は、上記の取込部１５の実測値と最後尾ビットの信号値とを比較し、両者の値が一致するようになるまで第２遅延回路２２の遅延量（遅延回路の遅延段数）を減少させて位相を進める。上記の取込部１５の実測値と最後尾ビットの信号値とが一致した場合には、遅延制御部１６は、現在の第２遅延回路２２の遅延量を、その出力パターンに対応するジッタの大きさとして記憶部１７に記録する。
　（４）その後、遅延制御部１６は、ジッタ測定用テストデータを変更して、上記（１）から（３）の動作を繰り返す。これにより、遅延制御部１６は、各々のデータ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を示すテーブルデータを生成する。
　次に、データ通信時における信号波形の復元の動作を詳述する。データ通信時の初期状態において、遅延制御部１６は、第１遅延回路２１の出力と第２遅延回路２２の出力が同期するように、第１遅延回路２１の遅延量と第２遅延回路２２の遅延量とを調整する。この状態では、信号線ＤＡＴＡ０のデータ信号は、第１遅延回路２１または第２遅延回路２２を並列に通過し、出力制御回路２３を介して取込部１５に出力される。出力制御回路２３では、クロック信号の立ち上がりのタイミングでデータ信号の値が取り込まれる。そして、このデータ信号の値は、画像処理部１８と遅延制御部１６とに入力される。
　また、データ通信時の遅延制御部１６は、信号線ＤＡＴＡ０の信号値を監視しており、同じ信号値が連続するときには、その出力値を内部のレジスタ（不図示）で保持している。遅延制御部１６は、記憶部１７のテーブルデータの出力パターンを参照し、最後尾ビットを除く上位のビットが上記の出力値に合致する出力パターンを読み出す。
　例えば、レジスタに保持された出力値が「０００」の場合、遅延制御部１６は「０００１」の出力パターンをテーブルデータから探索する。そして、遅延制御部１６は、読み出された出力パターンに対応する第２遅延回路２２の遅延量に基づいて、第２遅延回路２２での位相を進ませる。
　ここで、さらに同じ信号値が連続する場合、第１遅延回路２１と第２遅延回路２２との出力値は同じとなるので、出力制御回路２３から出力される信号値には特に変化は生じない。なお、この場合にはレジスタで保持される出力値のビット数が増えるため、遅延制御部１６は、記憶部１７のテーブルデータの出力パターンを参照して異なる出力パターンを再び読み出す。そして、遅延制御部１６は、読み出された出力パターンに対応する第２遅延回路２２の遅延量に基づいて、第２遅延回路２２での位相をさらに進ませる。
　一方、上記の状態で信号値が変化した場合には、第２遅延回路２２での位相がジッタの発生分だけ進んでいるため、信号波形の立ち上がりは第２遅延回路２２の方が早くなる。また、信号波形の立ち下がりは第１遅延回路２１の方が遅くなる。このとき、出力制御回路２３は、信号波形の立ち上がりを第２遅延回路２２の出力に合わせる一方で、信号波形の立ち下がりを第１遅延回路２１の出力に合わせて出力信号のパルス幅を調整する（図５参照）。なお、信号値の変化があった場合には、遅延制御部１６はレジスタの出力値のリセットを行う。
　そして、遅延制御部１６は、データ通信時に上記の動作を繰り返す。これにより、出力制御回路２３から出力されるデータ信号ではジッタの分のパルス幅が復元される。その結果、データ信号の安定した取り込みが可能となって、データ転送時の符号誤りが低減する。
　＜第２実施形態の説明＞
　図６は、第２実施形態に係るデータ転送装置の構成例を示す模式図である。なお、図６に示す第２実施形態は図１の変形例であって、図１と共通の構成要素については同一符号を付して重複説明を省略する。
　この図６のデータ転送装置では、出力装置（撮像素子１２）側に遅延処理部１４および遅延制御部１６が設けられており、入力装置（信号処理回路１３）側に取込部１５が設けられている。そして、入力装置に対して出力されるデータ信号には、出力装置側の遅延処理部１４で予め遅延量が付与されている。
　また、出力装置側の遅延制御部１６および入力装置側の取込部１５は、フィードバック制御用の信号線ＦＢによって接続されている。そして、入力装置側の取込部１５は、信号線ＦＢを介して取り込んだデータ信号の値を遅延制御部１６にフィードバックし、遅延制御部１６はその結果に基づいて遅延処理部１４での遅延量を上記の第１実施形態と同じ要領で調整する。なお、パラレル方式のデータ転送装置の場合には各々のチャネルごとに信号線ＦＢを設けてもよいが、各チャネルでの遅延量の設定動作を時分割で行なうことで、図６に示すように１本の信号線ＦＢでも制御可能となる。
　かかる第２実施形態のデータ転送装置でも、上記の第１実施形態とほぼ同様の効果を得ることができる。
　＜第３実施形態の説明＞
　図７は、第３実施形態における第１遅延回路での遅延量の設定例を示す流れ図である。図７に示す処理は、第１実施形態における図３の処理の変形例である。
　ここで、第３実施形態におけるデータ転送装置の構成は図１と共通するので重複説明は省略する。なお、図７のＳ２０１、Ｓ２０９、Ｓ２１０の処理は、図３のＳ１０１、Ｓ１０９、Ｓ１１０の処理にそれぞれ対応するので重複説明は省略する。
　ステップＳ２０２：遅延制御部１６は、クロック信号の立ち上がりのタイミングで、取込部１５から値を複数回（ｎ回）取り込む。なお、上記の取り込み回数ｎは、データ通信の伝送路の安定度に応じて適宜設定すればよい。
　そして遅延制御部１６は、取込部１５からｎ回入力された値が連続して「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０４に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０３に移行する。なお、入力値が「０」または「１」で安定しない不定区間では、Ｓ２０２の遅延制御部１６はＮＯ側の判定を行なうこととなる。
　ステップＳ２０３：遅延制御部１６は、第１遅延回路２１の遅延量（遅延回路の遅延段数）を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ２０２に戻って上記動作を繰り返す。なお、Ｓ２０２のＮＯ側からＳ２０３までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、データ信号の取り込み位置を、不定区間を除外した「０」値のところまで一旦シフトさせる動作に相当する。
　ステップＳ２０４：遅延制御部１６は、クロック信号の立ち上がりのタイミングで、取込部１５から値を複数回（ｎ回）取り込む。そして遅延制御部１６は、取込部１５からｎ回入力された値が連続して「１」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０６に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０５に移行する。なお、入力値が「０」または「１」で安定しない不定区間では、Ｓ２０４の遅延制御部１６はＮＯ側の判定を行なうこととなる。
　ステップＳ２０５：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ２０４に戻って上記動作を繰り返す。なお、Ｓ２０４のＮＯ側からＳ２０５までのループは、テストデータでの不定区間を除外した信号波形の立ち上がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
　ステップＳ２０６：遅延制御部１６は、第１遅延回路２１の現在の遅延量を「delay_start」として記憶部１７に一時的に記録する。このＳ２０６は、図３のＳ１０６の処理に対応する。
　ステップＳ２０７：遅延制御部１６は、クロック信号の立ち上がりのタイミングで、取込部１５から値を複数回（ｎ回）取り込む。そして遅延制御部１６は、取込部１５からｎ回入力された値が連続して「０」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０９に移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０８に移行する。なお、入力値が「０」または「１」で安定しない不定区間では、Ｓ２０７の遅延制御部１６はＮＯ側の判定を行なうこととなる。
　ステップＳ２０８：遅延制御部１６は、第１遅延回路２１の遅延量を「１」増加させて位相を遅らせる。その後に、遅延制御部１６はＳ２０７に戻って上記動作を繰り返す。なお、Ｓ２０７のＮＯ側からＳ２０８までのループは、テストデータでの不定区間を除外した信号波形の立ち下がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。以上で、図７の説明を終了する。
　第３実施形態の設定動作によれば、図３に示す第１実施形態での設定動作の効果に加えて、さらに以下の効果を享受できる。
　データ転送装置において、クロックとデータの取り込みタイミングによっては、信号波形の値を不定区間でサンプリングしてしまう可能性もある（図８参照）。不定区間で取り込まれる値は、その時々で「１」になるか「０」になるかが異なることから、符号誤りの原因となる。
　そのため、第３実施形態の遅延制御部１６では、信号波形の立ち上がり位置および立ち下がり位置を探索するときに、同じ値がｎ回連続するか否かも判定する。これにより、不定区間を除外した信号波形の立ち上がり位置と立ち下がり位置を精度よく求めることができ、データ信号のより適切な基準取り込み位置を決定することができる。
　＜実施形態の補足事項＞
　（１）上記の各実施形態では、２チャネルでのパラレル転送を行うデータ転送装置の例を説明した。しかし、本発明のデータ転送装置のチャネル数は、上記実施形態の例に限定されることなく、例えば、１チャネルのデータ転送装置や、２チャネルを超える複数チャネルでのパラレル転送を行うデータ転送装置にも当然に適用できる。
　（２）上記実施形態では、カメラ内の撮像素子１２と信号処理回路１３とのデータ転送の例を説明したが、本発明のデータ転送装置はカメラ内の他の素子間のデータ転送に適用することもできる。また、本発明のデータ転送装置は、他の電子機器に組み込まれるディジタル処理回路にも適用できる。さらに、本発明のデータ転送装置は、相互に独立した電子デバイス間の有線でのデータ転送にも適用できる。
　（３）第２実施形態においても、第３実施形態と同様に信号波形の立ち上がり位置および立ち下がり位置を探索するときに、同じ値がｎ回連続するか否かを判定してもよい。
　なお、本発明は、その精神またはその主要な特徴から逸脱することなく他の様々な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
 

Claims (10)

  1. 　クロック信号に同期してディジタルのデータ信号を転送するデータ転送装置であって、
    　前記データ信号に付与される遅延量を制御する遅延部と、
    　データ通信に先立って送信されるテストデータと前記クロック信号とを用いて、前記遅延部から出力される前記データ信号の取り込みタイミングを取得する測定部と、
    　前記取り込みタイミングに基づいて、前記データ通信のときの前記データ信号に対する前記遅延量を決定する制御部と、
    　を備えることを特徴とするデータ転送装置。
  2. 　請求項１に記載のデータ転送装置において、
    　前記テストデータは、前記クロック信号と同じ周期で交互に値が変化する２値のデータ列であることを特徴とするデータ転送装置。
  3. 　請求項２に記載のデータ転送装置において、
    　前記測定部は、前記遅延量を段階的に変化させつつ前記テストデータの信号値を順次取得し、前記遅延量が異なる２つの前記テストデータにおける前記信号値の変化から、前記テストデータの信号波形の立ち上がり位置および立ち下がり位置を求め、
    　前記制御部は、前記信号波形の立ち上がり位置および立ち下がり位置に基づいて前記遅延量を決定することを特徴とするデータ転送装置。
  4. 　請求項３に記載のデータ転送装置において、
    　前記測定部は、前記信号波形の立ち上がり位置および立ち下がり位置を求めるときに、前記遅延量を同じにして前記テストデータの信号値を複数回取得するとともに、前記信号値が連続して同じか否かを判定し、前記信号値が同じ値となる範囲に基づいて前記遅延量を決定することを特徴とするデータ転送装置。
  5. 　請求項１から請求項４のいずれか１項に記載のデータ転送装置において、
    　前記データ転送装置は、前記遅延部および前記制御部を有する出力装置と、前記測定部を有する入力装置とで構成され、
    　前記制御部は、前記測定部からフィードバックされた前記取り込みタイミングに基づいて前記遅延量を決定することを特徴とするデータ転送装置。
  6. 　請求項１から請求項５のいずれか１項に記載のデータ転送装置において、
    　前記データ転送装置は、前記データ信号を並列して転送する複数のチャネルを有し、
    　前記遅延部、前記測定部および前記制御部が前記チャネルごとに独立して動作することを特徴とするデータ転送装置。
  7. 　請求項１から請求項６のいずれか１項に記載のデータ転送装置において、
    　前記データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、
    　前記データ信号の値に基づいて、前記データ信号の値の変化と前記出力パターンとを検出する監視部と、
    　前記データ信号の値の変化が検出されたときに、前記出力パターンに対応する前記ジッタの大きさに基づいて前記データ信号のパルス幅を復元する波形調整部と、
    　をさらに備えることを特徴とするデータ転送装置。
  8. 請求項１から請求項７のいずれか１項に記載のデータ転送装置において、
    前記遅延量を記憶する遅延量記憶部をさらに備え、
    前記記憶された遅延量に基づいて動作することを特徴とするデータ転送装置。
  9. 　クロック信号に同期してディジタルのデータ信号を転送するデータ転送装置であって、
    　前記データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、
    　前記データ信号の値に基づいて、前記データ信号の値の変化と前記出力パターンとを検出する監視部と、
    　前記データ信号の値の変化が検出されたときに、前記出力パターンに対応する前記ジッタの大きさに基づいて前記データ信号のパルス幅を復元する波形調整部と、
    　を備えることを特徴とするデータ転送装置。
  10. 　請求項１から請求項９のいずれか１項に記載のデータ転送装置を備えることを特徴とするカメラ。
     
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