JP2009188993A - データ転送装置およびカメラ - Google Patents
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Abstract
【課題】 クロック信号に対するデータ信号の遅延を抑制する手段を提供する。
【解決手段】 データ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って少なくとも1回送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングまたは記憶されたタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。
【選択図】 図1
【解決手段】 データ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って少なくとも1回送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングまたは記憶されたタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。
【選択図】 図1
Description
本発明は、電子機器間または半導体素子間でのディジタルデータの高速転送に適したデータ転送装置およびその周辺技術に関する。
従来から、ディジタルデータの高速転送を目的とする電子機器の設計では、伝送路のインピーダンスコントロール、等長配線、プリント基板等の材質の選定を行い、その後に信号波形のシミュレーションを行って、データの有効期間(アイパターン)を確保している。
特に複数の信号線でデータ転送を行うパラレル方式の場合、転送速度がギガヘルツ近傍のオーダーになると等長配線などの対策のみでは限界があり、また、ジッタ(データ信号の遅延時間のゆらぎ)の影響によって安定した高速伝送が困難となることも知られている。なお、特許文献1には、パラレル方式でのデータ転送において、信号間の遅延ばらつきを補正するデータ転送装置が開示されている。
しかし、上記従来技術では、ディジタルデータの高速転送時に問題となる不安定要素への対応がなお困難となる点で改善の余地があった。
そこで、本発明の目的の一つは、クロック信号に対するデータ信号の遅延を抑制する手段を提供することにある。また、本発明の他の目的は、データ転送時におけるパルス幅のジッタを抑制する手段を提供することにある。
一の態様に係るデータ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、遅延部と、測定部と、制御部とを備える。遅延部は、データ信号に付与される遅延量を制御する。測定部は、データ通信に先立って送信されるテストデータとクロック信号とを用いて、遅延部から出力されるデータ信号の取り込みタイミングを取得する。制御部は、上記の取り込みタイミングに基づいて、データ通信のときのデータ信号に対する遅延量を決定する。
上記の一の態様において、テストデータは、クロック信号と同じ周期で交互に値が変化する2値のデータ列であってもよい。そして、測定部は、遅延量を段階的に変化させつつテストデータの信号値を順次取得し、遅延量が異なる2つのテストデータにおける信号値の変化から、テストデータの信号波形の立ち上がり位置および立ち下がり位置を求めてもよい。また、制御部は、信号波形の立ち上がり位置および立ち下がり位置に基づいて遅延量を決定してもよい。さらに、測定部は、信号波形の立ち上がり位置および立ち下がり位置を求めるときに、遅延量を同じにしてテストデータの信号値を複数回取得するとともに、信号値が連続して同じか否かを判定し、信号値が同じ値となる範囲に基づいて遅延量を決定してもよい。
上記の一の態様において、データ転送装置は、遅延部および制御部を有する出力装置と、測定部を有する入力装置とで構成されていてもよい。また、制御部は、測定部からフィードバックされた取り込みタイミングに基づいて遅延量を決定してもよい。
上記の一の態様において、データ転送装置は、データ信号を並列して転送する複数のチャネルを有していてもよい。また、遅延部、測定部および制御部がチャネルごとに独立して動作するものであってもよい。
上記の一の態様において、データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、データ信号の値に基づいて、データ信号の値の変化と出力パターンとを検出する監視部と、データ信号の値の変化が検出されたときに、出力パターンに対応するジッタの大きさに基づいてデータ信号のパルス幅を復元する波形調整部とをデータ転送装置がさらに備えていてもよい。
上記の一の態様のデータ転送装置は、遅延量を記憶する遅延量記憶部をさらに備えていてもよい。そして、データ転送装置が、記憶された遅延量に基づいて動作してもよい。
他の態様に係るデータ転送装置は、クロック信号に同期してディジタルのデータ信号を転送するものであって、記憶部と、監視部と、波形調整部とを備える。記憶部は、データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶する。監視部は、データ信号の値に基づいて、データ信号の値の変化と出力パターンとを検出する。波形調整部は、データ信号の値の変化が検出されたときに、出力パターンに対応するジッタの大きさに基づいて、データ信号のパルス幅を復元する。
なお、上記の一の態様または他の態様のデータ転送装置を備えたカメラや、上記の一の態様または他の態様のデータ転送装置に関する構成を、複数のデバイスからなるデータ転送システムとして表現したものや、あるいはデータ転送方法として表現したものも本発明の具体的態様として有効である。
本発明の一の態様では、テストデータとクロック信号とを用いて取得した取り込みタイミングによってデータ信号に対する遅延量が決定され、クロック信号に対するデータ信号の遅延を抑制できる。
また、本発明の他の態様では、データ信号の出力パターンに対応するジッタの量に応じてデータ信号のパルス幅が復元され、データ転送時におけるパルス幅のジッタが抑制される。
<第1実施形態の説明>
図1は、第1実施形態に係るデータ転送装置の構成例を示す模式図である。図1では、カメラの撮像素子12を出力装置とし、カメラの信号処理回路13を入力装置としたときの構成例を示している。
図1は、第1実施形態に係るデータ転送装置の構成例を示す模式図である。図1では、カメラの撮像素子12を出力装置とし、カメラの信号処理回路13を入力装置としたときの構成例を示している。
第1実施形態の撮像素子12は、複数の受光素子が二次元配列された受光面を有しており、撮像光学系(不図示)によって受光面に結像した被写体像の画像信号を出力する。また、撮像素子12はA/D変換回路(不図示)をオンチップで有しており、撮像素子12の出力端子からはディジタルのデータ信号が出力される。
ここで、第1実施形態の撮像素子12には、画像信号を並列出力する2つの信号線(DATA0,DATA1)の一端と、クロック信号を出力する信号線(CLK)の一端とが接続されている。上記の各信号線の他端はそれぞれ信号処理回路13に接続されており、撮像素子12と信号処理回路13とのデータ転送では、2つのチャネルによって画像信号をパラレル方式で転送できる。なお、撮像素子12は、信号線DATA0,DATA1に対して後述のテストデータを出力する機能も備える。
信号処理回路13は、撮像素子12から入力されたディジタルの画像信号に各種の画像処理を施すディジタルフロントエンド回路である。この信号処理回路13は、それぞれ2つの遅延処理部14および取込部15と、遅延制御部16と、記憶部17と、画像処理部18とを有している。上記の遅延処理部14、取込部15および記憶部17はそれぞれ遅延制御部16と接続されている。なお、画像処理部18は、ディジタルの画像信号に各種の画像処理(欠陥画素補正、色補間、階調補正、ホワイトバランス調整、エッジ強調など)を施すASICである。
上記の遅延処理部14および取込部15は、信号線DATA0,DATA1に対してそれぞれ1組ずつ配置されている。各組の遅延処理部14および取込部15は直列に接続されており、遅延処理部14は信号線DATA0,DATA1の一方と接続されている。そして、各々の取込部15の出力はそれぞれ画像処理部18と接続されている。また、各々の取込部15は信号線CLKと接続されている。なお、各組の遅延処理部14および取込部15の構成はいずれも共通する。そのため、第1実施形態では信号線DATA0に接続される遅延処理部14および取込部15のみを説明し、信号線DATA1に関する遅延処理部14および取込部15の説明は省略する。
遅延処理部14は、信号線DATA0のデータ信号の遅延量を制御する回路である。図2は遅延処理部14の構成例を示す模式図である。遅延処理部14は、第1遅延回路21と、第2遅延回路22と、出力制御回路23とを有している。信号線DATA0は、第1遅延回路21および第2遅延回路22にそれぞれ接続されている。また、第1遅延回路21および第2遅延回路22の出力は出力制御回路23と接続されており、出力制御回路23の出力は取込部15に接続されている。
第1実施形態での第1遅延回路21および第2遅延回路22はいずれも同一構成の回路である。各々の遅延回路は、複数段直列に接続された複数の遅延素子24(インバータなど)と、各々の遅延素子24の出力と接続された複数のパス25と、上記のパス25のいずれかを選択するセレクタ26とを有している。そして、セレクタ26によって選択されたパス25に応じて、各々の遅延回路から出力されるデータ信号の遅延量が制御されることとなる。なお、遅延回路の遅延段数は、データ転送の周期の数倍分に対応するように設計される。
ここで、第1遅延回路21はクロック信号に対するデータ信号の遅延量を調整する役目を果たす。一方、第2遅延回路22は、データ信号にジッタが生じたときに信号波形を復元するために用いられる。また、出力制御回路23は、第1遅延回路21の出力と第2遅延回路22の出力とを合成して取込部15に出力する。
取込部15は、クロック信号の立ち上がりまたは立ち下がりのタイミングに同期してデータ信号の示す値を取り込む。そして、取込部15は、データ信号の示す値を画像処理部18および遅延制御部16に出力する。なお、後述の動作例での取込部15は、クロック信号の立ち上がりのタイミングでデータ信号の値を取り込むものとする。
遅延制御部16は、各組の遅延処理部14および取込部15をそれぞれ独立に制御するプロセッサである。例えば、遅延制御部16は、取込部15の出力に基づいて第1遅延回路21および第2遅延回路22の遅延量を決定する。また、遅延制御部16は、取込部15の出力に基づいてデータ信号の出力パターンを監視し、この出力パターンに応じて第2遅延回路22の動作を制御する。
記憶部17は、レジスタなどの記憶媒体で構成される。この記憶部17には、遅延制御部16によって、第1遅延回路21での遅延量(遅延回路の遅延段数)のデータや、後述のテーブルデータなどが記録される。
次に、第1実施形態におけるデータ転送装置の動作例を説明する。第1実施形態では、データ信号のタイミング調整を第1遅延回路21で行うとともに、ジッタで変化した信号波形の復元を第2遅延回路22によって行う。以下、第1遅延回路21に関する動作と、第2遅延回路22に関する動作とをそれぞれ説明する。なお、以下の例では、簡単のため、信号線DATA0での場合のみ説明するが、実際には信号線DATA1についても同様の処理が並行して行われるものとする。
(第1遅延回路での遅延量の設定例)
まず、図3の流れ図を参照しつつ、第1遅延回路21での遅延量の設定例を説明する。この図3の処理は、例えば、カメラの電源投入直後や、記録画像のデータを転送する直前などのタイミングで実行される。また、図3の処理では、撮像素子12から出力されるテストデータを用いて、遅延制御部16が第1遅延回路21での遅延量を決定する。この場合のテストデータは、クロック信号と同じ周期で「0」と「1」とが繰り返される2値のデータ列で構成される。
まず、図3の流れ図を参照しつつ、第1遅延回路21での遅延量の設定例を説明する。この図3の処理は、例えば、カメラの電源投入直後や、記録画像のデータを転送する直前などのタイミングで実行される。また、図3の処理では、撮像素子12から出力されるテストデータを用いて、遅延制御部16が第1遅延回路21での遅延量を決定する。この場合のテストデータは、クロック信号と同じ周期で「0」と「1」とが繰り返される2値のデータ列で構成される。
ステップS101:遅延制御部16は、第1遅延回路21の遅延量を初期化するとともに、撮像素子12にテストデータの出力開始を指示する。これにより、撮像素子12からは、クロック信号に同期して各信号線(DATA0,DATA1)にテストデータが出力される。そして、信号線DATA0のテストデータは、第1遅延回路21と出力制御回路23とを介して取込部15に入力される。このとき、遅延制御部16は、第2遅延回路22からの出力を予め不能化しておく。
ステップS102:遅延制御部16は、クロック信号の立ち上がりのタイミングで取込部15から入力された値が「0」であるか否かを判定する。上記要件を満たす場合(YES側)にはS104に移行する。一方、上記要件を満たさない場合(NO側)にはS103に移行する。
ステップS103:遅延制御部16は、第1遅延回路21の遅延量(遅延回路の遅延段数)を「1」増加させて位相を遅らせる。その後に、遅延制御部16はS102に戻って上記動作を繰り返す。なお、S102のNO側からS103までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、データ信号の取り込み位置を「0」値のところまで一旦シフトさせる動作に相当する。
ステップS104:遅延制御部16は、クロック信号の立ち上がりのタイミングで取込部15から入力された値が「1」であるか否かを判定する。上記要件を満たす場合(YES側)にはS106に移行する。一方、上記要件を満たさない場合(NO側)にはS105に移行する。
ステップS105:遅延制御部16は、第1遅延回路21の遅延量を「1」増加させて位相を遅らせる。その後に、遅延制御部16はS104に戻って上記動作を繰り返す。なお、S104のNO側からS105までのループは、テストデータでの信号波形の立ち上がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
ステップS106:遅延制御部16は、第1遅延回路21の現在の遅延量を「delay_start」として記憶部17に一時的に記録する。なお、S106で記録された遅延量「delay_start」は、テストデータでの信号波形の立ち上がり位置に対応する(図4参照)。
ステップS107:遅延制御部16は、クロック信号の立ち上がりのタイミングで取込部15から入力された値が「0」であるか否かを判定する。上記要件を満たす場合(YES側)にはS109に移行する。一方、上記要件を満たさない場合(NO側)にはS108に移行する。
ステップS108:遅延制御部16は、第1遅延回路21の遅延量を「1」増加させて位相を遅らせる。その後に、遅延制御部16はS107に戻って上記動作を繰り返す。なお、S107のNO側からS108までのループは、テストデータでの信号波形の立ち下がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
ステップS109:遅延制御部16は、第1遅延回路21の現在の遅延量を「delay_end」として記憶部17に一時的に記録する。なお、S109で記録された遅延量「delay_end」は、テストデータでの信号波形の立ち下がり位置に対応する(図4参照)。
ステップS110:遅延制御部16は、S106で取得した遅延量「delay_start」と、S109で取得した遅延量「delay_end」とを用いて、データ通信のときの第1遅延回路21の遅延量(データ信号の基準取り込み位置)を決定する。具体的には、S110での遅延制御部16は、下式(1)によってデータ信号の基準取り込み位置を演算する。
基準取り込み位置=(delay_end−delay_start)/2+delay_start …(1)
S110で求めた上記の基準取り込み位置は、テストデータの信号波形の立ち上がり位置と立ち下がり位置の中間に位置することとなる(図4参照)。そのため、上記設定後に行われるデータ通信では、データ信号の取り込みタイミングが第1遅延回路21で付与された遅延量(S110)によって安定するので、データ転送時の符号誤りが低減する。
基準取り込み位置=(delay_end−delay_start)/2+delay_start …(1)
S110で求めた上記の基準取り込み位置は、テストデータの信号波形の立ち上がり位置と立ち下がり位置の中間に位置することとなる(図4参照)。そのため、上記設定後に行われるデータ通信では、データ信号の取り込みタイミングが第1遅延回路21で付与された遅延量(S110)によって安定するので、データ転送時の符号誤りが低減する。
また、上記の基準取り込み位置は、シミュレータやダミーの回路などを用いずに、遅延量を調整しようとするデバイス上で実際に転送を行ったテストデータの実測値によって決定される。そのため、設計で求めた遅延量と実際の遅延量とのズレによる不具合が生じることはない。
また、例えば、第1遅延回路21の各パスで配線長や素子のばらつきによる誤差がそれぞれある場合でも、遅延制御部16は、かかる誤差分を含めた実測値を用いて適切な基準取り込み位置を決定できる。したがって、上記の設定動作によって、配線長および素子のばらつきや環境変化による誤差も吸収されるので、データ転送装置の信頼性をより向上させることができる。また、上記の設定動作では、第1遅延回路21における各パスでの誤差分を吸収できるので、第1遅延回路21での許容誤差を大きくとることや、第1遅延回路21における等長配線設計の回避ができ、設計の自由度を向上させることもできる。
また、上記の設定動作では、クロック信号と同じ周期で交互に値が変化する2値のデータ列をテストデータとして用いるので、信号波形の立ち上がり位置および立ち下がり位置の探索を行うとき(S102,S104,S107)には、不定区間以外の取り込み位置ではテストデータの出力値は「0」または「1」で一定となり、このデータを用いて遅延量を求めることにより適切な遅延量を求めることができる。
そのため、例えば、前後する2つのパスの出力の排他的論理和をとって波形の立ち上がり位置および立ち下がり位置を探索する場合は、判定用の回路を少なくともデータ通信の伝送速度で動作させる必要があるが、第1実施形態の構成によれば、データ通信の伝送速度より駆動周波数が低い遅延制御部16を用いても、第1遅延回路21のパス間での出力値の変化を判断することが可能となる。
さらに、第1実施形態では、信号線DATA0および信号線DATA1のそれぞれに対して独立して遅延量を調整できる。そのため、パラレル方式のデータ転送装置では等長配線設計を回避することができ、設計時において素子や配線のレイアウトの自由度が大きく向上する。
(第2遅延回路での遅延量の設定例)
次に第2遅延回路22での遅延量の設定例を説明する。まず、遅延制御部16は、データ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を予め求めておく。
次に第2遅延回路22での遅延量の設定例を説明する。まず、遅延制御部16は、データ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を予め求めておく。
ここで、遅延制御部16は、ジッタ測定用テストデータを用いて上記の対応関係を求める。ジッタ測定用テストデータは、複数の出力パターンを有しており、個々の出力パターンはジッタが生じうる信号値の組み合わせで構成される。具体的には、複数回同じ信号値が連続したあとに信号値が変化すると、その変化した信号値のパルス幅はジッタによって短くなる。そのため、ジッタ測定用テストデータの出力パターンは、例えば「1110」や「0001」のように最後尾のビットのみ値が異なる2値の配列となる。
具体的には、例えば以下の(1)〜(4)の工程により、第2遅延回路22での遅延量の設定が行われることとなる。なお、第2遅延回路22での遅延量が予め設定されており、記憶部17に後述のテーブルデータが存在する場合には、遅延制御部16は以下の(1)から(4)の処理を省略することも可能である。
(1)遅延制御部16は、第2遅延回路22の遅延量を初期化する。このとき、遅延制御部16は、第1遅延回路21からの出力を不能化しておく。
(2)遅延制御部16は、測定を行うジッタ測定用テストデータを指定するとともに、この指定されたジッタ測定用テストデータの出力開始を撮像素子12に指示する。
(3)遅延制御部16は、上記(2)のジッタ測定用テストデータを用いて、出力パターンの信号値が変化したときのジッダの大きさを求める。具体的には、遅延制御部16は、取込部15によって、クロック信号の立ち上がりのタイミングで最後尾ビットに対応する実測値を取得する。そして、遅延制御部16は、上記の取込部15の実測値と最後尾ビットの信号値とを比較し、両者の値が一致するようになるまで第2遅延回路22の遅延量(遅延回路の遅延段数)を減少させて位相を進める。上記の取込部15の実測値と最後尾ビットの信号値とが一致した場合には、遅延制御部16は、現在の第2遅延回路22の遅延量を、その出力パターンに対応するジッタの大きさとして記憶部17に記録する。
(4)その後、遅延制御部16は、ジッタ測定用テストデータを変更して、上記(1)から(3)の動作を繰り返す。これにより、遅延制御部16は、各々のデータ信号の出力パターンと、この出力パターンでのジッタの大きさとの対応関係を示すテーブルデータを生成する。
次に、データ通信時における信号波形の復元の動作を詳述する。データ通信時の初期状態において、遅延制御部16は、第1遅延回路21の出力と第2遅延回路22の出力が同期するように、第1遅延回路21の遅延量と第2遅延回路22の遅延量とを調整する。この状態では、信号線DATA0のデータ信号は、第1遅延回路21または第2遅延回路22を並列に通過し、出力制御回路23を介して取込部15に出力される。出力制御回路23では、クロック信号の立ち上がりのタイミングでデータ信号の値が取り込まれる。そして、このデータ信号の値は、画像処理部18と遅延制御部16とに入力される。
また、データ通信時の遅延制御部16は、信号線DATA0の信号値を監視しており、同じ信号値が連続するときには、その出力値を内部のレジスタ(不図示)で保持している。遅延制御部16は、記憶部17のテーブルデータの出力パターンを参照し、最後尾ビットを除く上位のビットが上記の出力値に合致する出力パターンを読み出す。
例えば、レジスタに保持された出力値が「000」の場合、遅延制御部16は「0001」の出力パターンをテーブルデータから探索する。そして、遅延制御部16は、読み出された出力パターンに対応する第2遅延回路22の遅延量に基づいて、第2遅延回路22での位相を進ませる。
ここで、さらに同じ信号値が連続する場合、第1遅延回路21と第2遅延回路22との出力値は同じとなるので、出力制御回路23から出力される信号値には特に変化は生じない。なお、この場合にはレジスタで保持される出力値のビット数が増えるため、遅延制御部16は、記憶部17のテーブルデータの出力パターンを参照して異なる出力パターンを再び読み出す。そして、遅延制御部16は、読み出された出力パターンに対応する第2遅延回路22の遅延量に基づいて、第2遅延回路22での位相をさらに進ませる。
一方、上記の状態で信号値が変化した場合には、第2遅延回路22での位相がジッタの発生分だけ進んでいるため、信号波形の立ち上がりは第2遅延回路22の方が早くなる。また、信号波形の立ち下がりは第1遅延回路21の方が遅くなる。このとき、出力制御回路23は、信号波形の立ち上がりを第2遅延回路22の出力に合わせる一方で、信号波形の立ち下がりを第1遅延回路21の出力に合わせて出力信号のパルス幅を調整する(図5参照)。なお、信号値の変化があった場合には、遅延制御部16はレジスタの出力値のリセットを行う。
そして、遅延制御部16は、データ通信時に上記の動作を繰り返す。これにより、出力制御回路23から出力されるデータ信号ではジッタの分のパルス幅が復元される。その結果、データ信号の安定した取り込みが可能となって、データ転送時の符号誤りが低減する。
<第2実施形態の説明>
図6は、第2実施形態に係るデータ転送装置の構成例を示す模式図である。なお、図6に示す第2実施形態は図1の変形例であって、図1と共通の構成要素については同一符号を付して重複説明を省略する。
図6は、第2実施形態に係るデータ転送装置の構成例を示す模式図である。なお、図6に示す第2実施形態は図1の変形例であって、図1と共通の構成要素については同一符号を付して重複説明を省略する。
この図6のデータ転送装置では、出力装置(撮像素子12)側に遅延処理部14および遅延制御部16が設けられており、入力装置(信号処理回路13)側に取込部15が設けられている。そして、入力装置に対して出力されるデータ信号には、出力装置側の遅延処理部14で予め遅延量が付与されている。
また、出力装置側の遅延制御部16および入力装置側の取込部15は、フィードバック制御用の信号線FBによって接続されている。そして、入力装置側の取込部15は、信号線FBを介して取り込んだデータ信号の値を遅延制御部16にフィードバックし、遅延制御部16はその結果に基づいて遅延処理部14での遅延量を上記の第1実施形態と同じ要領で調整する。なお、パラレル方式のデータ転送装置の場合には各々のチャネルごとに信号線FBを設けてもよいが、各チャネルでの遅延量の設定動作を時分割で行なうことで、図6に示すように1本の信号線FBでも制御可能となる。
かかる第2実施形態のデータ転送装置でも、上記の第1実施形態とほぼ同様の効果を得ることができる。
<第3実施形態の説明>
図7は、第3実施形態における第1遅延回路での遅延量の設定例を示す流れ図である。図7に示す処理は、第1実施形態における図3の処理の変形例である。
図7は、第3実施形態における第1遅延回路での遅延量の設定例を示す流れ図である。図7に示す処理は、第1実施形態における図3の処理の変形例である。
ここで、第3実施形態におけるデータ転送装置の構成は図1と共通するので重複説明は省略する。なお、図7のS201、S209、S210の処理は、図3のS101、S109、S110の処理にそれぞれ対応するので重複説明は省略する。
ステップS202:遅延制御部16は、クロック信号の立ち上がりのタイミングで、取込部15から値を複数回(n回)取り込む。なお、上記の取り込み回数nは、データ通信の伝送路の安定度に応じて適宜設定すればよい。
そして遅延制御部16は、取込部15からn回入力された値が連続して「0」であるか否かを判定する。上記要件を満たす場合(YES側)にはS204に移行する。一方、上記要件を満たさない場合(NO側)にはS203に移行する。なお、入力値が「0」または「1」で安定しない不定区間では、S202の遅延制御部16はNO側の判定を行なうこととなる。
ステップS203:遅延制御部16は、第1遅延回路21の遅延量(遅延回路の遅延段数)を「1」増加させて位相を遅らせる。その後に、遅延制御部16はS202に戻って上記動作を繰り返す。なお、S202のNO側からS203までのループは、テストデータでの信号波形の立ち上がり位置を探索するために、データ信号の取り込み位置を、不定区間を除外した「0」値のところまで一旦シフトさせる動作に相当する。
ステップS204:遅延制御部16は、クロック信号の立ち上がりのタイミングで、取込部15から値を複数回(n回)取り込む。そして遅延制御部16は、取込部15からn回入力された値が連続して「1」であるか否かを判定する。上記要件を満たす場合(YES側)にはS206に移行する。一方、上記要件を満たさない場合(NO側)にはS205に移行する。なお、入力値が「0」または「1」で安定しない不定区間では、S204の遅延制御部16はNO側の判定を行なうこととなる。
ステップS205:遅延制御部16は、第1遅延回路21の遅延量を「1」増加させて位相を遅らせる。その後に、遅延制御部16はS204に戻って上記動作を繰り返す。なお、S204のNO側からS205までのループは、テストデータでの不定区間を除外した信号波形の立ち上がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。
ステップS206:遅延制御部16は、第1遅延回路21の現在の遅延量を「delay_start」として記憶部17に一時的に記録する。このS206は、図3のS106の処理に対応する。
ステップS207:遅延制御部16は、クロック信号の立ち上がりのタイミングで、取込部15から値を複数回(n回)取り込む。そして遅延制御部16は、取込部15からn回入力された値が連続して「0」であるか否かを判定する。上記要件を満たす場合(YES側)にはS209に移行する。一方、上記要件を満たさない場合(NO側)にはS208に移行する。なお、入力値が「0」または「1」で安定しない不定区間では、S207の遅延制御部16はNO側の判定を行なうこととなる。
ステップS208:遅延制御部16は、第1遅延回路21の遅延量を「1」増加させて位相を遅らせる。その後に、遅延制御部16はS207に戻って上記動作を繰り返す。なお、S207のNO側からS208までのループは、テストデータでの不定区間を除外した信号波形の立ち下がり位置までデータ信号の取り込み位置をシフトさせる動作に相当する。以上で、図7の説明を終了する。
第3実施形態の設定動作によれば、図3に示す第1実施形態での設定動作の効果に加えて、さらに以下の効果を享受できる。
データ転送装置において、クロックとデータの取り込みタイミングによっては、信号波形の値を不定区間でサンプリングしてしまう可能性もある(図8参照)。不定区間で取り込まれる値は、その時々で「1」になるか「0」になるかが異なることから、符号誤りの原因となる。
そのため、第3実施形態の遅延制御部16では、信号波形の立ち上がり位置および立ち下がり位置を探索するときに、同じ値がn回連続するか否かも判定する。これにより、不定区間を除外した信号波形の立ち上がり位置と立ち下がり位置を精度よく求めることができ、データ信号のより適切な基準取り込み位置を決定することができる。
<実施形態の補足事項>
(1)上記の各実施形態では、2チャネルでのパラレル転送を行うデータ転送装置の例を説明した。しかし、本発明のデータ転送装置のチャネル数は、上記実施形態の例に限定されることなく、例えば、1チャネルのデータ転送装置や、2チャネルを超える複数チャネルでのパラレル転送を行うデータ転送装置にも当然に適用できる。
(1)上記の各実施形態では、2チャネルでのパラレル転送を行うデータ転送装置の例を説明した。しかし、本発明のデータ転送装置のチャネル数は、上記実施形態の例に限定されることなく、例えば、1チャネルのデータ転送装置や、2チャネルを超える複数チャネルでのパラレル転送を行うデータ転送装置にも当然に適用できる。
(2)上記実施形態では、カメラ内の撮像素子12と信号処理回路13とのデータ転送の例を説明したが、本発明のデータ転送装置はカメラ内の他の素子間のデータ転送に適用することもできる。また、本発明のデータ転送装置は、他の電子機器に組み込まれるディジタル処理回路にも適用できる。さらに、本発明のデータ転送装置は、相互に独立した電子デバイス間の有線でのデータ転送にも適用できる。
(3)第2実施形態においても、第3実施形態と同様に信号波形の立ち上がり位置および立ち下がり位置を探索するときに、同じ値がn回連続するか否かを判定してもよい。
なお、本発明は、その精神またはその主要な特徴から逸脱することなく他の様々な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
12…撮像素子、13…信号処理回路、14…遅延処理部、15…取込部、16…遅延制御部、17…記憶部、18…画像処理部、21…第1遅延回路、22…第2遅延回路、23…出力制御回路、24…遅延素子、25…パス、26…セレクタ
Claims (10)
- クロック信号に同期してディジタルのデータ信号を転送するデータ転送装置であって、
前記データ信号に付与される遅延量を制御する遅延部と、
データ通信に先立って送信されるテストデータと前記クロック信号とを用いて、前記遅延部から出力される前記データ信号の取り込みタイミングを取得する測定部と、
前記取り込みタイミングに基づいて、前記データ通信のときの前記データ信号に対する前記遅延量を決定する制御部と、
を備えることを特徴とするデータ転送装置。 - 請求項1に記載のデータ転送装置において、
前記テストデータは、前記クロック信号と同じ周期で交互に値が変化する2値のデータ列であることを特徴とするデータ転送装置。 - 請求項2に記載のデータ転送装置において、
前記測定部は、前記遅延量を段階的に変化させつつ前記テストデータの信号値を順次取得し、前記遅延量が異なる2つの前記テストデータにおける前記信号値の変化から、前記テストデータの信号波形の立ち上がり位置および立ち下がり位置を求め、
前記制御部は、前記信号波形の立ち上がり位置および立ち下がり位置に基づいて前記遅延量を決定することを特徴とするデータ転送装置。 - 請求項3に記載のデータ転送装置において、
前記測定部は、前記信号波形の立ち上がり位置および立ち下がり位置を求めるときに、前記遅延量を同じにして前記テストデータの信号値を複数回取得するとともに、前記信号値が連続して同じか否かを判定し、前記信号値が同じ値となる範囲に基づいて前記遅延量を決定することを特徴とするデータ転送装置。 - 請求項1から請求項4のいずれか1項に記載のデータ転送装置において、
前記データ転送装置は、前記遅延部および前記制御部を有する出力装置と、前記測定部を有する入力装置とで構成され、
前記制御部は、前記測定部からフィードバックされた前記取り込みタイミングに基づいて前記遅延量を決定することを特徴とするデータ転送装置。 - 請求項1から請求項5のいずれか1項に記載のデータ転送装置において、
前記データ転送装置は、前記データ信号を並列して転送する複数のチャネルを有し、
前記遅延部、前記測定部および前記制御部が前記チャネルごとに独立して動作することを特徴とするデータ転送装置。 - 請求項1から請求項6のいずれか1項に記載のデータ転送装置において、
前記データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、
前記データ信号の値に基づいて、前記データ信号の値の変化と前記出力パターンとを検出する監視部と、
前記データ信号の値の変化が検出されたときに、前記出力パターンに対応する前記ジッタの大きさに基づいて前記データ信号のパルス幅を復元する波形調整部と、
をさらに備えることを特徴とするデータ転送装置。 - 請求項1から請求項7のいずれか1項に記載のデータ転送装置において、
前記遅延量を記憶する遅延量記憶部をさらに備え、
前記記憶された遅延量に基づいて動作することを特徴とするデータ転送装置。 - クロック信号に同期してディジタルのデータ信号を転送するデータ転送装置であって、
前記データ信号の値が変化するまでの出力パターンと、該変化後のデータ信号に生じるジッタの大きさとの対応関係を記憶した記憶部と、
前記データ信号の値に基づいて、前記データ信号の値の変化と前記出力パターンとを検出する監視部と、
前記データ信号の値の変化が検出されたときに、前記出力パターンに対応する前記ジッタの大きさに基づいて前記データ信号のパルス幅を復元する波形調整部と、
を備えることを特徴とするデータ転送装置。 - 請求項1から請求項9のいずれか1項に記載のデータ転送装置を備えることを特徴とするカメラ。
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