JP5259074B2 - 半導体集積回路装置 - Google Patents

Description

本発明は半導体集積回路装置に関し、特に、ＣＤＲ（Clock and Data Recovery）回路を含む半導体集積回路装置に適用して有益な技術に関するものである。

例えば、特許文献１には、ジッタトレランス等を拡張可能にするクロックデータリカバリ回路が示されている。このクロックデータリカバリ回路では、データのエッジとクロックのエッジを比較し、その間隔が基準値を下回った場合に、クロックのエッジをデータのエッジから遠ざけるように制御することでクロックの再生を行っている。

また、非特許文献１には、デュオバイナリ伝送方式を用いた伝送システムの構成が示されている。この伝送システムでは、送信側からの２値データ（１，０）をデュオバイナリ伝送方式を用いて受信回路に伝送し、受信回路でクロック信号とデータ信号の再生を行っている。クロック信号の再生は、クロックリカバリ回路が入力信号の中間振幅レベルにおいてクロスポイントを検出することで行われる。データ信号の再生は、再生したクロック信号のタイミングで、入力信号の振幅と２つの参照電圧（中間振幅レベル±Ｖｒｅｆ）とを比較判定することで行われる。そして、この比較判定によって３値データ（２，１，０）が得られ、これをデコードすることでの元の２値データ（１，０）を再生している。
特開２００４−１８０１８８号公報 "12Gb/s Duobinary Signaling with x2 Oversampled Edge Equalization"、2005 IEEE International Solid-State Circuits Conference Digest of Technical Papers、２００５年２月７日、ｐ．７０−７１

近年、ＬＳＩ間あるいは基板間通信の伝送速度が急激に高速化したのに伴い、従来の併進クロックを用いたパラレル伝送方式に代わって、１信号線にデータとクロックの両方を重畳して伝送するシリアル伝送方式が普及している。シリアル伝送方式では１信号線当たりの伝送速度を飛躍的に高める必要があるが、それに伴って、伝送路導体の表皮効果あるいは絶縁材料の誘電損失等により伝送信号の高周波成分の減衰が大きくなり、受信側では入力波形にＩＳＩ（Inter Symbol Interference：符合間干渉）と呼ばれる符号系列に対する依存性が現れ、信号品質が劣化する。そうすると、受信側でのアイパタンが、時間軸方向（幅）、振幅方向（高さ）ともに狭まり受信エラーを引き起こす原因となる。

このようなＩＳＩの発生を許容した上で高速伝送を実現する方式として、非特許文献１に示されるようなデュオバイナリ伝送方式が挙げられる。図１８は、本発明の前提として検討した半導体集積回路装置において、その構成の一例を示す回路図である。この半導体集積回路装置は、非特許文献１に示される受信回路の特徴を反映したものとなっている。図１８に示す半導体集積回路装置は、クロック・データ再生回路ＣＤＲを含み、ＣＤＲは、データ再生回路ＤＲと、クロック再生回路ＣＲと、クロック信号発生回路ＣＬＫ＿ＧＥＮによって構成される。

クロック再生回路ＣＲは、入力データ信号ＤＩＮをＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫの立ち上がりと立ち下がりを用いてそれぞれラッチし、これらのラッチ結果を比較することでＣＬＫ＿ＧＥＮを制御する。ＣＬＫ＿ＧＥＮは、ＣＲでの比較結果に基づいて、適切な位相を備えたＣＬＫを出力する。データ再生回路ＤＲは、ＤＩＮに対してしきい値設定回路ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿Ｌによりそれぞれ異なるしきい値を設定し、ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿Ｌのそれぞれの出力をＣＬＫの立ち上がりでラッチする。そして、この２つのラッチ結果のいずれかをセレクタ回路ＳＥＬを介して出力することでデータ信号ＤＡＴＡを再生する。この際に、ＳＥＬの選択には、１つ前のデータ信号ＤＡＴＡの値を用いる。

図１９は、図１８の半導体集積回路装置を用いた動作の一例を説明するものであり、（ａ）は、入力データ信号に対するデータ再生回路の動作を表す波形図、（ｂ）は、クロック再生回路の動作を表す波形図である。例えば、前述したようなデュオバイナリ伝送方式などを用いると、図１８の入力データ信号ＤＩＮは図１９（ａ）に示すような波形（アイパタン）になる。但し、デュオバイナリ伝送方式に伴うデュオバイナリアイパタンは、図１９（ａ）においてしきい値ＶＴ＿Ｃを中心に小さく開いているアイが閉じたようなパタンを指すこともあり、これと区別して、この小さなアイが開いているものは、ＥＥ（Edge Equalize）−ＮＲＺアイパタンと呼ばれることもある。以降に説明する実施の形態は、このどちらのアイパタンにも同様に適用可能であるため、これらを区別せずに、図１９（ａ）のようなアイパタンを、本明細書ではバイポーラＮＲＺアイパタンと呼ぶことにする。

バイポーラＮＲＺアイパタンでは、時間軸方向で互いに隣合うビット（符号）が干渉する（すなわちＩＳＩが発生する）ことで、ビットパターン（符号列）に応じて波形の軌道が異なることになる。例えば、３ビット分のデータサイクルｔ［−１］，ｔ［０］，ｔ［１］において、‘Ｌ’レベルが３ビット連続した場合には、ｔ［０］からｔ［１］へ向かう軌道が（ＬＬＬ）で示す下側の直線の軌道となる。この際、ｔ［−１］からｔ［０］に向かう軌道は、下側の直線を通る軌道と右肩下がりの軌道との２種類が存在するが、このいずれを通るかはタイミングｔ［−２］でのビットの値によって決まる。

また、‘Ｌ’レベルが２ビット連続した後で‘Ｈ’レベルとなった場合、ｔ［０］からｔ［１］へ向かう軌道は（ＬＬＨ）で示すように右肩上がりで上昇する軌道となる。この際も（ＬＬＬ）の場合と同様に、ｔ［−１］からｔ［０］に向かう軌道は、ｔ［−２］でのビットの値によって決まる。このようにして、その他のビットパターンに対しても、それぞれ図１９（ａ）の（ＬＨＬ），（ＬＨＨ），…，（ＨＨＨ）に示すような軌道を通ることになる。

このようなアイパタンでは、２つのしきい値ＶＴ＿Ｈ，ＶＴ＿Ｌを用いて各ビットの値を判定することが望ましい。すなわち、ｔ［０］に着目した場合、ｔ［−１］のビット値が‘Ｈ’レベルであった場合は図１９（ａ）の太点線に囲まれた比較的広い領域でアイが開き、‘Ｌ’レベルであった場合も一点太破線に囲まれた比較的広い領域でアイが開く。したがって、ｔ［−１］のビット値が‘Ｈ’レベルであった場合は、ｔ［０］において中間レベルのしきい値ＶＴ＿Ｃよりも大きいＶＴ＿Ｈを基準に‘Ｈ’／‘Ｌ’の符号判定を行い、‘Ｌ’レベルであった場合は、ｔ［０］においてＶＴ＿Ｃよりも小さいＶＴ＿Ｌを基準に符号判定を行うと十分に判定マージンを確保できる。

そこで、図１８の構成では、しきい値設定回路ＶＴＳＥＴ＿Ｈでしきい値ＶＴ＿Ｈを設定し、ＶＴＳＥＴ＿ＬでＶＴ＿Ｌを設定している。具体的には、ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿ＬでＤＩＮに対してそれぞれ異なるオフセット電圧を加え、これらの出力を同一のスレッショルド電圧を備えたラッチ回路ＦＦ１８１，ＦＦ１８２でそれぞれラッチすることで異なるしきい値での符号判定を実現している。ＦＦ１８１の出力とＦＦ１８２の出力は、セレクタ回路ＳＥＬに入力され、このＳＥＬの選択は、ＳＥＬの出力（即ち再生データ信号ＤＡＴＡ）に１サイクル遅延回路ＤＬＹ１８１で遅延を加えた値で行われる。これによって、１つ前の符号に応じてＦＦ１８１の出力（ＶＴ＿Ｈでのラッチ結果）とＦＦ１８２の出力（ＶＴ＿Ｌでのラッチ結果）のどちらかを選択可能となる。

一方、このラッチ回路ＦＦ１８１，ＦＦ１８２でのラッチタイミングは、クロック再生回路ＣＲによって制御されたクロック信号ＣＬＫによって定められる。ＣＲでは、図１９（ｂ）に示すような動作が行われる。図１９（ｂ）では、非特許文献１にも示されているように、図１９（ａ）のアイパタンにおける中間レベルのしきい値ＶＴ＿ＣでＤＩＮのエッジを検出し、ＣＬＫの位相を調整している。すなわち、図１９（ａ）から判るように、ＦＦ１８１，ＦＦ１８２でのラッチタイミングは、ＶＴ＿Ｃ上で複数の波形軌道がクロスするポイントでのタイミングにするとよい。そこで、このクロスポイントにＣＬＫの立ち上がりタイミングＴＧｅを合わせ込むため、図１９（ｂ）に示すように、ＣＬＫの立ち上がりタイミングＴＧｅとその両隣の立ち下がりタイミングＴＧｄ，ＴＧｆを使用する。

図１９（ｂ）の例では、ＶＴ＿Ｃを基準電圧としてＤＩＮの符号を判定すると、ＣＬＫの立ち上がりタイミングＴＧｅでは‘Ｌ’と判定され、その左隣の立ち下がりタイミングＴＧｄでも‘Ｌ’と判定され、右隣の立ち下がりエッジＴＧｆでは‘Ｈ’と判定される。したがって、それぞれ異符号に判定されるＴＧｅとその右隣のＴＧｆの間にクロスポイント（ＤＩＮのエッジ）が存在することが判り、このエッジに合わせ込むようにＣＬＫの位相を右側にずらせばよいことが判る。なお、このようにエッジに合わせ込む方式を本明細書ではエッジ合わせ方式と呼ぶことにする。

また、本明細書では、図２１に示すように、合わせ込み対象のクロックタイミングＴＧ２とその左隣に位置する位相比較用のクロックタイミングＴＧ１との間にデータ信号のエッジがある場合には、位相比較信号ＥＡＲＬＹが生成されるものとする。一方、ＴＧ２とその右隣に位置する位相比較用のクロックタイミングＴＧ３との間にデータ信号のエッジがある場合には、位相比較信号ＬＡＴＥが生成されるものとする。図１９（ｂ）の例では、ＴＧｅとＴＧｆの間にＤＩＮのエッジが存在するため、ＬＡＴＥが生成され、これを受けてＣＬＫが右側に修正される。

このような動作を実現するため、図１８の構成では、しきい値設定を行わないＤＩＮを、ラッチ回路ＦＦ１８４によりＣＬＫの立ち上がりでラッチし、ラッチ回路ＦＦ１８３によりＣＬＫの立ち下がりでラッチしている。そして、ＦＦ１８４の出力とＦＦ１８３の出力とをＥＸＯＲ回路ＥＯＲ１８１で比較することで、図１９（ｂ）における立ち上がりタイミングＴＧｅとその右隣の立ち下がりタイミングＴＧｆでのＤＩＮのラッチ結果を比較している。また、ＦＦ１８４の出力とＦＦ１８３の出力を１サイクル遅延回路ＤＬＹ１８２で遅延された信号とをＥＸＯＲ回路ＥＯＲ１８２で比較することで、立ち上がりタイミングＴＧｅとその左隣の立ち下がりタイミングＴＧｄでのＤＩＮのラッチ結果を比較している。クロック信号発生回路ＣＬＫ＿ＧＥＮは、これらの比較結果を反映して、位相を修正したＣＬＫを発生する。

しかしながら、このような構成では、ＤＩＮの波形ばらつきに対する耐性（マージン）を十分に確保できない恐れがある。図２０は、図１９（ａ）に示すアイパタンの実際の状態を示す波形図である。図２０から判るように、図１９（ａ）に示す各波形軌道は実際にはばらつきを持っており、特に、殆どの波形軌道が交わるＶＴ＿Ｃ上のクロスポイントでは、それらのばらつきが重複され、相対的に大きなばらつきが発生することになる。したがって、図１８のクロック再生回路ＣＲを用いて、このクロスポイントに対してＣＬＫの立ち上がりエッジを合わせ込もうとすると、ＣＬＫ＿ＧＥＮから出力されるＣＬＫの位相も大きくばらつくことになり、これに伴いＤＲで正しいＤＡＴＡを再生できない、またはＣＲで適切なＣＬＫを再生できないなどの恐れがある。

そこで、本発明の目的の一つは、入力波形のばらつきに対して十分なマージンを備えた半導体集積回路装置を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置は、クロック・データ再生回路を含むものとなっている。クロック・データ再生回路は、入力データ信号をクロック信号によりそれぞれ異なる複数のしきい値を論理判定基準としてラッチし、このラッチ結果を処理することで再生データ信号および位相比較信号の組合せからなる候補を２種類出力する第２回路と、この２種類の候補の一方を選択して出力する第３回路とを備える。そして、この第３回路は、着目データサイクルにおいてどちらの候補を選択するかを、１つ前のデータサイクルにおける再生データ信号の符号に基づいて行うことが特徴となっている。

このように、再生データ信号のみならず、着目データサイクルにおける位相比較信号も１つ前のデータサイクルにおける再生データ信号の符号に基づいて選択及び決定することで、従来のように位相比較信号の選択子がない場合（例えば１つのしきい値でのラッチ結果のみで決める場合）に比べて、入力波形のばらつきに対するマージンを向上させることが可能になる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、入力波形のばらつきに対して十分なマージンを備えたクロック・データ再生回路を含む半導体集積回路装置を実現可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その構成の一例を示すブロック図である。本実施の形態１の半導体集積回路装置は、クロック・データ再生回路ＣＤＲを含んだものとなっている。ＣＤＲは、クロック・データ判定回路ＣＤ＿ＪＧＥと、クロック信号発生回路ＣＬＫ＿ＧＥＮによって構成される。ＣＤ＿ＪＧＥは、複数のしきい値設定回路ＶＴＳＥＴ１〜ＶＴＳＥＴｎ（ｎ≧２）と、論理回路ＬＯＧと、セレクタ回路ＳＥＬと、１サイクル遅延回路ＤＬＹ１によって構成される。ＣＤ＿ＪＧＥは、入力データ信号ＤＩＮをクロック信号ＣＬＫのタイミングで符号判定し、再生データ信号ＤＡＴＡを出力すると共に、ＤＩＮの位相に対してＣＬＫの位相が適切かを比較判定し、その結果となる位相比較信号ＥＡＲＬＹ，ＬＡＴＥをＣＬＫ＿ＧＥＮに向けて出力する。ＣＬＫ＿ＧＥＮは、ＥＡＲＬＹ，ＬＡＴＥに基づいて、位相を修正したＣＬＫを出力する。このＣＬＫは、ＬＯＧに入力されると共に、再生クロック信号としても用いられる。

ＶＴＳＥＴ１〜ＶＴＳＥＴｎは、ＤＩＮに対してそれぞれ異なるしきい値電圧を設定する。ＬＯＧは、これらのしきい値電圧が設定された信号をＣＬＫによってラッチし、そのラッチ結果に対して各種判定等の処理を行い、データ信号と位相比較信号の組合せからなる２通りの信号群｛（ＤＡＴＡ１，ＥＡＲＬＹ１，ＬＡＴＥ１）および（ＤＡＴＡ０，ＥＡＲＬＹ０，ＬＡＴＥ０）｝を候補として出力する。ＳＥＬは、この２通りの候補のいずれかを選択して出力する。この選択されたデータ信号が再生データ信号ＤＡＴＡとなり、選択された位相比較信号ＥＡＲＬＹ，ＬＡＴＥが、ＣＬＫ＿ＧＥＮに向けた出力信号となる。ここで、ＳＥＬの選択は、再生データ信号ＤＡＴＡをＤＬＹ１によって１サイクル遅延させた値で行う。すなわち、着目データサイクルにおける再生データ信号ＤＡＴＡおよび位相比較信号ＥＡＲＬＹ，ＬＡＴＥを、その１つ前のデータサイクルにおける再生データ信号ＤＡＴＡの値に基づいて決定する構成となっている。

この構成は、前述した図１８の構成と異なり、着目データサイクルの再生データ信号ＤＡＴＡに加えて位相比較信号ＥＡＲＬＹ，ＬＡＴＥも、前データサイクルの再生データ信号ＤＡＴＡの値に基づいて決定していることが主要な特徴となっている。これによって、詳細は後述するが、入力データ信号ＤＩＮの波形ばらつきに対するマージンを向上させることが可能となる。

図２は、図１の半導体集積回路装置の詳細な構成例を示す回路図である。図２に示す半導体集積回路装置は、そのクロック・データ判定回路ＣＤ＿ＪＧＥ２が、２つのしきい値設定回路ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿Ｌと、論理回路ＬＯＧ２と、セレクタ回路ＳＥＬと、１サイクル遅延回路ＤＬＹ１によって構成されている。ＬＯＧ２は、ＶＴＳＥＴ＿Ｈの出力を受けて各種比較判定を行い、信号群（ＤＡＴＡ１，ＥＡＲＬＹ１，ＬＡＴＥ１）を出力する比較回路ＣＭＰ２１と、同様にＶＴＳＥＴ＿Ｌの出力を受けて信号群（ＤＡＴＡ０，ＥＡＲＬＹ０，ＬＡＴＥ０）を出力する比較回路ＣＭＰ２２を含んでいる。

ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿Ｌは、例えば、入力データ信号ＤＩＮに対してそれぞれ異なるオフセット電圧を加える回路となっている。ここでは、ＶＴＳＥＴ＿Ｈの方がＶＴＳＥＴ＿Ｌよりもオフセット電圧の値が小さいものとする。ＶＴＳＥＴ＿Ｈからの出力とＶＴＳＥＴ＿Ｌからの出力を同じ電圧レベルで判定した場合、ＶＴＳＥＴ＿Ｈの出力を判定することはＤＩＮに対して相対的に高いしきい値電圧で判定することに等しくなり、ＶＴＳＥＴ＿Ｌの出力を判定することはＤＩＮに対して相対的に低いしきい値電圧で判定することに等しくなる。

比較回路ＣＭＰ２１は、ラッチ回路ＦＦ２０〜ＦＦ２２と、ＥＸＯＲ回路ＥＯＲ２０，２１によって構成される。ＦＦ２０は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫ＿０の立ち上がりタイミングでラッチする。ＦＦ２１は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫ＿９０の立ち上がりタイミングでラッチし、ＦＦ２２は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿９０の立ち下がりタイミングでラッチする。なお、ＣＬＫ＿９０は、ＣＬＫ＿０から９０度位相をずらしたものである。ＥＯＲ２０は、ＦＦ２０の出力とＦＦ２１の出力をＥＸＯＲ演算し、その結果を位相比較信号ＥＡＲＬＹ１として出力する。ＥＯＲ２１は、ＦＦ２０の出力とＦＦ２２の出力をＥＸＯＲ演算し、その結果を位相比較信号ＬＡＴＥ１として出力する。また、ＦＦ２０の出力は、データ信号ＤＡＴＡ１となる。

比較回路ＣＭＰ２２も、入出力先が異なる以外ＣＭＰ２１と同様な構成になっており、ラッチ回路ＦＦ２３〜ＦＦ２５と、ＥＸＯＲ回路ＥＯＲ２２，２３によって構成される。ＦＦ２３は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿０の立ち上がりタイミングでラッチする。ＦＦ２４は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿９０の立ち上がりタイミングでラッチし、ＦＦ２５は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿９０の立ち下がりタイミングでラッチする。ＥＯＲ２２は、ＦＦ２３の出力とＦＦ２４の出力をＥＸＯＲ演算し、その結果を位相比較信号ＥＡＲＬＹ０として出力する。ＥＯＲ２３は、ＦＦ２３の出力とＦＦ２５の出力をＥＸＯＲ演算し、その結果を位相比較信号ＬＡＴＥ０として出力する。また、ＦＦ２３の出力は、データ信号ＤＡＴＡ０となる。

図３は、図２の半導体集積回路装置の動作例を説明するものであり、（ａ）は、入力データ信号に対するデータ再生およびクロック再生の動作を表す波形図、（ｂ）は、クロック再生のより詳細な動作を表す波形図である。図２の構成では、図３（ａ）に示すように、３ビット分のデータサイクルｔ［−１］，ｔ［０］，ｔ［１］において、中間レベルよりも高いしきい値ＶＴ＿Ｈと低いしきい値ＶＴ＿Ｌの両方で符号判定および位相比較を行っている。そして、ＶＴ＿Ｈでの判定・比較結果とＶＴ＿Ｌでの判定・比較結果のどちらを用いるかを前データサイクルの再生データ（すなわち符号判定結果）の値に応じて定めている。

例えば、ｔ［０］を着目データサイクルとすると、ｔ［−１］での符号判定結果が‘Ｈ’であった場合はＶＴ＿Ｈでの判定・比較結果を選択し、‘Ｌ’であった場合はＶＴ＿Ｌでの判定・比較結果を選択する。ここでは、位相比較方式として、図１９で述べたエッジ合わせ方式と異なり、前述した特許文献１に記載されているような方式（本明細書ではアイトラック方式と呼ぶ）を用いている。アイトラック方式では、図３（ａ）に示すように、符号判定用のラッチタイミング（●印）ＴＧｂから所定の時間（ここではデータサイクル時間の１／４（＝位相９０度）とする）だけ離した位置に位相比較用のラッチタイミング（×印）ＴＧａ，ＴＧｃを設け、この３つのタイミングでのラッチ結果が全て同じになるようにクロック位相を制御する。

これを概念的に説明すると、ｔ［０］を着目データサイクルとした場合、図１９で述べたようにｔ［−１］での符号判定結果が‘Ｈ’であった場合は太点線で示すアイが開くが、このアイの中にＶＴ＿Ｈ上の（●印）および（×印）が全て入るように制御する。同様に、ｔ［−１］での符号判定結果が‘Ｌ’であった場合は一点太破線で示すアイが開くが、このアイの中にＶＴ＿Ｌ上の（●印）および（×印）が全て入るように制御する。

このようなアイトラック方式の位相比較を行うため、図２の構成例では、２系統のクロック信号ＣＬＫ＿０，ＣＬＫ９０を用いて図３（ｂ）に示すような動作を行っている。図３（ｂ）の例では、例えば、前データサイクルの符号判定結果が‘Ｈ’であるとして、着目データサイクルにおいてＶＴ＿Ｈの位置で位相比較を行っている。具体的には、ＶＴ＿Ｈをしきい値として、ＣＬＫ＿９０の立ち上がりタイミングＴＧａとその次の立ち下がりタイミングＴＧｃとＣＬＫ＿０の立ち上がりタイミングＴＧｂとでＤＩＮのラッチを行う。この例では、ＴＧａでのラッチ結果が‘Ｌ’、ＴＧｂでのラッチ結果が‘Ｈ’、ＴＧｃでのラッチ結果が‘Ｈ’となる。したがって、これらのラッチ結果が全て‘Ｈ’となるようにクロック信号ＣＬＫ＿０，ＣＬＫ９０を右側にシフトするように制御する。

図２の比較回路ＣＭＰ２１において、このＴＧａでのラッチ結果はＦＦ２１の出力に対応し、ＴＧｂでのラッチ結果はＦＦ２０の出力に対応し、ＴＧｃでのラッチ結果はＦＦ２２の出力に対応する。ＦＦ２０の出力とＦＦ２１の出力とのＥＯＲ２０での比較結果が異なる場合は、ＥＡＲＬＹ１が‘Ｈ’となる。アイトラック方式におけるＥＡＲＬＹは、図３（ａ），（ｂ）におけるタイミングＴＧｂ等が左側に偏り過ぎということを意味する。したがって、前データサイクルの符号判定結果が‘Ｈ’として、このＥＡＲＬＹ１の‘Ｈ’がセレクタ回路ＳＥＬを介してＥＡＲＬＹに出力された場合は、ＣＬＫ＿ＧＥＮによって、ＣＬＫ＿０，ＣＬＫ９０を右側にシフトするような制御が行われる。

一方、ＦＦ２０の出力とＦＦ２２の出力とのＥＯＲ２１での比較結果が異なる場合は、ＬＡＴＥ１が‘Ｈ’となる。アイトラック方式におけるＬＡＴＥは、図３（ａ），（ｂ）におけるタイミングＴＧｂ等が右側に偏り過ぎということを意味する。したがって、前データサイクルの符号判定結果が‘Ｈ’として、このＬＡＴＥ１の‘Ｈ’がセレクタ回路ＳＥＬを介してＬＡＴＥに出力された場合は、ＣＬＫ＿ＧＥＮによって、ＣＬＫ＿０，ＣＬＫ９０を左側にシフトするような制御が行われる。また、前データサイクルのデータが‘Ｈ’の場合は、ＦＦ２０の出力（図３のタイミングＴＧｂのラッチ結果）がＳＥＬを介して再生データ信号ＤＡＴＡとして出力される。なお、図１９（ｂ）で述べたようなエッジ合わせ方式では、ＬＡＴＥの発生時にクロック信号を右側にシフトするような制御を行ったが、アイトラック方式では制御方向がその逆になっている。

比較回路ＣＭＰ２２においても同様に、ＴＧａ、ＴＧｂおよびＴＧｃでのラッチ結果が、それぞれＦＦ２４、ＦＦ２３およびＦＦ２５の出力に対応する。ＦＦ２３とＦＦ２４のＥＯＲ２２での比較結果が異なる場合は、ＥＡＲＬＹ０が‘Ｈ’となり、ＦＦ２３とＦＦ２５のＥＯＲ２３での比較結果が異なる場合は、ＬＡＴＥ０が‘Ｈ’となる。したがって、前データサイクルのデータが‘Ｌ’として、このＥＡＲＬＹ０やＬＡＴＥ０の‘Ｈ’がＳＥＬを介してＥＡＲＬＹやＬＡＴＥに出力された場合は、前述したような位相制御がＣＬＫ＿ＧＥＮによって行われる。なお、前データサイクルのデータが‘Ｌ’の場合は、ＦＦ２３からのＤＡＴＡ０がＳＥＬを介して再生データ信号ＤＡＴＡとして出力される。

以上、図２および図３に示すような構成および動作を用いると、入力データ信号ＤＩＮの波形ばらつきに対するマージンを向上させることが可能となる。すなわち、例えば、図３（ａ）においてｔ［−１］での符号判定結果が‘Ｈ’の場合、ｔ［０］では、しきい値ＶＴ＿Ｈの位置で、太点線で示したアイに対応する限られた数本の波形軌道を対象として位相比較結果を生成すればよい。したがって、この位相比較に関連する波形軌道のばらつき量が、図１９や図２０で述べたような、ほぼ全ての波形軌道が交わるＶＴ＿Ｃ上のクロスポイントでのばらつき量に比べて相対的に小さくなり、ＣＬＫ＿ＧＥＮから出力される再生クロック信号（ＣＬＫ＿０，ＣＬＫ＿９０）の位相ばらつきも小さくなる。

また、図２および図３での位相比較方式では、図３（ａ）等から判るように、ＶＴ＿Ｈの位置では太点線で示したアイを対象とし、ＶＴ＿Ｌの位置では一点太破線で示したアイを対象として、それぞれのアイを実際に監視しながら正確に符号判定できるタイミングにクロック信号の位相を合わせ込んでいく方式となっている。一方、図１９や図２０で述べたような位相比較方式は、実際にアイを監視することなくクロック信号の位相を合わせ込んでいく方式と言える。したがって、図１９や図２０で述べたような位相比較方式に比べて、より正確に符号判定できるタイミングにクロック信号の位相を合わせ込むことが可能となる。

さらに、図２および図３の構成および動作を用いると、図３におけるしきい値ＶＴ＿Ｈ，ＶＴ＿Ｌの設定値を、各アイの中でマージンが大きくなる任意の位置に容易に設定することが可能となる。例えば、ＶＴ＿Ｈの場合、理想的には、時間軸方向（横軸）で最もマージンが大きくなる設定値は、図１９に示したような（ＨＨＬ）の軌道と（ＬＨＨ）の軌道が交わる位置を通る設定値である。しかしながら、この場合、例えば（ＨＨＬ）の軌道が電圧方向（縦軸）にばらついた場合に、この縦軸に対してマージンが少なくなる恐れがある。このような場合、ＶＴ＿Ｈの設定値を若干下げ、中間レベル（ＶＴ＿Ｃ）に近づければよい。図２および図３の構成および動作では、ＶＴＳＥＴ＿Ｈによってしきい値ＶＴ＿Ｈを設定すれば、後は、そのしきい値において時間軸方向でマージンが確保できるタイミングにクロック信号ＣＬＫが自動的に調整されるため、任意のしきい値を容易に設定可能となる。

このようなことから、ＤＩＮにある程度の波形ばらつきが生じても、正しいデータ信号、または正しいクロック信号を再生することができ、ＤＩＮの波形ばらつきに対するマージンを向上させることが可能となる。

つぎに、図１の半導体集積回路装置（クロック・データ再生回路ＣＤＲ）の適用例について説明する。図１３は、図１の半導体集積回路装置を適用した伝送システムの構成例を示す概略図である。図１３に示す伝送システムは、送信回路ＬＳＩ＿ｔｘと、受信回路ＬＳＩ＿ｒｘと、これらを接続する伝送線路ＭＳによって構成される。ＬＳＩ＿ｔｘは、例えば１つの半導体チップからなり、送信符号列（送信データ）ＤＡＴＡ＿ｔｘを送信用発振回路ＰＬＬ＿ｔｘからのクロック信号ＣＬＫ＿ｔｘに同期して送出する。このとき、送信側等化器ＥＱによって、送信側等化（送信側ＦＦＥ：Feed Forward Equalization）を行うことが多い。この等化処理が行われた信号は、ドライバ回路ＤＲＶおよび出力ピンＰｔｘを介してＭＳに送出される。

一方、ＬＳＩ＿ｔｘは、例えば１つの半導体チップからなり、ＭＳを介して伝送された信号を入力ピンＰｒｘから受信する。このとき、Ｐｒｘからの受信信号は、図１９等で述べたようなバイポーラＮＲＺアイパタンとなる。この受信信号は、アンプ回路ＡＭＰで増幅され、クロック・データ再生回路ＣＤＲに入力される。このＣＤＲは、前述した図１のような構成を備えており、１本の入力データ信号ＤＩＮを用いて再生データ信号ＤＡＴＡと再生クロック信号ＣＬＫを生成する。これらの生成信号は、例えば図示しないＦＩＦＯ（First In First Out）回路等に入力され、ここでＬＳＩ＿ｔｘの内部クロック信号への同期が行われる。

また、ＣＤＲに対しては、受信用発振回路ＰＬＬ＿ｒｘから、それぞれ位相が異なる複数（ここでは１６相）のクロック信号ＣＬＫ＿φ１〜ＣＬＫ＿φ１６が入力される。ここで、ＰＬＬ＿ｔｘとＰＬＬ＿ｒｘの発振周波数は、完全に一致しているとは限らない。そこで、ＣＤＲは、ＰＬＬ＿ｒｘが出力した多相クロック信号ＣＬＫ＿φ１〜ＣＬＫ＿φ１６から、ＤＩＮに基づいて適切な１相を逐次選択することで、クロック信号ＣＬＫの再生を行う。また同時にＤＩＮの符号判定（すなわちデータ信号ＤＡＴＡの再生）も行う。

図１４は、図１３に示す伝送システムの実装形態の一例を示す斜視図である。図１４は、例えば、サーバ、ＲＡＩＤ（Redundant Array of Inexpensive Disks）、ルータ等のシステムの内部構成例を示しており、サーバ等の筐体ＣＳに取り付けられたバックプレーンメインボードＭＢと、ＭＢ上の複数のコネクタＣＮにそれぞれ接続される複数のドータカードＣＲＤなどを含んだものとなっている。ドータカードＣＲＤの一つには送信回路ＬＳＩ＿ｔｘが備わり、他の一つには受信回路ＬＳＩ＿ｒｘが備わり、ＬＳＩ＿ｔｘからＬＳＩ＿ｒｘへのデータ伝送を、ＭＢ上の伝送線路を介して行っている。この伝送線路の長さは、例えば１ｍ程度に及ぶこともある。

このような場合、受信回路ＬＳＩ＿ｒｘ側で前述したバイポーラＮＲＺアイパタンを受信する伝送方式を用いることで、高速通信を実現することが可能となる。さらに、ＬＳＩ＿ｒｘ内のクロック・データ再生回路ＣＤＲに図１等の構成を適用することで、伝送波形のジッタ等に対するマージンを向上させることができ、より高速化を図ることが可能となる。なお、ここでは、バックプレーンメインボードＭＢでのデータ伝送を例としたが、勿論これに限定されるものではなく、例えば、３０ｃｍ程度に及ぶ伝送線路を用いた同一プリント基板上のＬＳＩ間のデータ伝送や，１０ｍ程度に及ぶ同軸ケーブルなどを用いたデータ伝送などに適用した場合でも有益な効果が得られる。

図１５は、図１３の伝送システムにおいて、そのクロック・データ再生回路の構成例を示すブロック図である。図１５に示すクロック・データ再生回路ＣＤＲは、入力データ信号ＤＩＮおよび再生クロック信号ＣＬＫ等を受けて、再生データ信号ＤＡＴＡおよび位相比較信号ＥＡＲＬＹ，ＬＡＴＥを出力するクロック・データ判定回路ＣＤ＿ＪＧＥと、位相比較信号を受けてＣＬＫを修正するクロック信号発生回路ＣＬＫ＿ＧＥＮによって構成される。このＣＤ＿ＪＧＥは、図１等に示したような構成および動作を備えている。ここでは、図１等に含まれるＣＬＫ＿ＧＥＮの詳細な構成および動作の一例について説明を行う。

ＣＬＫ＿ＧＥＮは、多数決判定回路Ｍ＿ＪＧＥと、位相選択回路ＰＨ＿ＳＥＬと、クロック信号選択回路ＣＫ＿ＳＥＬと、クロック遅延回路ＣＫ＿ＤＬＹなどによって構成される。多数決判定回路Ｍ＿ＪＧＥは、ＣＤ＿ＪＧＥから各データサイクル毎に出力される位相比較信号ＥＡＲＬＹ，ＬＡＴＥを複数データサイクル分集計し、それを多数決判定することで位相制御信号ＵＰまたはＤＯＷＮを出力する。例えば、ＥＡＲＬＹの発生回数がＬＡＴＥの発生回数よりも多かった場合、ＣＬＫの位相を遅らせる制御信号となるＤＯＷＮを出力する。その逆の場合は、ＣＬＫの位相を早める制御信号となるＵＰを出力する。

位相選択回路ＰＨ＿ＳＥＬは、例えば、１６ビットのシフトレジスタ等によって構成され、ＵＰが入力された場合は右シフト、ＤＯＷＮが入力された場合は左シフトといった動作を行う。ＰＨ＿ＳＥＬが出力する１６ビット分の選択信号Ｓ１〜Ｓ１６は、いずれか１本が活性化されるが、その活性化される選択信号の位置が右シフトまたは左シフトに応じて移動する。クロック信号選択回路ＣＫ＿ＳＥＬは、図１３の受信用発振回路ＰＬＬ＿ｔｘからの１６相のクロック信号ＣＫ＿φ１〜ＣＫ＿φ１６の中から選択信号Ｓ１〜Ｓ１６に応じた１相のクロック信号選択し、それを再生クロック信号ＣＬＫとして出力する。また、例えば、図２に示したようにＣＤ＿ＪＧＥに対して２本のクロック信号ＣＬＫ＿０，ＣＬＫ＿９０を入力するような場合には、クロック遅延回路ＣＫ＿ＤＬＹが再生クロック信号ＣＬＫに対して所定の遅延を加えてＣＤ＿ＪＧＥに供給する。

図１６は、図１５のクロック・データ再生回路において、そのクロック信号発生回路の動作の一例を説明する概略図である。クロック・データ再生回路ＣＬＫ＿ＧＥＮは、位相比較信号ＥＡＲＬＹ，ＬＡＴＥを受けて、常にアイの中心で符号判定ができるように、多相クロック信号ＣＫ＿φ１〜ＣＫ＿φ１６の中から１相を選択する動作を行う。ＣＫ＿φ１〜ＣＫ＿φ１６は、ＣＬＫ＿φ［ｎ＋１］がＣＬＫ＿φ［ｎ］に対して同じ方向に所定の位相（ここでは２２．５（３６０／１６）度）だけずれたものとなっている。以下では、図３で述べたようなアイトラック方式での位相比較を行う場合を例として説明する。

アイトラック方式では、再生クロック信号ＣＬＫの立ち上がりタイミング（すなわち符号判定のタイミング）と入力データ信号波形（ＤＩＮ波形）におけるエッジとが近づきすぎた場合に、エッジから遠ざけるように多相クロック信号を順次ずらしながら選択していく。図１６の例では、最初に、クロック信号ＣＬＫ＿φ１を選択している。その後、ＳＴ１６０において、再生クロック信号ＣＬＫの立ち上がりタイミングとＤＩＮの立ち上がりエッジが近づくと、ＣＤ＿ＪＧＥからＥＡＲＬＹが出力され、Ｍ＿ＪＧＥからＤＯＷＮが出力される。これによって、ＰＨ＿ＳＥＬを介してＣＫ＿ＳＥＬがクロック信号ＣＬＫ＿φ２を選択し、ＣＬＫ＿φ２を再生クロック信号ＣＬＫとして出力する。

その後、ＳＴ１６１においても、ＣＬＫの立ち上がりタイミングとＤＩＮの立ち上がりエッジが近いと判定され、同様にして、ＣＫ＿ＳＥＬがクロック信号ＣＬＫ＿φ３を選択し、ＣＬＫ＿φ３を再生クロック信号ＣＬＫとして出力する。一方、ＳＴ１６２において、ＣＬＫの立ち上がりタイミングとＤＩＮの立ち下がりエッジが近づくと、ＣＤ＿ＪＧＥからＬＡＴＥが出力され、Ｍ＿ＪＧＥからＵＰが出力される。これによって、ＰＨ＿ＳＥＬを介してＣＫ＿ＳＥＬがクロック信号ＣＬＫ＿φ２を選択し、ＣＬＫ＿φ２を再生クロック信号ＣＬＫとして出力する。

なお、図１６では、説明を容易にするため、ある１つのデータサイクル（ビットレートＴｃ）で位相比較を行った結果が直ぐに反映される動作としたが、実際には、例えば図１７に示すような動作となる。図１７は、図１６の動作を補足する説明図である。図１７では、複数データサイクル（複数のビットレートＴｃ）を位相検出期間Ｔｐとして、この期間内で、各データサイクルの位相比較結果を平均化している。これは、図１５における多数決判定回路Ｍ＿ＪＧＥの動作に該当する。更に、その平均化された結果は、クロック信号ＣＫを選択し直すのに必要な時間（クロックディレイＴｄ）を経た後で、再生クロック信号ＣＬＫに反映されることになる。したがって、Ｔｐ＋Ｔｄとなるクロック制御間隔Ｔｇ毎に再生クロック信号ＣＬＫの位相が修正される。

以上、本実施の形態１の半導体集積回路装置を用いることで、入力データ信号の波形ばらつきに対するマージンを向上させることが可能となる。また、本実施の形態１の半導体集積回路装置を伝送システムに適用することで、高速伝送が実現可能となる。

（実施の形態２）
本実施の形態２では、図１に示した半導体集積回路装置における、図２とは異なる詳細な構成例を説明する。前述した図２では、各データサイクルにおいてクロック信号ＣＬＫ＿０の立ち上がりタイミングを用いて符号判定等を行うフルレートと呼ばれる構成を示した。本実施の形態２の半導体集積回路装置は、これとは異なりハーフレートと呼ばれる構成を用いていることが主要な特徴となっている。ハーフレート構成では、クロック信号の周波数を半分に落とし、立ち上がり及び立ち下がりの両タイミングを用いて符号判定等を行う。

図４は、本発明の実施の形態２による半導体集積回路装置において、図１の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）におけるセレクタ論理回路の論理内容を示す説明図である。図５は、本発明の実施の形態２による半導体集積回路装置において、ハーフレート構成を用いた場合の符号判定および位相比較の動作例を説明する波形図であり、（ａ）は図４の動作例を示すものであり、（ｂ）はその他の動作例を示すものである。

まず、理解を容易にするため、図５によりハーフレート構成を用いた場合の動作から説明を行う。ハーフレート構成では、図５（ａ）における入力データ信号ＤＩＮのバイポーラＮＲＺアイパタンに示すように、位相比較を一部省略したような動作が行われる。図３（ａ）に示したフルレート構成では、しきい値ＶＴ＿Ｈ側としきい値ＶＴ＿Ｌ側の位相比較を全てのデータサイクルｔ［−１］，ｔ［０］，ｔ［１］で行っているのに対して、図５（ａ）では、ＶＴ＿Ｈ側の位相比較をｔ［−１］，ｔ［１］で行い、ＶＴ＿Ｌ側の位相比較をｔ［０］で行っている。すなわち、各しきい値での位相比較を１データサイクル置きに行い、かつ各データサイクル毎に、いずれか一方のしきい値のみで位相比較を行っている。

また、図５（ａ）のクロック信号ＣＬＫ＿０に示すように、クロック信号の周波数は図２および図３の場合の半分であり、例えばｔ［−１］では立ち上がりタイミングで符号判定ラッチを行い、次のｔ［０］では立ち下がりタイミングで符号判定ラッチを行う。このようなハーフレート構成を用いると、フルレート構成に比べて内部動作速度が半分になるため、省電力化や場合によっては省面積化を図ることが可能となる。更に、位相比較を一部省略することで、更なる省電力化や省面積化を図ることが可能となる。

図５（ｂ）は、図５（ａ）から、更に位相比較を一部省略した動作を示しており、図５（ａ）に対して、各データサイクルにおけるＶＴ＿Ｈ側およびＶＴ＿Ｌ側で、それぞれ位相比較用のラッチが１つずつ省略されている。また、各しきい値においては、各データサイクル毎に前側の位相比較用のラッチと後側の位相比較用のラッチが交互に省略され、各データサイクルにおいては、各しきい値毎に省略されるラッチの位置が異なっている。これによって、ＶＴ＿Ｈ側では、ｔ［−１］でＥＡＲＬＹのみの比較が行われ、ｔ［０］でＬＡＴＥのみの比較が行われ、ＶＴ＿Ｌ側では、ｔ［−１］でＬＡＴＥのみの比較が行われ、ｔ［０］でＥＡＲＬＹのみの比較が行われる。

このような動作を実現する構成として、ここでは図５（ａ）を代表とし、その構成例を図４で説明する。図４に示す半導体集積回路装置は、クロック・データ判定回路ＣＤ＿ＪＧＥ４と、クロック信号発生回路ＣＬＫ＿ＧＥＮから構成される。ＣＤ＿ＪＧＥ４は、しきい値設定回路ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿Ｌと、論理回路ＬＯＧ４と、セレクタ論理回路ＳＥＬ＿ＬＯＧと、バス信号選択回路ＩＮＤ＿ＳＥＬ４１と、１サイクル遅延回路ＤＬＹ１を含んでいる。ＶＴＳＥＴ＿Ｈ，ＶＴＳＥＴ＿Ｌは、実施の形態１と同様なものである。

論理回路ＬＯＧ４は、１２個のラッチ回路ＦＦ４０〜ＦＦ５１と、４個のＥＸＯＲ回路ＥＯＲ４０〜ＥＯＲ４３を含む。ＦＦ４０は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫ＿０の立ち上がりでラッチし、そのラッチ結果を信号ＤＡＴＡ＿Ｈ１としてＳＥＬ＿ＬＯＧに出力する。ＦＦ４１は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿０の立ち下がりでラッチし、そのラッチ結果をＦＦ４８によりＣＬＫ＿０の立ち上がりのタイミングで取り直し、ＦＦ４８のラッチ結果を信号ＤＡＴＡ＿Ｈ０としてＳＥＬ＿ＬＯＧに出力する。ＦＦ４２は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿０の立ち上がりでラッチし、そのラッチ結果を信号ＤＡＴＡ＿Ｌ１としてＳＥＬ＿ＬＯＧに出力する。ＦＦ４３は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿０の立ち下がりでラッチし、そのラッチ結果をＦＦ４９によりＣＬＫ＿０の立ち上がりのタイミングで取り直し、ＦＦ４９のラッチ結果を信号ＤＡＴＡ＿Ｌ０としてＳＥＬ＿ＬＯＧに出力する。

ＦＦ４４は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫ＿４５Ｎの立ち上がりでラッチし、そのラッチ結果をＥＯＲ４０に出力する。ＦＦ４５は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿ＧＥＮからのクロック信号ＣＬＫ＿４５Ｐの立ち上がりでラッチし、そのラッチ結果をＥＯＲ４１に出力する。ＦＦ４６は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿４５Ｎの立ち下がりでラッチし、そのラッチ結果をＦＦ５０によりＣＬＫ＿０の立ち上がりのタイミングで取り直し、ＦＦ５０のラッチ結果をＥＯＲ４２に出力する。ＦＦ４７は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿４５Ｐの立ち下がりでラッチし、そのラッチ結果をＦＦ５１によりＣＬＫ＿０の立ち上がりのタイミングで取り直し、ＦＦ５１のラッチ結果をＥＯＲ４３に出力する。

ＥＯＲ４０は、ＦＦ４０のラッチ結果とＦＦ４４のラッチ結果をＥＸＯＲ演算し、その演算結果を信号ＥＡＲＬＹ＿Ｈ１としてＳＥＬ＿ＬＯＧに出力する。ＥＯＲ４１は、ＦＦ４０のラッチ結果とＦＦ４５のラッチ結果をＥＸＯＲ演算し、その演算結果を信号ＬＡＴＥ＿Ｈ１としてＳＥＬ＿ＬＯＧに出力する。ＥＯＲ４２は、ＦＦ４９のラッチ結果とＦＦ５０のラッチ結果をＥＸＯＲ演算し、その演算結果を信号ＥＡＲＬＹ＿Ｌ０としてＳＥＬ＿ＬＯＧに出力する。ＥＯＲ４３は、ＦＦ４９のラッチ結果とＦＦ５１のラッチ結果をＥＸＯＲ演算し、その演算結果を信号ＬＡＴＥ＿Ｌ０としてＳＥＬ＿ＬＯＧに出力する。

ＳＥＬ＿ＬＯＧへのこのような各入力信号は、図５（ａ）に示す各ラッチ箇所に対応するものとなっている。まず、ＤＡＴＡ＿Ｈ０等の「Ｈ０」は、「Ｈ」がしきい値ＶＴ＿Ｈ側を意味し、「０」は、ＣＬＫ＿０の立ち下がりでラッチされるデータサイクル（ｔ［−２］，ｔ［０］，ｔ［２］，…）を意味する。また、ＤＡＴＡ＿Ｌ１等の「Ｌ１」は、「Ｌ」がしきい値ＶＴ＿Ｌ側を意味し、「１」は、ＣＬＫ＿０の立ち上がりでラッチされるデータサイクル（ｔ［−１］，ｔ［１］，ｔ［３］，…）を意味する。

図５（ａ）において、符号判定は、全てのデータサイクルにおいてＶＴ＿Ｈ側とＶＴ＿Ｌ側で行うため、ＣＬＫ＿０の立ち下がりのデータサイクルでＤＡＴＡ＿Ｈ０およびＤＡＴＡ＿Ｌ０が出力され、ＣＬＫ＿０の立ち上がりのデータサイクルでＤＡＴＡ＿Ｈ１およびＤＡＴＡ＿Ｌ１が出力される。一方、前述したように位相比較が一部省略されるため、ＣＬＫ＿０の立ち下がりのデータサイクルでは、ＶＴ＿Ｌ側のみの位相比較結果に該当するＥＡＲＬＹ＿Ｌ０およびＬＡＴＥ＿Ｌ０が出力され、ＣＬＫ＿０の立ち上がりのデータサイクルでは、ＶＴ＿Ｈ側のみの位相比較結果に該当するＥＡＲＬＹ＿Ｈ１およびＬＡＴＥ＿Ｈ１が出力される。

なお、ＥＡＲＬＹ＿Ｌ０およびＬＡＴＥ＿Ｌ０は、ＣＬＫ＿０の立ち下がりでのラッチ結果（例えばｔ［０］のＶＴ＿Ｌ側の●印に対応）と、その両隣で位相を４５度ずらしたＣＬＫ＿４５ＮおよびＣＬＫ＿４５Ｐの立ち下がりでのラッチ結果（例えばｔ［０］のＶＴ＿Ｌ側の×印に対応）とをそれぞれ比較演算することで得られる。同様に、ＥＡＲＬＹ＿Ｈ１およびＬＡＴＥ＿Ｈ１は、ＣＬＫ＿０の立ち上がりでのラッチ結果（例えばｔ［１］のＶＴ＿Ｈ側の●印に対応）と、ＣＬＫ＿４５ＮおよびＣＬＫ＿４５Ｐの立ち上がりでのラッチ結果（例えばｔ［１］のＶＴ＿Ｈ側の×印に対応）とをそれぞれ比較演算することで得られる。

図４（ａ）のセレクタ論理回路ＳＥＬ＿ＬＯＧは、このような入力信号を受けて、各種選択等の動作を行い、再生データ信号ＤＡＴＡ［０：１］および位相比較信号ＥＡＲＬＹ［０：１］，ＬＡＴＥ［０：１］を出力する。ＤＡＴＡ［０］，ＥＡＲＬＹ［０］，ＬＡＴＥ［０］は、ＣＬＫ＿０の立ち下がりのデータサイクルでの符号判定結果および位相比較結果に対応し、ＤＡＴＡ［１］，ＥＡＲＬＹ［１］，ＬＡＴＥ［１］は、ＣＬＫ＿０の立ち上がりのデータサイクルでの符号判定結果および位相比較結果に対応する。

ここで、ＳＥＬ＿ＬＯＧでの選択等の動作は、実施の形態１と同様に前データサイクルの符号判定結果に基づいて行われる。図５（ａ）において、まず符号判定に関しては、例えば、ｔ［−１］での符号判定結果（ＰＲＥ）が‘Ｈ’であれば、ｔ［０］での符号判定結果（ＤＡＴＡ［０］）はＤＡＴＡ＿Ｈ０であり、逆に‘Ｌ’であれば、ＤＡＴＡ［０］はＤＡＴＡ＿Ｌ０である。また、ｔ［０］での符号判定結果、すなわち今しがた決定したＤＡＴＡ［０］が‘Ｈ’であれば、ｔ［１］での符号判定結果（ＤＡＴＡ［１］）はＤＡＴＡ＿Ｈ１であり、逆に‘Ｌ’であれば、ＤＡＴＡ［１］はＤＡＴＡ＿Ｌ１である。

一方、位相比較に関しては、例えば、ｔ［−１］での符号判定結果、すなわち１つ前のクロックサイクルにおけるＤＡＴＡ［１］が‘Ｈ’であれば、ｔ［０］では位相比較を行わずにＥＡＲＬＹ［０］およびＬＡＴＥ［０］として‘Ｌ’を出力する。逆に、ｔ［−１］での符号判定結果、すなわち１つ前のクロックサイクルにおけるＤＡＴＡ［１］が‘Ｌ’であれば、ｔ［０］で位相比較を行い、ＥＡＲＬＹ［０］としてＥＡＲＬＹ＿Ｌ０を、ＬＡＴＥ［０］としてＬＡＴＥ＿Ｌ０を出力する。また、ｔ［０］での符号判定結果、すなわち本クロックサイクルにおけるＤＡＴＡ［０］が‘Ｈ’であれば、ｔ［１］では位相比較を行い、ＥＡＲＬＹ［１］としてＥＡＲＬＹ＿Ｈ１を、ＬＡＴＥ［１］としてＬＡＴＥ＿Ｈ１を出力する。逆に、ｔ［０］での符号判定結果、すなわち本クロックサイクルにおけるＤＡＴＡ［０］が‘Ｌ’であれば、ｔ［１］で位相比較を行わずにＥＡＲＬＹ［１］およびＬＡＴＥ［１］として‘Ｌ’を出力する。

このような動作を行うため、ＳＥＬ＿ＬＯＧでは、図４（ａ）に示すように、ＤＡＴＡ［０：１］からＩＮＤ＿ＳＥＬ４１によってＤＡＴＡ［１］のみを選択し、ＤＬＹ１によって１クロックサイクル遅延させた信号ＰＲＥを用いて選択等の動作を行っている。

図４（ｂ）には、前述したようなセレクタ論理回路ＳＥＬ＿ＬＯＧの動作（論理内容）が示されている。信号ＰＲＥは、ＤＡＴＡ［１］をＤＬＹ１で遅延させた信号である。まず、ＳＥＬ＿ＬＯＧは、ＰＲＥが‘Ｈ’の場合、ＤＡＴＡ［０］＝ＤＡＴＡ＿Ｈ０、ＥＡＲＬＹ［０］＝ＬＡＴＥ［０］＝‘Ｌ’を出力し、‘Ｌ’の場合、ＤＡＴＡ［０］＝ＤＡＴＡ＿Ｌ０、ＥＡＲＬＹ［０］＝ＥＡＲＬＹ＿Ｌ０、ＬＡＴＥ［０］＝ＬＡＴＥ＿Ｌ０を出力する。次に、ＳＥＬ＿ＬＯＧは、今しがた決定したＤＡＴＡ［０］が‘Ｈ’の場合、ＤＡＴＡ［１］＝ＤＡＴＡ＿Ｈ１、ＥＡＲＬＹ［１］＝ＥＡＲＬＹ＿Ｈ１、ＬＡＴＥ［１］＝ＬＡＴＥ＿Ｈ１を出力し、‘Ｌ’の場合、ＤＡＴＡ［１］＝ＤＡＴＡ＿Ｌ１、ＥＡＲＬＹ［１］＝ＬＡＴＥ［１］＝‘Ｌ’を出力する。

以上、本実施の形態２の半導体集積回路装置を用いることで、実施の形態１と同様に、ハーフレート構成においても入力データ信号の波形ばらつきに対するマージンを向上させることが可能となる。また、本実施の形態２の半導体集積回路装置を伝送システムに適用することで、高速伝送が実現可能となる。なお、これまでに説明したフルレート構成やハーフレート構成に限らず、ハーフレート構成の更に半分の周波数を用いるクアッドレート構成などに対しても同様に適用可能であることは言うまでもない。

（実施の形態３）
本実施の形態３では、図１に示した半導体集積回路装置における、図２とは異なる詳細な構成例を説明する。本実施の形態３の半導体集積回路装置は、前データサイクルの符号判定結果に加えて、着目データサイクルと後データサイクルでのラッチ結果を用いて着目データサイクルの符号判定結果および位相比較結果を生成することが主要な特徴となっている。

図６は、本発明の実施の形態３による半導体集積回路装置において、図１の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）における判定処理回路の論理内容を示す説明図である。図６に示す半導体集積回路装置は、図２に示した半導体集積回路装置と比較して、クロック・データ判定回路ＣＤ＿ＪＧＥ６に含まれる論理回路ＬＯＧ６の内部と、クロック信号発生回路ＣＬＫ＿ＧＥＮがクロック信号ＣＬＫ＿４５Ｐ，ＣＬＫ＿４５Ｎを発生することが異なっている。それ以外は、図２と同様であるため、詳細な説明は省略する。

論理回路ＬＯＧ６は、４つのラッチ回路ＦＦ６０〜ＦＦ６３と、４つの１サイクル遅延回路ＤＬＹ６０〜ＤＬＹ６３と、判定処理回路ＪＧＥ６によって構成される。ＦＦ６０は、しきい値設定回路ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿４５Ｎの立ち上がりでラッチし、そのラッチ結果を、ＤＬＹ６０を介して信号Ｈ０ＦとしてＪＧＥ６に伝達する。ＦＦ６１は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿４５Ｐの立ち上がりでラッチし、そのラッチ結果を、そのまま信号Ｈ１ＲとしてＪＧＥ６に伝達すると共に、ＤＬＹ６１を介して信号Ｈ０ＲとしてＪＧＥ６に伝達する。

ＦＦ６２は、しきい値設定回路ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿４５Ｎの立ち上がりでラッチし、そのラッチ結果を、ＤＬＹ６２を介して信号Ｌ０ＦとしてＪＧＥ６に伝達する。ＦＦ６３は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿４５Ｐの立ち上がりでラッチし、そのラッチ結果を、そのまま信号Ｌ１ＲとしてＪＧＥ６に伝達すると共に、ＤＬＹ６３を介して信号Ｌ０ＲとしてＪＧＥ６に伝達する。ＪＧＥ６は、これらの信号Ｈ０Ｆ，Ｈ０Ｒ，Ｈ１Ｒ，Ｌ０Ｆ，Ｌ０Ｒ，Ｌ１Ｒを受けて、図６（ｂ）に示すような判定処理を行い、データ信号および位相比較信号の組合せからなる２種類の候補｛（ＤＡＴＡ１，ＥＡＲＬＹ１，ＬＡＴＥ１）又は（ＤＡＴＡ０，ＥＡＲＬＹ０，ＬＡＴＥ０）｝を出力する。

図８は、図６の半導体集積回路装置の動作例を示す波形図であり、（ａ），（ｂ）は当該波形に対する符号判定および位相比較の動作を説明するものである。図６（ａ）での信号Ｈ０Ｆ，Ｈ０Ｒ，Ｈ１Ｒ，Ｌ０Ｆ，Ｌ０Ｒ，Ｌ１Ｒは、図８（ａ）に示した位置でのラッチ結果に該当する。

例えばＨ０Ｆにおける「Ｈ」は、しきい値ＶＴ＿Ｈ側を意味し、「０」はデータサイクルｔ［０］を意味し、「Ｆ」は前側のタイミング（図８（ａ）でのタイミングＴＧｈ）を意味する。また、例えばＬ１Ｒにおける「Ｌ」は、しきい値ＶＴ＿Ｌ側を意味し、「１」はデータサイクルｔ［１］を意味し、「Ｒ」は後側のタイミング（図８（ａ）でのタイミングＴＧｊ）を意味する。他の信号に関しても同様な意味である。ここで、ＴＧｈは、ＴＧｉに対して左側に位相が４５度ずれた位置にあり、これは、図６（ａ）におけるＣＬＫ＿４５Ｎの立ち上がりタイミングに該当する。一方、ＴＧｊは、ＴＧｉに対して右側に位相が４５度ずれた位置にあり、これは、図５（ａ）におけるＣＬＫ＿４５Ｐの立ち上がりタイミングに該当する。

ところで、バイポーラＮＲＺアイパタンにおける最も帯域が高い符号列は，（ＬＬＨＬＬＨ…）あるいは、（ＨＨＬＨＨＬ…）である。したがって、図８（ｂ）に示すように、例えば送信用発振回路ＰＬＬ＿ｔｘ等からランダムなジッタが入ると、このような符号列のパルス幅が本来の幅よりも狭くなる可能性が高い。一方で、（ＨＨＨＬＬＬＨＨＨ）等の帯域が低いパルスは、ランダムなジッタが入ると、パルス幅が広がってしまう可能性が高い。そこで、例えば、ｔ［０］のＶＴ＿Ｈ側において、Ｈ０ＦとＨ０Ｒで異なるラッチ結果となった場合は、（ＨＨＬＨＨＬ…）のパルス幅が狭まったのか、（ＨＨＨＬＬＬＬＨＨＨ）のパルス幅が広がったのかを、ｔ［１］でのラッチ結果を用いて判断すればよい。例えば、ｔ［１］におけるＬ１Ｒを用いて、ここでのラッチ結果が‘Ｈ’であれば（ＨＨＬＨＨＬ…）のパルス幅が狭まったと判断し、‘Ｌ’であれば（ＨＨＨＬＬＬＬＨＨＨ）のパルス幅が広がったと判断する。

このような考え方を用いると、ｔ［０］での符号判定結果および位相比較結果を以下のように定めることができる。

まず、データサイクルｔ［−１］での条件を「ｔ［−１］での符号判定結果が‘Ｈ’」（条件１）か「ｔ［−１］での符号判定結果が‘Ｌ’」（条件２）かに分ける。次に（条件１）の場合に、ｔ［０］において「前後のラッチ結果（Ｈ０ＦとＨ０Ｒでのラッチ結果）が同じ」（条件１−１）か「前後のラッチ結果（Ｈ０ＦとＨ０Ｒでのラッチ結果）が異なる」（条件１−２）かに分ける。同様にして、（条件２）の場合も、ｔ［０］において「前後のラッチ結果（Ｌ０ＦとＬ０Ｒでのラッチ結果）が同じ」（条件２−１）か「前後のラッチ結果（Ｌ０ＦとＬ０Ｒでのラッチ結果）が異なる」（条件２−２）かに分ける。なお、図１等で述べたように、（条件１）を満たす場合は、ｔ［０］においてＶＴ＿Ｌでのラッチ結果（Ｌ０Ｆ，Ｌ０Ｒ）は用いず、（条件２）を満たす場合は、ｔ［０］においてＶＴ＿Ｈでのラッチ結果（Ｈ０Ｆ，Ｈ０Ｒ）は用いない。

このような条件のもと、（条件１）かつ（条件１−１）を満たす場合は、符号判定結果はＨ０Ｆ（又はＨ０Ｒ）でのラッチ結果とすることができ、位相比較信号ＥＡＲＬＹ１，ＬＡＴＥ１は発生する必要がない。一方、（条件１）かつ（条件１−２）を満たす場合は、前述した説明から判るように、ｔ［１］のＬ１Ｒでのラッチ結果が‘Ｈ’ならば、符号判定結果（ＤＡＴＡ１）として‘Ｌ’を、位相比較結果としてＥＡＲＬＹ１＝‘Ｈ’を出力する。その逆に、Ｌ１Ｒでのラッチ結果が‘Ｌ’ならば、符号判定結果（ＤＡＴＡ１）として‘Ｈ’を、位相比較結果としてＬＡＴＥ１＝‘Ｈ’を出力する。

また、（条件２）かつ（条件２−１）を満たす場合は、符号判定結果はＬ０Ｆ（又はＬ０Ｒ）でのラッチ結果とすることができ、位相比較信号ＥＡＲＬＹ０，ＬＡＴＥ０は発生する必要がない。一方、（条件２）かつ（条件２−２）を満たす場合は、前述した説明から判るように、ｔ［１］のＨ１Ｒでのラッチ結果が‘Ｈ’ならば、符号判定結果（ＤＡＴＡ０）として‘Ｌ’を、位相比較結果としてＬＡＴＥ０＝‘Ｈ’を出力する。その逆に、Ｈ１Ｒでのラッチ結果が‘Ｌ’ならば、符号判定結果（ＤＡＴＡ０）として‘Ｈ’を、位相比較結果としてＥＡＲＬＹ０＝‘Ｈ’を出力する。

このような動作を行うため、図６（ａ），（ｂ）では、（条件１）と（条件２）の切り分けをセレクタ回路ＳＥＬおよび１サイクル遅延回路ＤＬＹ１で行い、（条件１−１）と（条件１−２）の切り分けおよび（条件２−１）と（条件２−２）の切り分けを論理回路ＪＧＥ６で行っている。ＪＧＥ６では、例えば前述した（条件１）かつ（条件１−２）を満たす場合、図６（ｂ）に示すように、ＤＡＴＡ１としてＬ１Ｒの反転信号を、ＥＡＲＬＹ１としてＬ１Ｒを、ＬＡＴＥ１としてＬ１Ｒの反転信号を出力すればよい。同様に、（条件２）かつ（条件２−２）を満たす場合、ＤＡＴＡ０としてＨ１Ｒの反転信号を、ＥＡＲＬＹ０としてＨ１Ｒの反転信号を、ＬＡＴＥ０としてＨ１Ｒを出力すればよい。

以上のように、図６の半導体集積回路装置は、着目データサイクルｔ［０］での符号判定結果および位相比較結果を、前データサイクルｔ［−１］での符号判定結果に加えて、着目データサイクルｔ［０］および後データサイクルｔ［１］でのラッチ結果を用いて決定している。したがって、実施の形態１で述べたような前データサイクルの符号判定結果を用いることによるマージンの拡大に加えて、後データサイクルでのラッチ結果も用いることによって更なるマージンの拡大を図ることが可能となる。すなわち、前データサイクルでの符号判定結果と後データサイクルでのラッチ結果が判れば着目データサイクルでの符号をより正確に決定できるため、受信符号列（入力データ信号）の波形が自身の帯域に応じて比較的大きく変動した場合でも、正確な符号判定結果および位相比較結果を生成することが可能となる。

ところで、図６の構成および図８の動作では、後データサイクルｔ［１］におけるＨ１ＲやＬ１Ｒのラッチ結果を用いたが、その代わりに図８（ｂ）に示すように、ｔ［１］の中間レベルのしきい値ＶＴ＿Ｃに位置するＣ１Ｒでのラッチ結果を用いてもよい。この場合の構成を図７に示す。図７は、図６の変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）における判定処理回路の論理内容を示す説明図である。

図７（ａ）に示すクロック・データ判定回路ＣＤ＿ＪＧＥ７は、図６のＣＤ＿ＪＧＥ６に対して、しきい値設定回路ＶＴＳＥＴ＿Ｃと、その出力をラッチするラッチ回路ＦＦ７４が加わり、これに伴い判定処理回路ＪＧＥ７の論理内容が若干変更されたものとなっている。これ以外の構成については図６と同様であるため詳細な説明は省略する。ＶＴＳＥＴ＿Ｃは、図８（ｂ）に示すようなＶＴ＿ＨとＶＴ＿Ｌの中間レベルのしきい値ＶＴ＿Ｃを設定する回路である。ＦＦ７４は、ＶＴＳＥＴ＿Ｃの出力をクロック信号ＣＬＫ＿４５Ｐでラッチし、そのラッチ結果を、信号Ｃ１ＲとしてＪＧＥ７に出力する。

ＪＧＥ７の論理内容は、図７（ｂ）に示すように、図６（ｂ）のＪＧＥ６におけるＬ１ＲとＨ１ＲがＣ１Ｒに置き換わったものとなっている。このように３つのしきい値を利用した構成を用いると、ＶＴＳＥＴ＿Ｃに伴い回路面積が増加するが、図８（ｂ）から判るように、２つのしきい値を利用した構成となるＨ１ＲやＬ１Ｒを用いる場合よりも、電圧軸（縦軸）方向の判定マージンが拡大できる。したがって、より正確な符号判定結果および位相比較結果を生成することが可能となる。

以上、本実施の形態３の半導体集積回路装置を用いることで、入力データ信号の波形ばらつきに対するマージンを向上させることが可能となる。また、本実施の形態３の半導体集積回路装置を伝送システムに適用することで、高速伝送が実現可能となる。

（実施の形態４）
本実施の形態４では、図１に示した半導体集積回路装置における、図２とは異なる詳細な構成例を説明する。本実施の形態４の半導体集積回路装置は、実施の形態１等で示したようなアイトラック方式ではなく、エッジ合わせ方式で位相比較を行うことが主要な特徴となっている。位相比較の動作性能としては、アイトラック方式の方がエッジ合わせ方式よりも優れていると考えられるが、エッジ合わせ方式では、１相のクロック信号でも実現できるため、面積効率はアイトラック方式よりも優れていると考えられる。

図９は、本発明の実施の形態４による半導体集積回路装置において、図１の詳細な構成例を示す回路図である。図９に示す半導体集積回路装置は、図２に示した半導体集積回路装置と比較して、クロック・データ判定回路ＣＤ＿ＪＧＥ９に含まれる論理回路ＬＯＧ９の内部と、クロック信号発生回路ＣＬＫ＿ＧＥＮがクロック信号ＣＬＫ＿０のみを発生することが異なっている。それ以外は、図２と同様であるため、詳細な説明は省略する。

論理回路ＬＯＧ９は、ＶＴＳＥＴ＿Ｈの出力を受けて各種比較判定を行い、信号群（ＤＡＴＡ１，ＥＡＲＬＹ１，ＬＡＴＥ１）を出力する比較回路ＣＭＰ９１と、同様にＶＴＳＥＴ＿Ｌの出力を受けて信号群（ＤＡＴＡ０，ＥＡＲＬＹ０，ＬＡＴＥ０）を出力する比較回路ＣＭＰ９２を含んでいる。ＣＭＰ９１は、２つのラッチ回路ＦＦ９０，ＦＦ９１と、１サイクル遅延回路ＤＬＹ９０と、２つのＥＸＯＲ回路ＥＯＲ９０，ＥＯＲ９１によって構成される。

ＦＦ９０は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿０の立ち上がりでラッチし、そのラッチ結果を、データ信号ＤＡＴＡ１としてセレクタ回路ＳＥＬに出力する。ＦＦ９１は、ＶＴＳＥＴ＿Ｈの出力をＣＬＫ＿０の立ち下がりでラッチし、そのラッチ結果を、ＥＯＲ９０およびＥＯＲ９１に出力する。ＥＯＲ９０は、ＦＦ９０のラッチ結果とＦＦ９１のラッチ結果をＥＸＯＲ演算し、その演算結果を位相比較信号ＬＡＴＥ１としてＳＥＬに出力する。ＥＯＲ９１は、ＦＦ９０のラッチ結果をＤＬＹ９０で遅延させた信号とＦＦ９１のラッチ結果とをＥＸＯＲ演算し、その演算結果を位相比較信号ＥＡＲＬＹ１としてＳＥＬに出力する。

ＣＭＰ９２も、ＣＭＰ９１と同様な構成となっており、２つのラッチ回路ＦＦ９２，ＦＦ９３と、１サイクル遅延回路ＤＬＹ９１と、２つのＥＸＯＲ回路ＥＯＲ９２，ＥＯＲ９３によって構成される。ＦＦ９２は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿０の立ち上がりでラッチし、そのラッチ結果を、データ信号ＤＡＴＡ０としてＳＥＬに出力する。ＦＦ９３は、ＶＴＳＥＴ＿Ｌの出力をＣＬＫ＿０の立ち下がりでラッチし、そのラッチ結果を、ＥＯＲ９２およびＥＯＲ９３に出力する。ＥＯＲ９２は、ＦＦ９２のラッチ結果とＦＦ９３のラッチ結果をＥＸＯＲ演算し、その演算結果を位相比較信号ＬＡＴＥ０としてＳＥＬに出力する。ＥＯＲ９３は、ＦＦ９２のラッチ結果をＤＬＹ９１で遅延させた信号とＦＦ９３のラッチ結果とをＥＸＯＲ演算し、その演算結果を位相比較信号ＥＡＲＬＹ０としてＳＥＬに出力する。

図１０は、図９の半導体集積回路装置において、その符号判定および位相比較の動作例を説明する波形図である。図９の半導体集積回路装置は、図１９で説明したようなエッジ合わせ方式を用いて位相比較を行う。図１０では、波形軌道（ＨＨＬ）と（ＬＨＨ）の交点の電圧レベルにしきい値ＶＴ＿Ｈを設定し、（ＬＬＨ）と（ＨＬＬ）の交点の電圧レベルにしきい値ＶＴ＿Ｌを設定する。そして、これらの交点（図１０の×印）にエッジ合わせ方式を用いてＣＬＫ＿０の立ち下がりタイミングを合わせ込み、ＣＬＫ＿０の立ち上がりタイミング（図１０の●印）で符号判定を行う。

例えば、データサイクルｔ［０］において、図９のＦＦ９０のラッチ結果（例えば図１０におけるｔ［０］のＶＴ＿Ｈ側での●印に対応）がＤＡＴＡ１として出力され、このＦＦ９０のラッチ結果とＦＦ９１のラッチ結果（例えばｔ［−１］とｔ［０］の間のＶＴ＿Ｈ側での×印に対応）とがＥＯＲ９０で比較される。また、このＦＦ９１のラッチ結果と図９のＤＬＹ９０の出力（例えば図１０におけるｔ［−１］のＶＴ＿Ｈ側での●印に対応）とがＥＯＲ９１で比較される。

ＦＦ９０のラッチ結果とＦＦ９１のラッチ結果が異符号であれば（すなわちこれらのラッチタイミング間にＤＩＮのエッジが存在すれば）、ＥＯＲ９０によってＬＡＴＥ１＝‘Ｈ’が出力される。一方、ＤＬＹ９０の出力とＦＦ９１のラッチ結果が異符号であれば、ＥＯＲ９１によってＥＡＲＬＹ１＝‘Ｈ’が出力される。データサイクルｔ［−１］における符号判定結果が‘Ｈ’の場合、これらの信号群（ＤＡＴＡ１，ＥＡＲＬＹ１，ＬＡＴＥ１）がＳＥＬを介して出力される。クロック信号発生回路ＣＬＫ＿ＧＥＮは、ＥＡＲＬＹの‘Ｈ’レベルに基づいてＣＬＫ＿０の位相を左側へ修正し、ＬＡＴＥの‘Ｈ’レベルに基づいてＣＬＫ＿０の位相を右側へ修正する。

以上、本実施の形態４の半導体集積回路装置を伝送システムに適用することで、高速伝送が実現可能となる。

（実施の形態５）
本実施の形態５では、実施の形態４における図９の構成を変形した構成例について説明する。本実施の形態５の半導体集積回路装置は、図９の構成に加えて、特定の符号列が入力された場合にのみ位相比較を行うような機能を加えたことが主要な特徴となっている。

図１１は、本発明の実施の形態５による半導体集積回路装置において、図９を変形した構成例を示す回路図である。図１１に示す半導体集積回路装置は、図９に示した半導体集積回路装置と比較して、クロック・データ判定回路ＣＤ＿ＪＧＥ１１に含まれるセレクタ回路ＳＥＬの出力に符号列判定回路ＳＢＬ＿ＪＧＥが加わっていることが異なっている。それ以外は、図９と同様であるため、詳細な説明は省略する。

符号列判定回路ＳＢＬ＿ＪＧＥは、図１等に示される１サイクル遅延回路ＤＬＹ１に加えて３つの１サイクル遅延回路ＤＬＹ２〜ＤＬＹ４と、２つのＥＸＯＲ回路ＥＯＲ１，ＥＯＲ２と、３つのＡＮＤ回路ＡＮＤ１，ＡＮＤ２によって構成される。ＥＯＲ２は、ＳＥＬから出力されたデータ信号ＤＡＴＡと、それにＤＬＹ１を介した信号とをＥＸＯＲ演算する。ＥＯＲ１は、このＤＬＹ１を介した信号と、そこから更にＤＬＹ２を介した信号とをＥＸＯＲ演算する。ＥＯＲ２の出力はＡＮＤ３の一方に入力され、ＥＯＲ１の出力は反転されてＡＮＤ３の他方に入力され、ＡＮＤ３によるＡＮＤ演算結果が、イネーブル信号ＥＮとして出力される。これにより、ＥＮは、（ＤＡＴＡ、ＤＬＹ１の出力、ＤＬＹ２の出力）が（Ｌ、Ｈ、Ｈ）又は（Ｈ、Ｌ、Ｌ）の時に‘Ｈ’となる。すなわち、符号列が（ＨＨＬ）又は（ＬＬＨ）の時に‘Ｈ’となる。

ＥＮは、ＡＮＤ１の一方とＡＮＤ２の一方に入力される。ＡＮＤ１の他方には、ＳＥＬの出力となる位相比較信号ＬＡＴＥがＤＬＹ３を介して入力される。ＡＮＤ２の他方には、ＳＥＬの出力となる位相比較信号ＥＡＲＬＹがＤＬＹ４を介して入力される。そして、ＡＮＤ１およびＡＮＤ２の出力がＣＬＫ＿ＧＥＮに入力される。したがって、符号列が（ＨＨＬ）又は（ＬＬＨ）の時にのみ、ＥＡＲＬＹ又はＬＡＴＥの‘Ｈ’がＣＬＫ＿ＧＥＮに伝達されることになる。なお、このＤＬＹ３，ＤＬＹ４は、クロック段数の調整用のものである。

図１２（ａ）および図１２（ｂ）は、図１１の半導体集積回路装置において、その符号判定および位相比較の動作例を説明する波形図である。

図１２（ａ）は、実施の形態４の半導体集積回路装置で、しきい値ＶＴ＿Ｈ，ＶＴ＿Ｌを、図１０でのしきい値よりもΔＶ１だけ中間レベルに近づく位置に設定した場合を示している。このとき、符号判定用ラッチのタイミングが、図１０での符号判定用ラッチのタイミングよりも例えばΔＴ１＝（ビットレートＴｃ×１／４（＝位相９０度））程度ずれるようなタイミング（図１２（ａ）の▲印）に配置するのが最適である。これによって、実施の形態１でも述べたように、波形の縦軸方向のばらつきに対して容易にマージンを拡大することが可能となる。なお、このようなしきい値をずらすことによる効果は、この実施の形態に限らずその他の実施の形態でも同様に得ることができる。ところが、実施の形態４に示した半導体集積回路装置においては、例えば、ＶＴ＿Ｈ側において波形軌道（ＨＨＬ）と（ＬＨＨ）を区別していないため、ＣＬＫ＿０の立下りタイミングは、波形軌道（ＨＨＬ）と（ＬＨＨ）の中間点、すなわち図１２（ａ）の×印の位置に落ち着くことになり、最適点を達成できない。したがって、実施の形態４においては、しきい値ＶＴ＿Ｈ及びＶＴ＿Ｌを図１０のしきい値に設定することが必須となっている。

本実施の形態５は、実施の形態４のこの欠点を解消するために、図１２（ｂ）に示すように、波形軌道（ＨＨＬ）および（ＬＬＨ）のみを対象として、（ＨＨＬ）とＶＴ＿Ｈの交点および（ＬＬＨ）とＶＴ＿Ｌの交点にクロック信号ＣＬＫ＿０の立ち下がりを合わせ込むような動作が行われる。こうすることで、ＣＬＫ＿０の立ち下がりのタイミングを、波形軌道（ＨＨＬ）および（ＬＬＨ）に合わせることが可能となるので、しきい値ＶＴ＿Ｈ、ＶＴ＿Ｌのばらつきに対するマージンを拡大できる。

以上、本実施の形態５の半導体集積回路装置を用いることで、入力データ信号の波形ばらつきに対するマージンを向上させることが可能となる。また、本実施の形態５の半導体集積回路装置を伝送システムに適用することで、高速伝送が実現可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、前述した実施の形態では、しきい値設定回路でオフセット電圧を加えたものをラッチ回路でラッチするような構成例を示したが、これは、入力初段のラッチ回路の回路パラメータやプロセスパラメータを調整したり、あるいはこの初段ラッチ回路の構成を工夫することによっても同様なことが実現可能である。

本発明の半導体集積回路装置は、例えば、バイポーラＮＲＺアイパタンを受けてデータ信号やクロック信号を再生するシリアル伝送システムに対して広く適用可能である。

本発明の実施の形態１による半導体集積回路装置において、その構成の一例を示すブロック図である。 図１の半導体集積回路装置の詳細な構成例を示す回路図である。 図２の半導体集積回路装置の動作例を説明するものであり、（ａ）は、入力データ信号に対するデータ再生およびクロック再生の動作を表す波形図、（ｂ）は、クロック再生のより詳細な動作を表す波形図である。 図２の構成の変形例を説明するための動作図であり、（ａ），（ｂ）はそれぞれ異なる動作を示すものである。 本発明の実施の形態２による半導体集積回路装置において、ハーフレート構成を用いた場合の符号判定および位相比較の動作例を説明する波形図であり、（ａ）は図４の動作例を示すものであり、（ｂ）はその他の動作例を示すものである。 本発明の実施の形態３による半導体集積回路装置において、図１の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）における判定処理回路の論理内容を示す説明図である。 図６の変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）における判定処理回路の論理内容を示す説明図である。 図６の半導体集積回路装置の動作例を示す波形図であり、（ａ），（ｂ）は当該波形に対する符号判定および位相比較の動作を説明するものである。 本発明の実施の形態４による半導体集積回路装置において、図１の詳細な構成例を示す回路図である。 図９の半導体集積回路装置において、その符号判定および位相比較の動作例を説明する波形図である。 本発明の実施の形態５による半導体集積回路装置において、図９を変形した構成例を示す回路図である。 図１１の半導体集積回路装置において、その符号判定および位相比較の動作例を説明する波形図であり、（ａ），（ｂ）は当該波形に対する符号判定および位相比較の動作を説明するものである。 図１の半導体集積回路装置を適用した伝送システムの構成例を示す概略図である。 図１３に示す伝送システムの実装形態の一例を示す斜視図である。 図１３の伝送システムにおいて、そのクロック・データ再生回路の構成例を示すブロック図である。 図１５のクロック・データ再生回路において、そのクロック信号発生回路の動作の一例を説明する概略図である。 図１６の動作を補足する説明図である。 本発明の前提として検討した半導体集積回路装置において、その構成の一例を示す回路図である。 図１８の半導体集積回路装置を用いた動作の一例を説明するものであり、（ａ）は、入力データ信号に対するデータ再生回路の動作を表す波形図、（ｂ）は、クロック再生回路の動作を表す波形図である。 図１９（ａ）に示すアイパタンの実際の状態を示す波形図である。 位相比較信号の定義を示す説明図である。

符号の説明

ＣＤＲ クロック・データ再生回路
ＣＤ＿ＪＧＥ クロック・データ判定回路
ＬＯＧ 論理回路
ＶＴＳＥＴ しきい値設定回路
ＳＥＬ セレクタ回路
ＤＬＹ １サイクル遅延回路
ＣＬＫ＿ＧＥＮ クロック信号発生回路
ＣＭＰ 比較回路
ＥＯＲ ＥＸＯＲ回路
ＳＥＬ＿ＬＯＧ セレクタ論理回路
ＪＧＥ 判定処理回路
ＡＮＤ ＡＮＤ回路
ＳＢＬ＿ＪＧＥ 符号列判定回路
ＬＳＩ＿ｔｘ 送信回路
ＬＳＩ＿ｒｘ 受信回路
ＥＱ 送信側等化器
ＰＬＬ 発振回路
ＤＲＶ ドライバ回路
Ｐｔｘ 出力ピン
Ｐｒｘ 入力ピン
ＭＳ 伝送線路
ＡＭＰ アンプ回路
ＭＢ バックプレーンメインボード
ＣＳ 筐体
ＣＮ コネクタ
ＣＲＤ ドータカード
Ｍ＿ＪＧＥ 多数決判定回路
ＰＨ＿ＳＥＬ 位相選択回路
ＣＫ＿ＳＥＬ クロック信号選択回路
ＣＫ＿ＤＬＹ クロック遅延回路
ＤＲ データ再生回路
ＣＲ クロック再生回路
ＩＮＤ＿ＳＥＬ バス信号選択回路

Claims (15)

1. 第１位相比較信号が入力され、前記第１位相比較信号に基づいて位相を修正したクロック信号を発生するクロック信号発生回路と、
   入力データ信号と前記クロック信号とを位相比較することで、前記入力データ信号の位相に対して前記クロック信号の位相が適切か否かを表す前記第１位相比較信号を出力し、前記入力データ信号を前記クロック信号でラッチすることで、第１再生データ信号を出力する第１回路とを具備してなり、
   前記第１回路は、
   前記入力データ信号を、前記クロック信号により第１しきい値を論理判定基準としてラッチし、当該ラッチ結果に基づいて第２再生データ信号および第２位相比較信号からなる第１候補を出力し、前記入力データ信号を前記クロック信号により前記第１しきい値とは異なる第２しきい値を論理判定基準としてラッチし、当該ラッチ結果に基づいて第３再生データ信号および第３位相比較信号からなる第２候補を出力する第２回路と、
   前記第２回路の出力を受けて、前記第１候補か前記第２候補かを選択し、この選択した候補を前記第１再生データ信号および前記第１位相比較信号として出力する第３回路とを備え、
   前記第３回路は、着目データサイクルにおける前記第１候補か前記第２候補かの選択を、１つ前のデータサイクルにおける前記第１再生データ信号の符号に基づいて行うことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第２回路は、前記着目データサイクルに対応する前記第１および第２しきい値でのラッチ結果を処理することで、前記着目データサイクルに対応した前記第１候補および前記第２候補を出力することを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記第２回路は、前記着目データサイクルに対応する前記第１および第２しきい値でのラッチ結果と、１つ後のデータサイクルに対応する前記第１および第２しきい値でのラッチ結果を処理することで、前記着目データサイクルに対応した前記第１候補および前記第２候補を出力することを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記第２回路は、各データサイクル毎に、前記入力データ信号を前記クロック信号が備えている複数のタイミングでラッチし、このラッチ結果の比較によって前記第２位相比較信号および前記第３位相比較信号を生成し、
   前記クロック信号発生回路は、前記第２位相比較信号および前記第３位相比較信号の一方となる前記第１位相比較信号を参照し、前記第２回路での複数のタイミングでのラッチ結果が全て同じになるように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記第２回路は、各データサイクル毎に、前記入力データ信号を前記クロック信号が備えている複数のタイミングでラッチし、このラッチ結果の比較によって前記第２位相比較信号および前記第３位相比較信号を生成し、
   前記クロック信号発生回路は、前記第２位相比較信号および前記第３位相比較信号の一方となる前記第１位相比較信号を参照し、前記クロック信号が備えている複数のタイミングのいずれか１つが、前記入力データ信号のエッジのタイミングと一致するように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記第２回路は、
   前記入力データ信号に対して前記第１しきい値に対応するオフセット電圧を加えて出力する第１しきい値設定回路と、
   前記入力データ信号に対して前記第２しきい値に対応するオフセット電圧を加えて出力する第２しきい値設定回路と、
   前記第１しきい値設定回路の出力を前記クロック信号でラッチする第１ラッチ回路と、
   前記第２しきい値設定回路の出力を前記クロック信号でラッチする第２ラッチ回路とを含んでいることを特徴とする半導体集積回路装置。
7. 第１位相比較信号が入力され、前記第１位相比較信号に基づいて位相を修正したクロック信号を発生するクロック信号発生回路と、
   入力データ信号に対して第１オフセット電圧を加えて出力する第１しきい値設定回路と、
   前記入力データ信号に対して第２オフセット電圧を加えて出力する第２しきい値設定回路と、
   前記第１しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第１ラッチ回路と、
   前記第２しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第２ラッチ回路と、
   前記複数の第１ラッチ回路の出力に対して論理レベルの一致または不一致を判定し、その判定結果となる第２位相比較信号を出力する第１比較回路と、
   前記複数の第２ラッチ回路の出力に対して論理レベルの一致または不一致を判定し、その判定結果となる第３位相比較信号を出力する第２比較回路と、
   前記第２位相比較信号および前記複数の第１ラッチ回路のいずれかの出力となる第２再生データ信号が第１候補として入力され、前記第３位相比較信号および前記複数の第２ラッチ回路のいずれかの出力となる第３再生データ信号が第２候補として入力され、前記第１候補および前記第２候補のいずれかを選択し、この選択した候補を第１再生データ信号および前記第１位相比較信号として出力するセレクタ回路とを具備してなり、
   前記セレクタ回路は、前記第１再生データ信号を１データサイクル遅延させた第１信号に基づいて選択動作を行い、前記第１信号が一方の論理レベルの場合は前記第１候補を選択し、前記第１信号が他方の論理レベルの場合は前記第２候補を選択することを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   前記第１〜前記第３位相比較信号のそれぞれは、前記入力データ信号を基準とする前記クロック信号の適切な位相が第１時間軸方向にずれていることを示すＥＡＲＬＹ信号と、前記第１時間軸方向の逆となる第２時間軸方向にずれていることを示すＬＡＴＥ信号とを含んでいることを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記クロック信号は、０度の位相に該当する第１タイミングと、＋Ｎ（Ｎ＞０）度の位相に該当する第２タイミングと、−Ｎ（Ｎ＞０）度の位相に該当する第３タイミングとを含み、
   前記複数の第１ラッチ回路は、前記第１タイミングでラッチを行う第３ラッチ回路と、前記第２タイミングでラッチを行う第４ラッチ回路と、前記第３タイミングでラッチを行う第５ラッチ回路とを含み、
   前記第１比較回路は、前記第３ラッチ回路の出力と前記第４ラッチ回路の出力とを論理比較し、不一致の場合に前記第２位相比較信号の一部となる前記ＬＡＴＥ信号を活性化する第１ＥＸＯＲ回路と、前記第３ラッチ回路の出力と前記第５ラッチ回路の出力とを論理比較し、不一致の場合に前記第２位相比較信号の一部となる前記ＥＡＲＬＹ信号を活性化する第２ＥＸＯＲ回路とを含み、
   前記複数の第２ラッチ回路は、前記第１タイミングでラッチを行う第６ラッチ回路と、前記第２タイミングでラッチを行う第７ラッチ回路と、前記第３タイミングでラッチを行う第８ラッチ回路とを含み、
   前記第２比較回路は、前記第６ラッチ回路の出力と前記第７ラッチ回路の出力とを論理比較し、不一致の場合に前記第３位相比較信号の一部となる前記ＬＡＴＥ信号を活性化する第３ＥＸＯＲ回路と、前記第６ラッチ回路の出力と前記第８ラッチ回路の出力とを論理比較し、不一致の場合に前記第３位相比較信号の一部となる前記ＥＡＲＬＹ信号を活性化する第４ＥＸＯＲ回路とを含み、
   前記クロック信号発生回路は、前記第１位相比較信号に含まれる前記ＥＡＲＬＹ信号および前記ＬＡＴＥ信号のいずれも不活性となるように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。
10. 請求項８記載の半導体集積回路装置において、
    前記クロック信号は、０度の位相に該当する第１タイミングと、１８０度の位相に該当する第２タイミングとを含み、
    前記複数の第１ラッチ回路は、前記第１タイミングでラッチを行う第３ラッチ回路と、前記第２タイミングでラッチを行う第４ラッチ回路とを含み、
    前記第１比較回路は、前記第３ラッチ回路の出力と前記第４ラッチ回路の出力とを論理比較し、不一致の場合に前記第２位相比較信号の一部となる前記ＬＡＴＥ信号を活性化する第１ＥＸＯＲ回路と、前記第３ラッチ回路の出力を１データサイクル遅延させた信号と前記第４ラッチ回路の出力とを論理比較し、不一致の場合に前記第２位相比較信号の一部となる前記ＥＡＲＬＹ信号を活性化する第２ＥＸＯＲ回路とを含み、
    前記複数の第２ラッチ回路は、前記第１タイミングでラッチを行う第５ラッチ回路と、前記第２タイミングでラッチを行う第６ラッチ回路とを含み、
    前記第２比較回路は、前記第５ラッチ回路の出力と前記第６ラッチ回路の出力とを論理比較し、不一致の場合に前記第３位相比較信号の一部となる前記ＬＡＴＥ信号を活性化する第３ＥＸＯＲ回路と、前記第５ラッチ回路の出力を１データサイクル遅延させた信号と前記第６ラッチ回路の出力とを論理比較し、不一致の場合に前記第３位相比較信号の一部となる前記ＥＡＲＬＹ信号を活性化する第４ＥＸＯＲ回路とを含み、
    前記クロック信号発生回路は、前記第１位相比較信号に含まれる前記ＥＡＲＬＹ信号および前記ＬＡＴＥ信号に基づいて、前記第２タイミングを前記入力データ信号のエッジに合わせ込むように前記クロック信号の位相を修正することを特徴とする半導体集積回路装置。
11. 請求項７記載の半導体集積回路装置において、
    前記複数の第１ラッチ回路では、前記第１しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも高いレベルとなる第１しきい値を判定基準としてラッチが行われ、
    前記複数の第２ラッチ回路では、前記第２しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも低いレベルとなる第２しきい値を判定基準としてラッチが行われることを特徴とする半導体集積回路装置。
12. 請求項１１記載の半導体集積回路装置において、
    前記入力データ信号の波形は、バイポーラＮＲＺアイパタンとなり、
    前記第２再生データ信号を出力する前記第１ラッチ回路でのラッチタイミングと前記第３再生データ信号を出力する前記第２ラッチ回路でのラッチタイミングは、前記第１しきい値および前記第２しきい値の設定に伴い、前記バイポーラＮＲＺアイパタンの振幅の中間レベルで各波形軌道がクロスするポイントでのタイミングよりも９０度程度位相がずれたタイミングに設定されることを特徴とする半導体集積回路装置。
13. 第１位相比較信号が入力され、前記第１位相比較信号に基づいて位相を修正したクロック信号を発生するクロック信号発生回路と、
    入力データ信号に対して第１オフセット電圧を加えて出力する第１しきい値設定回路と、
    前記入力データ信号に対して第２オフセット電圧を加えて出力する第２しきい値設定回路と、
    前記第１しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第１ラッチ回路と、
    前記第２しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングでそれぞれラッチする複数の第２ラッチ回路と、
    前記第１ラッチ回路の出力を１データサイクル遅延させる第１遅延回路と、
    前記第２ラッチ回路の出力を１データサイクル遅延させる第２遅延回路と、
    前記第１および前記第２ラッチ回路の出力と、前記第１および前記第２遅延回路の出力とを受けて論理レベルの比較を行い、第２再生データ信号および第２位相比較信号からなる第１候補と、第３再生データ信号および第３位相比較信号からなる第２候補とを出力する第４回路と、
    前記第１候補および前記第２候補のいずれかを選択し、この選択した信号を第１再生データ信号および前記第１位相比較信号として出力するセレクタ回路とを具備してなり、
    前記セレクタ回路は、前記第１再生データ信号を１データサイクル遅延させた第１信号に基づいて選択動作を行い、前記第１信号が一方の論理レベルの場合は、前記第１候補を選択し、前記第１信号が他方の論理レベルの場合は、前記第２候補を選択することを特徴とする半導体集積回路装置。
14. 請求項１３記載の半導体集積回路装置において、
    前記複数の第１ラッチ回路では、前記第１しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも高いレベルとなる第１しきい値を判定基準としてラッチが行われ、
    前記複数の第２ラッチ回路では、前記第２しきい値設定回路により、前記入力データ信号における振幅の中間レベルよりも低いレベルとなる第２しきい値を判定基準としてラッチが行われることを特徴とする半導体集積回路装置。
15. 請求項１４記載の半導体集積回路装置において、さらに、
    前記入力データ信号に対して第３オフセット電圧を加えて出力する第３しきい値設定回路と、
    前記第３しきい値設定回路の出力を前記クロック信号が備えている複数のタイミングの１つを用いてラッチする第３ラッチ回路とを具備してなり、
    前記第４回路は、前記第１および前記第２ラッチ回路の出力と前記第１および前記第２遅延回路の出力に加えて、前記第３ラッチ回路の出力を受けて論理レベルの比較を行うことで前記第１候補および前記第２候補を出力し、
    前記第３ラッチ回路では、前記第３しきい値設定回路により、前記入力データ信号における振幅の中間レベルとなる第３しきい値を判定基準としてラッチが行われることを特徴とする半導体集積回路装置。