JP5246282B2 - 撮像装置及び位相調整装置 - Google Patents

Description

本発明は、撮像装置及び位相調整装置に関する。

近年、撮像素子の高画素化などに伴って、電子カメラなどの電子機器は、ディジタルデータの転送の高速化がより一層要求されている。かかる電子機器の設計では、伝送路のインピーダンスコントロール、等長配線、プリント基板等の材質の選定や、信号波形のシミュレーションなどによって、データの遅延のばらつきを抑制することでデータとクロックとの位相の関係を保っている。

また、データとクロックとの位相の関係は、電子機器の連続動作時の発熱や周辺回路の構成によっても変化することが知られている。この対策の一例として、特許文献１には、入力信号の電圧を判定する閾値を調整するとともに、位相の異なる２種類のクロックを用いてデータとクロックとの位相の関係を調整する回路の構成が開示されている。

特開２００８−１２４７１４

しかし、上記の特許文献１の技術では、電圧の判定閾値を決めることが実際には困難であり、また、クロックが高速化すると２種類のクロックの精度を保つことが困難となる点でなお改善の余地があった。

本発明は、データとクロックとの位相の関係を調整可能な撮像装置及び位相調整装置を提供することを目的とする。

請求項１に記載の撮像装置は、複数ビットで構成され且つ予め定められたデータ列である検出対象データ列を含む水平同期信号と、前記検出対象データ列を含む垂直同期信号と、前記検出対象データ列を含まない画素信号とを有する画像データを生成してシリアル転送データとして出力する撮像素子と、前記撮像素子から出力された前記シリアル転送データに基づく第１出力と、前記第１出力の位相と比べて第１時間に相当する位相が進んだ第２出力と、前記第１出力の位相と比べて前記第１時間に相当する位相が遅れた第３出力と、前記第１出力の位相と比べて前記第１時間よりも長い第２時間に相当する位相が遅れた第４出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が進んだ第５出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が遅れた第６出力とのそれぞれの出力に前記検出対象データ列が含まれているか否かを判定する判定部と、前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうち少なくともいずれかの出力に前記検出対象データ列が含まれていると前記判定部により判定された場合、前記検出対象データ列が含まれている出力に基づいて前記外部へ出力する前記シリアル転送データの位相を調整し、前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうちいずれの出力にも前記検出対象データ列が含まれていないと前記判定部により判定された場合、前記第３出力と前記第５出力との平均に基づいて前記外部へ出力する前記シリアル転送データの位相を調整する位相調整部とを備えることを特徴とする。

請求項２に記載の撮像装置は、請求項１に記載の撮像装置において、前記位相調整部は、前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第２出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整することを特徴とする。

請求項３に記載の撮像装置は、請求項１又は請求項２に記載の撮像装置において、前記位相調整部は、前記第１出力及び前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第１出力及び前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第４出力及び前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第４出力及び前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整することを特徴とする。

請求項４に記載の撮像装置は、請求項１から請求項３のいずれか一項に記載の撮像装置において、前記位相調整部は、前記第１出力と前記第２出力と前記第３出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整し、前記第４出力と前記第５出力と前記第６出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第４出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整することを特徴とする。

請求項５に記載の撮像装置は、請求項１から請求項４のいずれか一項に記載の撮像装置において、前記第４出力の位相は、前記第１出力の位相と比べて４５度遅れていることを特徴とする。

請求項６に記載の位相調整装置は、入力されたシリアル転送データに基づく第１出力と、前記第１出力の位相と比べて第１時間に相当する位相が進んだ第２出力と、前記第１出力の位相と比べて前記第１時間に相当する位相が遅れた第３出力と、前記第１出力の位相と比べて前記第１時間よりも長い第２時間に相当する位相が遅れた第４出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が進んだ第５出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が遅れた第６出力とのそれぞれの出力に、複数ビットで構成され且つ予め定められたデータ列である検出対象データ列が含まれているか否かを判定する判定部と、前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうち少なくともいずれかの出力に前記検出対象データ列が含まれていると前記判定部により判定された場合、前記検出対象データ列が含まれている出力に基づいて前記外部へ出力する前記シリアル転送データの位相を調整する位相調整部とを備えることを特徴とする。
請求項７に記載の位相調整装置は、請求項６に記載の位相調整装置において、前記位相調整部は、前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうちいずれの出力にも前記検出対象データ列が含まれていないと前記判定部により判定された場合、前記第３出力と前記第５出力との平均に基づいて前記外部へ出力する前記シリアル転送データの位相を調整することを特徴とする。
請求項８に記載の位相調整装置は、請求項６又は請求項７に記載の位相調整装置において、前記位相調整部は、前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第２出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整することを特徴とする。
請求項９に記載の位相調整装置は、請求項６から請求項８のいずれか一項に記載の位相調整装置において、前記第１出力及び前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第１出力及び前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第４出力及び前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、前記第４出力及び前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整することを特徴とする。
請求項１０に記載の位相調整装置は、請求項６から請求項９のいずれか一項に記載の位相調整装置において、前記第１出力と前記第２出力と前記第３出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整し、前記第４出力と前記第５出力と前記第６出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第４出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整することを特徴とする。
請求項１１に記載の位相調整装置は、請求項６から請求項１０のいずれか一項に記載の位相調整装置において、前記第４出力の位相は、前記第１出力の位相と比べて４５度遅れていることを特徴とする。

本発明の撮像装置及び位相調整装置によれば、データとクロックとの位相の関係を調整可能である。

一の実施形態での位相調整装置の構成例を示す模式図 ４００ＭｂｐｓのＤＤＲデータにおけるアイパターンの例を示す図 メモリのルックアップテーブルの例を示す模式図 一の実施形態における位相調整処理の動作例を示す流れ図 信号線Ｔ_０Ｅの出力に対するＳ１０４での判定部の動作例を示す流れ図 Ｓ１０６でのＣＰＵの動作例を示す流れ図 （ａ）Ｓ３０２でのサンプリング状態例を示す図、（ｂ）Ｓ３０６でのサンプリング状態例を示す図、（ｃ）Ｓ３０８でのサンプリング状態例を示す図 一の実施形態での変形例での説明図

＜一の実施形態での位相調整装置の構成例＞
図１は、一の実施形態での位相調整装置の構成例を示す模式図である。この位相調整装置は、入力されるディジタルのデータ信号の位相を調整して後段に出力する回路である。一の実施形態での位相調整装置は電子カメラに実装され、一例として、電子カメラの撮像素子とデジタルフロントエンド回路とのディジタルデータ伝送路に配置される。もっとも、位相調整装置は、ディジタルのデータ信号の転送を行うものであれば、電子カメラのいかなる種類の回路に組み込まれていてもよい。

図１の位相調整装置は、送信部１１と、遅延部１２と、切替制御部１３と、ＣＰＵ１４とを有している。送信部１１、遅延部１２、切替制御部１３は、それぞれＣＰＵ１４と接続されている。また、位相調整装置の各回路には、クロック信号ＣＬＫが供給される（なお、図１ではＣＬＫ信号線の図示を一部省略する）。

送信部１１は、シリアル方式で転送されるデータパケット（シリアル転送データ）を後段の回路に出力する回路である。この送信部１１の出力は遅延部１２と接続されている。

一の実施形態の例では、シリアル転送データとして、４００ＭｂｐｓのレートでＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式によりディジタルのデータ信号を送信するものとする。図２に、４００ＭｂｐｓのＤＤＲデータにおけるアイパターンの例を示す。一の実施形態の例では、１ビット分のデータサイクルは２５００ｐｓとする。また、１ビット分のデータサイクルのうち先頭および末尾の各５００ｐｓは、立ち上がり期間または立ち下がり期間であって、いずれもデータの不定区間に相当する。

また、一の実施形態でのシリアル転送データは、撮像素子（不図示）で生成された画像データである。この画像データは、各画素での輝度や色差（あるいはＲＧＢの輝度）を示す画素信号に加えて、画像の走査線の区切りを示す水平同期信号と、１フレームの区切りを示す垂直同期信号とを含んでいる。一の実施形態では、上記の同期信号を用いて位相の調整を行うものとする。

ここで、一の実施形態での水平同期信号および垂直同期信号は、１ワードのビット深度が１２ビットであって、「１」が１２回連続するワード「ＦＦＦ（ｈ）」と、「０」が１２回連続するワード「０００（ｈ）」と、「１０１０１０１０１０１０」を示すワード「ＡＡＡ（ｈ）」とを組み合わせた６ワードのデータで構成される。例えば、一の実施形態での垂直同期信号は、「０００（ｈ），ＡＡＡ（ｈ），０００（ｈ），ＦＦＦ（ｈ），ＦＦＦ（ｈ），ＦＦＦ（ｈ）」に設定される。同様に、例えば、水平同期信号は、「０００（ｈ），ＡＡＡ（ｈ），０００（ｈ），ＦＦＦ（ｈ），ＦＦＦ（ｈ），０００（ｈ）」に設定される。なお、一の実施形態では、同期信号に含まれる「ＡＡＡ（ｈ）」のデータ列を検出対象のデータ列として位相調整処理を行う例を説明する。

図１に戻って、遅延部１２は、シリアル転送データの遅延量を調整するための回路であって、遅延回路２１と、第１データ取得部２２と、第２データ取得部２３とを有している。

送信部１１から入力されるシリアル転送データは、まず遅延回路２１に入力される。遅延回路２１は、複数段直列に接続された複数の遅延素子２１ａ（インバータなど）と、各々の遅延素子２１ａの出力と接続された複数のパス２１ｂと、上記の各パス２１ｂに接続されたセレクタ２１ｃとを有している。セレクタ２１ｃは、ＣＰＵ１４の指示に応じていずれかのパス２１ｂを選択し、遅延回路２１におけるオフセットの遅延量Ａを調整する。なお、遅延回路２１のセレクタ２１ｃの出力は、第１データ取得部２２に接続されている。

第１データ取得部２２は、入力データに対して位相がそれぞれ前後にずれたデータを生成する１入力３出力の回路である。第１データ取得部２２は、それぞれ同じ構成の３つのプログラマブルな遅延素子（２２ａ，２２ｂ，２２ｃ）を有している。一の実施形態では、各遅延素子２２ａ，２２ｂ，２２ｃの遅延量はいずれも同じ（２００ｐｓ）に設定されている。

第１データ取得部２２の入力は遅延素子２２ａに接続されている。遅延素子２２ａの出力は、信号線Ｔ_０Ｅと、遅延素子２２ｂの入力とに分岐している。遅延素子２２ｂの出力は、信号線Ｔ_０Ｃと、遅延素子２２ｃの入力および第２データ取得部２３の入力とに分岐している。遅延素子２２ｃの出力は、信号線Ｔ_０Ｌに接続されている。なお、信号線Ｔ_０Ｅ，Ｔ_０Ｃ，Ｔ_０Ｌは、それぞれ切替制御部１３に接続されている。

ここで、一の実施形態では、信号線Ｔ_０Ｃの位相をシリアル転送データの基準位相に設定する。また、第１データ取得部２２での信号線Ｔ_０Ｅの出力は、遅延素子２２ｂを通過しないため、信号線Ｔ_０Ｃの出力よりも２００ｐｓ相当だけ位相が進む。また、信号線Ｔ_０Ｌの出力は、遅延素子２２ｃをさらに通過するため、信号線Ｔ_０Ｃの出力よりも２００ｐｓ相当だけ位相が遅れる。したがって、第１データ取得部２２では、基準位相の出力（Ｔ_０Ｃ）と、基準位相の出力に対して±２００ｐｓ相当の位相差を付与した２種類の出力（Ｔ_０Ｅ，Ｔ_０Ｌ）とをそれぞれ取得できる。

第２データ取得部２３は、第１データ取得部２２とほぼ同じ構成の１入力３出力の回路である。

第２データ取得部２３の入力は、１０５０ｐｓ相当の遅延量を付与する遅延素子２３ａに接続されている。遅延素子２３ａの出力は、信号線Ｔ_４５Ｅと、２００ｐｓ相当の遅延量を付与する遅延素子２３ｂの入力とに分岐している。遅延素子２３ｂの出力は、信号線Ｔ_４５Ｃと、２００ｐｓ相当の遅延量を付与する遅延素子２３ｃの入力に分岐している。遅延素子２３ｃの出力は、信号線Ｔ_４５Ｌに接続されている。なお、信号線Ｔ_４５Ｅ，Ｔ_４５Ｃ，Ｔ_４５Ｌは、それぞれ切替制御部１３に接続されている。

ここで、第２データ取得部２３の信号線Ｔ_４５Ｃの出力には、遅延素子２３ａおよび遅延素子２３ｂにより、基準位相である信号線Ｔ_０Ｃの出力に対して１２５０ｐｓの遅延量が付与される。一の実施形態における１データサイクルは２５００ｐｓである。よって、信号線Ｔ_４５Ｃの位相は、信号線Ｔ_０Ｃの基準位相に対して４５度の位相差を持つことになる。

また、第２データ取得部２３での信号線Ｔ_４５Ｅの出力は、遅延素子２３ｂを通過しないため、信号線Ｔ_４５Ｃの出力よりも２００ｐｓ相当だけ位相が進む。また、信号線Ｔ_４５Ｌの出力は、遅延素子２３ｃをさらに通過するため、信号線Ｔ_４５Ｃの出力よりも２００ｐｓ相当だけ位相が遅れる。したがって、第２データ取得部２３では、基準位相に対して４５度の位相差をもつ出力（Ｔ_４５Ｃ）と、Ｔ_４５Ｃの出力に対して±２００ｐｓ相当の位相差を付与した２種類の出力（Ｔ_４５Ｅ，Ｔ_４５Ｌ）とをそれぞれ取得できる。

切替制御部１３は、信号線Ｔ_０Ｅ，Ｔ_０Ｃ，Ｔ_０Ｌ，Ｔ_４５Ｅ，Ｔ_４５Ｃ，Ｔ_４５Ｌのデータのいずれか１つを選択的に後段の回路に出力する６入力１出力のセレクタである。また、切替制御部１３は、後述の位相調整処理で動作する判定部２４と、メモリ２５とを有している。

判定部２４は、クロック信号ＣＬＫの立ち上がりまたは立ち下がりのタイミングに同期して、各信号線の信号値をそれぞれ取り込む。そして、判定部２４は、上記の検出対象のデータ列（同期信号の「ＡＡＡ（ｈ）」）を検出できたか否かを各信号線でそれぞれ判定し、各信号線での判定結果をＣＰＵ１４に出力する。

メモリ２５は、位相調整処理で適用されるルックアップテーブル（ＬＵＴ）を記憶する不揮発性メモリである。ここで、図３を参照しつつ、ＬＵＴの内容を説明する。ＬＵＴには、１３種類のサンプルビットパターンと引数（ＣＡＳＥ番号）との対応関係が記憶されている。各サンプルビットパターンは、同期信号の「０００（ｈ），ＡＡＡ（ｈ），０００（ｈ）」の範囲から、「ＡＡＡ（ｈ）」を含む２４ビットのビットパターンをそれぞれ異なる位置で切り出したものに相当する。

例えば、ＣＡＳＥ番号０のサンプルビットパターンは、先頭ビットから１２ビット目が「ＡＡＡ（ｈ）」に対応し、残りの１２ビットがすべて「０」である。また、ＣＡＳＥ番号１のサンプルビットパターンは、ＣＡＳＥ番号０の場合よりも「ＡＡＡ（ｈ）」に対応する部分が１ビット後ろにずれたビットパターンである。すなわち、ＣＡＳＥ番号１のサンプルビットパターンは、先頭から２ビット目から１３ビット目が「ＡＡＡ（ｈ）」に対応し、他の部分がすべて「０」である。以降、ＣＡＳＥ番号が１増えるごとに、ＬＵＴのサンプルビットパターンでは「ＡＡＡ（ｈ）」に対応する部分が１ビットずつ後ろにずれていくものとする。

図３の例ではＣＡＳＥ番号を１６進数（０−Ｆ）で表記する。また、ＬＵＴにおいてサンプルビットパターンのＣＡＳＥ番号は「０−Ｃ」の範囲である。また、一の実施形態でＣＡＳＥ番号Ｄは、いずれのサンプルビットパターンにも合致しない場合を示す符号として扱われる。なお、上記のＬＵＴは、製造者によって予め生成されるものとする。

図１に戻って、ＣＰＵ１４は、位相調整装置の統括的な制御を行うプロセッサである。一例として、ＣＰＵ１４は、送信部１１でのシリアル転送データの出力の制御や、セレクタに対するパス切り替え指示や、切替制御部１３での出力の切替指示を含む各種の処理を実行する。なお、ＣＰＵ１４は、後述する各フラグの状態を記憶するレジスタ２６を有している。

＜位相調整装置の動作例＞
次に、一の実施形態での位相調整装置の動作例を説明する。ＣＰＵ１４は、位相調整処理の開始指示（例えば、電子カメラのレリーズ釦の押圧による記録撮像の指示）をユーザから受け付けると、各部にスタート信号を発行して位相調整処理を開始させる。以下、図４の流れ図を参照しつつ、一の実施形態における位相調整処理の動作例を説明する。

（ステップＳ１０１）
ＣＰＵ１４は、セレクタのパスの指定により遅延回路２１の遅延量Ａを初期設定する。例えば、ＣＰＵ１４は、前回の位相調整処理で設定された遅延回路２１の遅延量または遅延回路２１のデフォルト値をレジスタ２６から読み出し、この読み出した値を上記の遅延量Ａとして設定する。

（ステップＳ１０２）
ＣＰＵ１４は、レジスタ２６の以下のフラグを初期化する。具体的に、ＣＰＵ１４は、各信号線における検出対象のデータ列の検出有無を示すフラグ（Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐ，Ｔ_４５Ｅ＿Ｐ，Ｔ_４５Ｃ＿Ｐ，Ｔ_４５Ｌ＿Ｐ）と、第１データ取得部２２の３出力での検出状態を示すフラグ（Ｔ_０＿Ｄ）と、第２データ取得部２３の３出力での検出状態を示すフラグ（Ｔ_４５＿Ｄ）とをそれぞれ「０」にリセットする。

（ステップＳ１０３）
送信部１１は、ＣＰＵ１４の指示に応じて、シリアル転送データ（画像データ）の出力を開始する。送信部１１から出力されるシリアル転送データは、遅延部１２をパイプライン式に通過する。これにより、信号線Ｔ_０Ｅ，Ｔ_０Ｃ，Ｔ_０Ｌ，Ｔ_４５Ｅ，Ｔ_４５Ｃ，Ｔ_４５Ｌからそれぞれ位相の異なるシリアル転送データが切替制御部１３に入力される。

（ステップＳ１０４）
判定部２４は、各信号線の出力をクロック信号に同期してそれぞれサンプリングする。そして、判定部２４は、各信号線における検出対象のデータ列の検出有無をそれぞれ判定する。以下、図５の流れ図を参照しつつ、信号線Ｔ_０Ｅの出力に対するＳ１０４での判定部２４の動作例を説明する。

ステップＳ２０１：判定部２４は、信号線Ｔ_０Ｅの出力をサンプリングして、２４ビットのディジタルのデータ列を取得する。

ステップＳ２０２：判定部２４は、メモリ２５のＬＵＴを参照し、ＬＵＴのサンプルビットパターンとＳ２０１のデータ列とを照合する。これにより、判定部２４は、Ｓ２０１のデータ列に対応するＬＵＴのＣＡＳＥ番号を取得する。

ステップＳ２０３：判定部２４は、Ｓ２０２で取得したＣＡＳＥ番号が「Ｄ」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０４に処理が移行する。なお、Ｓ２０４のＹＥＳ側は、Ｓ２０１のデータ列が検出対象のデータ列ではない場合に対応する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０５に処理が移行する。なお、Ｓ２０４のＮＯ側は、Ｓ２０１のデータ列が検出対象のデータ列を含んでいる場合（ＣＡＳＥ番号が「０−Ｃ」のいずれかである場合）に対応する。

ステップＳ２０４：判定部２４は、スタート信号の発行から所定時間が経過したか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０５に処理が移行する。なお、Ｓ２０４のＹＥＳ側は、検出対象のデータ列が検出されない状態で、判定部２４が信号線Ｔ_０Ｅでのデータ列の検出を打ち切る場合に対応する。一方、上記要件を満たさない場合（ＮＯ側）には、判定部２４はＳ２０１に戻って上記動作を繰り返す。

ステップＳ２０５：判定部２４は、直近のＳ２０２の処理で取得したＣＡＳＥ番号が「Ｄ」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ２０６に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ２０７に処理が移行する。

ステップＳ２０６：判定部２４は、ＣＰＵ１４に対して、レジスタ２６のフラグＴ_０Ｅ＿Ｐを「０」とする信号を出力する。その後、図４のＳ１０５の処理に復帰する。

ステップＳ２０７：判定部２４は、ＣＰＵ１４に対して、レジスタ２６のフラグＴ_０Ｅ＿Ｐを「１」とする信号を出力するとともに、信号線Ｔ_０Ｅに対応するＣＡＳＥ番号の情報をレジスタ２６に記録する。その後、図４のＳ１０５の処理に復帰する。

以上で、図５の流れ図の説明を終了する。勿論、Ｓ１０４での判定部２４は、Ｔ_０Ｅ以外の他の信号線についても図５と同様の処理を実行する。これにより、レジスタ２６において、各信号線における検出対象のデータ列の検出有無を示すフラグ（Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐ，Ｔ_４５Ｅ＿Ｐ，Ｔ_４５Ｃ＿Ｐ，Ｔ_４５Ｌ＿Ｐ）が更新される。また、検出対象のデータ列が検出された信号線については、ＣＡＳＥ番号の情報がレジスタ２６に記録される。

（ステップＳ１０５）
ＣＰＵ１４は、レジスタ２６のフラグＴ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐを参照して、第１データ取得部２２の３出力での検出状態を示すフラグＴ_０＿Ｄを設定する。同様に、ＣＰＵ１４は、レジスタ２６のフラグＴ_４５Ｅ＿Ｐ，Ｔ_４５Ｃ＿Ｐ，Ｔ_４５Ｌ＿Ｐを参照して、第１データ取得部２２の３出力での検出状態を示すフラグＴ_０＿Ｄを設定する。

一例として、Ｓ１０５でのＣＰＵ１４は、以下の（ａ）−（ｈ）の処理によりフラグＴ_０＿Ｄを設定すればよい。なお、フラグＴ_４５＿Ｄの設定処理では、（ａ）−（ｈ）の処理のフラグが、Ｔ_４５Ｅ＿Ｐ，Ｔ_４５Ｃ＿Ｐ，Ｔ_４５Ｌ＿Ｐ，Ｔ_４５＿Ｄにそれぞれ置き換わる点で相違するにすぎない。そのため、フラグＴ_４５＿Ｄの設定処理に関する説明は省略する。

（ａ）ＣＰＵ１４は、Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐがいずれも「０」の場合（Ｔ_０Ｅ＿Ｐ＝Ｔ_０Ｃ＿Ｐ＝Ｔ_０Ｌ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「０」に設定する。

（ｂ）ＣＰＵ１４は、Ｔ_０Ｅ＿Ｐが「１」であって、Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐが「０」の場合（Ｔ_０Ｅ＿Ｐ＝１，Ｔ_０Ｃ＿Ｐ＝Ｔ_０Ｌ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「１」に設定する。

（ｃ）ＣＰＵ１４は、Ｔ_０Ｃ＿Ｐが「１」であって、Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｌ＿Ｐが「０」の場合（Ｔ_０Ｃ＿Ｐ＝１，Ｔ_０Ｅ＿Ｐ＝Ｔ_０Ｌ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「２」に設定する。

（ｄ）ＣＰＵ１４は、Ｔ_０Ｌ＿Ｐが「１」であって、Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐが「０」の場合（Ｔ_０Ｌ＿Ｐ＝１，Ｔ_０Ｅ＿Ｐ＝Ｔ_０Ｃ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「３」に設定する。

（ｅ）ＣＰＵ１４は、Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐが「１」であって、Ｔ_０Ｅ＿Ｐが「０」の場合（Ｔ_０Ｃ＿Ｐ＝Ｔ_０Ｌ＿Ｐ＝１，Ｔ_０Ｅ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「４」に設定する。

（ｆ）ＣＰＵ１４は、Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｌ＿Ｐが「１」であって、Ｔ_０Ｃ＿Ｐが「０」の場合（Ｔ_０Ｅ＿Ｐ＝Ｔ_０Ｌ＿Ｐ＝１，Ｔ_０Ｃ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「５」に設定する。

（ｇ）ＣＰＵ１４は、Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐが「１」であって、Ｔ_０Ｌ＿Ｐが「０」の場合（Ｔ_０Ｅ＿Ｐ＝Ｔ_０Ｃ＿Ｐ＝１，Ｔ_０Ｌ＿Ｐ＝０）、レジスタ２６のフラグＴ_０＿Ｄを「６」に設定する。

（ｈ）ＣＰＵ１４は、Ｔ_０Ｅ＿Ｐ，Ｔ_０Ｃ＿Ｐ，Ｔ_０Ｌ＿Ｐがいずれも「１」の場合（Ｔ_０Ｅ＿Ｐ＝Ｔ_０Ｃ＿Ｐ＝Ｔ_０Ｌ＿Ｐ＝１）、レジスタ２６のフラグＴ_０＿Ｄを「７」に設定する。

（ステップＳ１０６）
ＣＰＵ１４は、フラグＴ_０＿Ｄ，Ｔ_４５＿Ｄを参照して、切替制御部１３の出力の選択を行うとともに、遅延回路２１の遅延量Ａの補正値を設定する。以下、図６の流れ図を参照しつつ、Ｓ１０６でのＣＰＵ１４の動作例を説明する。

ステップＳ３０１：ＣＰＵ１４は、フラグＴ_０＿Ｄが「７」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３０２に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３０３に処理が移行する。

ステップＳ３０２：この場合は、第１データ取得部２２における３つの信号線でいずれも検出対象のデータ列を検出できたケースである（図７ａ参照）。この場合は、３出力のうち時間軸方向で位相が中央となる信号線の出力の方がより安定してデータをサンプリングでき、転送するデータの信頼性が高くなる。よって、Ｓ３０２でのＣＰＵ１４は、信号線Ｔ_０Ｃの出力を切替制御部１３の出力として選択する。また、Ｓ３０２でのＣＰＵ１４は、遅延量Ａを補正せずにそのまま適用する。その後、図６の流れ図の処理は終了する。

ステップＳ３０３：ＣＰＵ１４は、フラグＴ_４５＿Ｄが「７」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３０４に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３０５に処理が移行する。

ステップＳ３０４：この場合は、第２データ取得部２３における３つの信号線でいずれも検出対象のデータ列を検出できたケースである。Ｓ３０４でのＣＰＵ１４は、信号線Ｔ_４５Ｃの出力を切替制御部１３の出力として選択する。また、Ｓ３０４でのＣＰＵ１４は、遅延量Ａを補正せずにそのまま適用する。その後、図６の流れ図の処理は終了する。なお、Ｓ３０４は上記のＳ３０２とほぼ共通するので、Ｓ３０２との重複説明は省略する。

ステップＳ３０５：ＣＰＵ１４は、フラグＴ_０＿Ｄが「４」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３０６に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３０７に処理が移行する。

ステップＳ３０６：この場合は、第１データ取得部２２における３つの信号線のうちで、位相の順で連続するＴ_０ＣおよびＴ_０Ｌから検出対象のデータ列を検出できたケースである（図７ｂ参照）。この場合は、Ｔ_０Ｅの位相とＴ_０Ｃの位相の間に波形の立ち下がりや立ち上がりが存在するので、３出力のうちＴ_０Ｅと位相差が最も大きくなるＴ_０Ｌの出力の方がより安定してデータのサンプリングを行える。

よって、Ｓ３０６でのＣＰＵ１４は、信号線Ｔ_０Ｌの出力を切替制御部１３の出力として選択する。また、Ｓ３０６でのＣＰＵ１４は遅延量Ａを＋２００ｐｓ分補正するよう設定する。これにより、切替制御部１３の出力が位相の遅れ方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図６の流れ図の処理は終了する。

ステップＳ３０７：ＣＰＵ１４は、フラグＴ_０＿Ｄが「６」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３０８に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３０９に処理が移行する。

ステップＳ３０８：この場合は、第１データ取得部２２における３つの信号線のうちで、位相の順で連続するＴ_０ＥおよびＴ_０Ｃから検出対象のデータ列を検出できたケースである（図７ｃ参照）。この場合は、Ｔ_０Ｃの位相とＴ_０Ｌの位相の間に波形の立ち下がりや立ち上がりが存在するので、３出力のうちＴ_０Ｌと位相差が最も大きくなるＴ_０Ｅの出力の方がより安定してデータのサンプリングを行える。

よって、Ｓ３０８でのＣＰＵ１４は、信号線Ｔ_０Ｅの出力を切替制御部１３の出力として選択する。また、Ｓ３０８でのＣＰＵ１４は遅延量Ａを−２００ｐｓ分補正するよう設定する。これにより、切替制御部１３の出力が位相の進み方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図６の流れ図の処理は終了する。

ステップＳ３０９：ＣＰＵ１４は、フラグＴ_４５＿Ｄが「４」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３１０に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３１１に処理が移行する。

ステップＳ３１０：この場合は、第２データ取得部２３における３つの信号線のうちで、位相の順で連続するＴ_４５ＣおよびＴ_４５Ｌから検出対象のデータ列を検出できたケースである。Ｓ３１０でのＣＰＵ１４は、信号線Ｔ_４５Ｌの出力を切替制御部１３の出力として選択する。また、Ｓ３１０でのＣＰＵ１４は遅延量Ａを＋２００ｐｓ分補正するよう設定する。その後、図６の流れ図の処理は終了する。なお、Ｓ３１０は上記のＳ３０６とほぼ共通するので、Ｓ３０６との重複説明は省略する。

ステップＳ３１１：ＣＰＵ１４は、フラグＴ_４５＿Ｄが「６」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３１２に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３１３に処理が移行する。

ステップＳ３１２：この場合は、第２データ取得部２３における３つの信号線のうちで、位相の順で連続するＴ_４５ＥおよびＴ_４５Ｃから検出対象のデータ列を検出できたケースである。Ｓ３１２でのＣＰＵ１４は、信号線Ｔ_０Ｅの出力を切替制御部１３の出力として選択する。また、Ｓ３１２でのＣＰＵ１４は遅延量Ａを−２００ｐｓ分補正するよう設定する。その後、図６の流れ図の処理は終了する。なお、Ｓ３１２は上記のＳ３０８とほぼ共通するので、Ｓ３０８との重複説明は省略する。

ステップＳ３１３：ＣＰＵ１４は、フラグＴ_０＿Ｄが「１」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３１４に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３１５に処理が移行する。

ステップＳ３１４：この場合は、第１データ取得部２２における３つの信号線のうちで、Ｔ_０Ｅから検出対象のデータ列を検出できたケースである。この場合は、Ｔ_０Ｅの位相とＴ_０Ｃの位相の間に波形の立ち下がりや立ち上がりが存在すると考えられる。

よって、Ｓ３１４でのＣＰＵ１４は、信号線Ｔ_０Ｅの出力を切替制御部１３の出力として選択する。また、Ｓ３１４でのＣＰＵ１４は遅延量Ａを−２００ｐｓ分補正するよう設定する。これにより、切替制御部１３の出力が位相の進み方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図６の流れ図の処理は終了する。

なお、Ｓ３１４の場合、ＣＰＵ１４は遅延量Ａを位相の進み方向により大きくシフトさせるようにしてもよい。

ステップＳ３１５：ＣＰＵ１４は、フラグＴ_０＿Ｄが「３」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３１６に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３１７に処理が移行する。

ステップＳ３１６：この場合は、第１データ取得部２２における３つの信号線のうちで、Ｔ_０Ｌから検出対象のデータ列を検出できたケースである。この場合は、Ｔ_０Ｃの位相とＴ_０Ｌの位相の間に波形の立ち下がりや立ち上がりが存在すると考えられる。

よって、Ｓ３１６でのＣＰＵ１４は、信号線Ｔ_０Ｌの出力を切替制御部１３の出力として選択する。また、Ｓ３１６でのＣＰＵ１４は遅延量Ａを＋２００ｐｓ分補正するよう設定する。これにより、切替制御部１３の出力が位相の遅れ方向にさらに調整されるので、より安定したデータの転送が可能となる。その後、図６の流れ図の処理は終了する。

なお、Ｓ３１６の場合、ＣＰＵ１４は遅延量Ａを位相の遅れ方向により大きくシフトさせるようにしてもよい。

ステップＳ３１７：ＣＰＵ１４は、フラグＴ_４５＿Ｄが「１」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３１８に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３１９に処理が移行する。

ステップＳ３１８：この場合は、第２データ取得部２３における３つの信号線のうちで、Ｔ_４５Ｅから検出対象のデータ列を検出できたケースである。Ｓ３１８でのＣＰＵ１４は、信号線Ｔ_４５Ｅの出力を切替制御部１３の出力として選択する。また、Ｓ３１８でのＣＰＵ１４は遅延量Ａを−２００ｐｓ分補正するよう設定する。その後、図６の流れ図の処理は終了する。なお、Ｓ３１８は上記のＳ３１４とほぼ共通するので、Ｓ３１４との重複説明は省略する。

ステップＳ３１９：ＣＰＵ１４は、フラグＴ_４５＿Ｄが「３」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）には３２０に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３２１に処理が移行する。

ステップＳ３２０：この場合は、第２データ取得部２３における３つの信号線のうちで、Ｔ_４５Ｌから検出対象のデータ列を検出できたケースである。Ｓ３２０でのＣＰＵ１４は、信号線Ｔ_４５Ｌの出力を切替制御部１３の出力として選択する。また、Ｓ３２０でのＣＰＵ１４は遅延量Ａを＋２００ｐｓ分補正するよう設定する。その後、図６の流れ図の処理は終了する。なお、Ｓ３２０は上記のＳ３１６とほぼ共通するので、Ｓ３１６との重複説明は省略する。

ステップＳ３２１：ＣＰＵ１４は、フラグＴ_０＿Ｄが「２」または「５」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ３２３に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３２２に処理が移行する。

ステップＳ３２２：ＣＰＵ１４は、フラグＴ_４５＿Ｄが「２」または「５」であるか否かを判定する。上記要件を満たす場合（ＹＥＳ側）にはＳ３２３に処理が移行する。一方、上記要件を満たさない場合（ＮＯ側）にはＳ３２４に処理が移行する。

ステップＳ３２３：これらの場合は、シリアル転送データの波形に乱れがあるケースに相当する。Ｓ３２３でのＣＰＵ１４は、検出対象のデータ列を検出できた信号線から切替制御部１３の出力を適宜選択する。また、Ｓ３２３でのＣＰＵ１４は、遅延量Ａを補正せずにそのまま適用する。その後、図６の流れ図の処理は終了する。

ステップＳ３２４：この場合は、フラグＴ_０＿Ｄ，Ｔ_４５＿Ｄがいずれも「０」であり、第１データ取得部２２および第２データ取得部２３の各出力から検出対象のデータ列を検出できないケースに相当する。

この場合、ＣＰＵ１４は、基準位相である信号線Ｔ_０Ｃの出力を切替制御部１３の出力として選択する。そして、Ｔ_０Ｌの出力とＴ_４５Ｅの出力との平均に対応する位相まで信号線Ｔ_０Ｃの位相がシフトするように、ＣＰＵ１４は遅延回路２１の遅延量Ａを補正するよう設定する（Ａ＝（Ｔ_０Ｌ＋Ｔ_４５Ｅ）／２）。これにより、位相のズレに起因して検出対象のデータ列を全く検出できない場合にも、シリアル転送データの位相が適切に調整される。その後、図６の流れ図の処理は終了する。

（ステップＳ１０７）
切替制御部１３は、ＣＰＵ１４の指示に応じて、Ｓ１０６で選択された信号線の出力を後段の回路に出力するとともに、判定部２４の動作を停止させる。また、遅延部１２の遅延回路２１は、ＣＰＵ１４の指示に応じて遅延量Ａを補正する。

これにより、位相調整処理後のデータ転送において、送信部１１から出力されるシリアル転送データは、遅延部１２および切替制御部１３を通過することにより、位相が適正に調整された状態で後段の回路に出力される。

また、検出対象のデータ列の送信から判定部２４での検出までの期間の情報と、Ｓ１０６で選択された信号線に対応するＣＡＳＥ番号の情報とを用いることで、ＣＰＵ１４は、入力されるシリアル転送データの符号を正確にモニタすることもできる。以上で、図４の流れ図の説明を終了する。

なお、遅延量Ａの補正を実行するタイミングとして、１水平出力のブランク期間に補正が実行されても良い。信号データにおけるブランク期間については、水平同期信号出力から画素数を数えることにより判定および指定することが可能である。

一の実施形態の位相調整装置は、基準位相での第１出力（Ｔ_０Ｃ）と、第１出力に対して微小な進みまたは遅れを付与された第２出力（Ｔ_０Ｅ、Ｔ_０Ｌ）とで検出対象のデータ列が検出できたか否かを判定する。同様に、位相調整装置は、基準位相に対して４５度の位相差を有する第３出力（Ｔ_４５Ｃ）と、第３出力に対して微小な進みまたは遅れを付与された第４出力（Ｔ_４５Ｅ、Ｔ_４５Ｌ）とで検出対象のデータ列が検出できたか否かを判定する。

そして、位相調整装置は、第１出力から第４出力のうちで検出対象のデータ列を検出できた出力を適用する。なお、位相調整装置は、第１出力から第４出力での検出結果に基づいて、後段の回路に出力する信号線の選択と、遅延回路２１での遅延量の補正とによって、シリアル転送データに付与する遅延量を調整する。これにより、一の実施形態の位相調整装置では、装置の温度環境などの変化に起因するシリアル転送データの位相のずれを容易に抑制することができる。

また、一の実施形態の位相調整装置では、基準位相の符号と、基準位相から１／４周期ずれた位相４５度での符号をみるので、シリアル転送データとクロック信号の同期がとれていない場合にも、シリアル転送データの位相のずれを効率的に調整することが可能となる。さらに、一の実施形態の位相調整装置では、基準位相を中心として微小な位相差を付与された符号と、位相４５度を中心として微小な位相差を付与された符号とをみることで、シリアル転送データの位相をより精度よく調整することが可能となる（図２参照）。

＜一の実施形態の変形例＞
上記実施形態では、第１データ取得部２２の基準位相と、第２データ取得部２３で中心となる出力の位相とが４５度ずれている例を説明したが、両者の位相差は３５度から５５度の範囲内で適宜変更できる。

一般的に、データのシリアル転送において、１ビット分のデータサイクルのうちデータの信頼区間として約６０％分の区間を確保することが設計上要求される。そして、上記の信頼区間でデータを取り込みに適した区間は、１ビット分のデータサイクルの中心を基準として±２０％の区間である。上記の±２０％の区間を位相で表すと、基準位相から３５度から５５度の範囲となる（図８参照）。

よって、第１データ取得部２２の基準位相と、第２データ取得部２３で中心となる出力の位相との位相差を上記範囲内で変更しても、実用上、一の実施形態とほぼ同様の効果を得ることができる。

＜実施形態の補足事項＞
（１）本発明の位相調整装置は、電子カメラに組み込まれる例に限定されず、他の種類の電子機器に組み込まれるものであってもよい。また、上記実施形態では、１つのチャネルでシリアル転送を行う装置の例を説明したが、本発明は複数チャネルの場合にも勿論適用することができる。

（２）上記実施形態での信号線Ｔ_０Ｅ，Ｔ_０Ｃ，Ｔ_０Ｌ，Ｔ_４５Ｅ，Ｔ_４５Ｃ，Ｔ_４５Ｌの遅延量は、対象となるシリアル転送データに応じて適宜変更されることはいうまでもない。なお、一の実施形態の位相調整装置において、第１データ取得部２２および第２データ取得部２３の各遅延素子（２２ａ−２２ｃ，２３ａ−２３ｃ）の遅延量をプログラムで適宜調整することで、同じ構成の位相調整装置を異なる装置間で共用することもできる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。

１１…送信部、１２…遅延部、１３…切替制御部、１４…ＣＰＵ、２１…遅延回路、２２…第１データ取得部、２３…第２データ取得部、２４…判定部、２５…メモリ、２６…レジスタ

Claims (11)

1. 複数ビットで構成され且つ予め定められたデータ列である検出対象データ列を含む水平同期信号と、前記検出対象データ列を含む垂直同期信号と、前記検出対象データ列を含まない画素信号とを有する画像データを生成してシリアル転送データとして出力する撮像素子と、
   前記撮像素子から出力された前記シリアル転送データに基づく第１出力と、前記第１出力の位相と比べて第１時間に相当する位相が進んだ第２出力と、前記第１出力の位相と比べて前記第１時間に相当する位相が遅れた第３出力と、前記第１出力の位相と比べて前記第１時間よりも長い第２時間に相当する位相が遅れた第４出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が進んだ第５出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が遅れた第６出力とのそれぞれの出力に前記検出対象データ列が含まれているか否かを判定する判定部と、
   前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうち少なくともいずれかの出力に前記検出対象データ列が含まれていると前記判定部により判定された場合、前記検出対象データ列が含まれている出力に基づいて前記外部へ出力する前記シリアル転送データの位相を調整し、前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうちいずれの出力にも前記検出対象データ列が含まれていないと前記判定部により判定された場合、前記第３出力と前記第５出力との平均に基づいて前記外部へ出力する前記シリアル転送データの位相を調整する位相調整部とを備えること
   を特徴とする撮像装置。
2. 請求項１に記載の撮像装置において、
   前記位相調整部は、
   前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第２出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整すること
   を特徴とする撮像装置。
3. 請求項１又は請求項２に記載の撮像装置において、
   前記位相調整部は、
   前記第１出力及び前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第１出力及び前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第４出力及び前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第４出力及び前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整すること
   を特徴とする撮像装置。
4. 請求項１から請求項３のいずれか一項に記載の撮像装置において、
   前記位相調整部は、
   前記第１出力と前記第２出力と前記第３出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整し、
   前記第４出力と前記第５出力と前記第６出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第４出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整すること
   を特徴とする撮像装置。
5. 請求項１から請求項４のいずれか一項に記載の撮像装置において、
   前記第４出力の位相は、前記第１出力の位相と比べて４５度遅れていること
   を特徴とする撮像装置。
6. 入力されたシリアル転送データに基づく第１出力と、前記第１出力の位相と比べて第１時間に相当する位相が進んだ第２出力と、前記第１出力の位相と比べて前記第１時間に相当する位相が遅れた第３出力と、前記第１出力の位相と比べて前記第１時間よりも長い第２時間に相当する位相が遅れた第４出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が進んだ第５出力と、前記第４出力の位相と比べて前記第１時間に相当する位相が遅れた第６出力とのそれぞれの出力に、複数ビットで構成され且つ予め定められたデータ列である検出対象データ列が含まれているか否かを判定する判定部と、
   前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうち少なくともいずれかの出力に前記検出対象データ列が含まれていると前記判定部により判定された場合、前記検出対象データ列が含まれている出力に基づいて前記外部へ出力する前記シリアル転送データの位相を調整する位相調整部とを備えること
   を特徴とする位相調整装置。
7. 請求項６に記載の位相調整装置において、
   前記位相調整部は、前記第１出力と前記第２出力と前記第３出力と前記第４出力と前記第５出力と前記第６出力とのうちいずれの出力にも前記検出対象データ列が含まれていないと前記判定部により判定された場合、前記第３出力と前記第５出力との平均に基づいて前記外部へ出力する前記シリアル転送データの位相を調整すること
   を特徴とする位相調整装置。
8. 請求項６又は請求項７に記載の位相調整装置において、
   前記位相調整部は、
   前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第２出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて少なくとも前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて少なくとも前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整すること
   を特徴とする位相調整装置。
9. 請求項６から請求項８のいずれか一項に記載の位相調整装置において、
   前記第１出力及び前記第２出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第１出力及び前記第３出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第３出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第４出力及び前記第５出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第５出力の位相と比べて前記第１時間に相当する位相が進むように前記外部へ出力する前記シリアルデータ転送の位相を調整し、
   前記第４出力及び前記第６出力に前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第６出力の位相と比べて前記第１時間に相当する位相が遅れるように前記外部へ出力する前記シリアルデータ転送の位相を調整すること
   を特徴とする位相調整装置。
10. 請求項６から請求項９のいずれか一項に記載の位相調整装置において、
    前記第１出力と前記第２出力と前記第３出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第１出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整し、
    前記第４出力と前記第５出力と前記第６出力のいずれの出力でも前記検出対象データ列が含まれていると前記判断部により判断された場合、前記第４出力の位相と同じになるように前記外部へ出力する前記シリアル転送データの位相を調整すること
    を特徴とする位相調整装置。
11. 請求項６から請求項１０のいずれか一項に記載の位相調整装置において、
    前記第４出力の位相は、前記第１出力の位相と比べて４５度遅れていること
    を特徴とする位相調整装置。
    

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