JP2009141689A - アナログデジタル変換システム及びｓｃａｒｔ対応システム - Google Patents

Abstract

【課題】小規模のアナログデジタル変換回路で対応でき、映像を静止画で表示する場合にも画質の劣化を低減できるアナログデジタル変換システム及びＳＣＡＲＴ対応システムを提供する。
【解決手段】ＳＣＡＲＴ対応システム１には、高速ブランキング信号（ＦＢ信号）の信号レベルに対応して、ＳＣＡＲＴコネクタ２の３つの端子からＲ，Ｇ，Ｂ信号と複合映像信号（ＣＶＢＳ信号）とが入力される。ＦＢ信号判定回路７は、ＦＢ信号のレベルを判定し、Ｈレベルの場合にはチャンネル制御回路８を介してチャンネル切替回路９を切り替え、時分割でＲ，Ｇ，Ｂ信号を１つのＡＤＣ１０に入力させる。ＡＤＣ１０で変換されたデジタルのＲ，Ｇ，Ｂ信号は、表示形態に応じてデータ補正回路１４において補正される。
【選択図】図１

Description

本発明は、ＳＣＡＲＴコネクタを用いて入力されるアナログの映像信号をアナログデジタル変換するアナログデジタル変換システム及びＳＣＡＲＴ対応システムに関する。

例えば、欧州などにおいてＳＣＡＲＴコネクタを備えた映像機器が普及している。このＳＣＡＲＴコネクタを用いた場合の映像信号に関しては、アナログの色成分信号として、Ｒ，Ｇ，Ｂ信号の３系統の信号が入力／出力される。
また、ＳＣＡＲＴコネクタを用いた場合には、Ｒ，Ｇ，Ｂ信号の入力／出力に対応して、Ｆａｓｔ Ｂｌａｎｋｉｎｇ信号（高速ブランキング信号）も出力される。
最近においては、ＳＣＡＲＴコネクタを用いて入力される信号（以下、ＳＣＡＲＴ信号と呼ぶ）に対してデジタル信号処理する場合が増えている。
従来は、Ｒ，Ｇ，Ｂ信号の３系統の信号に対応するため、３チャンネルのアナログデジタル変換回路（ＡＤＣと略記）でアナログデジタル（ＡＤ）変換していた。

このため、ＳＣＡＲＴ信号に対する信号処理系をＬＳＩ化した場合、信号処理システムに於けるＡＤＣの占める割合が大きくなっていた。
一方、例えば特許文献１には、複数のチャンネルから入力されるアナログ信号を時分割でＡＤ変換するＡＤ変換システムが開示されているが、ＳＣＡＲＴ信号に対応したものでない。
３系統で入力されるＲ，Ｇ，Ｂ信号を時分割で対応した場合には、時分割される映像が静止画（或いはこれと等価な形態）で表示するものであると、時分割のＡＤ変換した場合のサンプリング間隔により、視覚上画質が劣化する可能性がある。
特開平３−２３８９２３号公報

本発明は上述した点に鑑みてなされたもので、小規模のアナログデジタル変換回路で対応でき、映像を静止画で表示する場合にも画質の劣化を低減できるアナログデジタル変換システム及びＳＣＡＲＴ対応システムを提供することを目的とする。

本発明の一実施形態に係るアナログデジタル変換システムは、ＳＣＡＲＴコネクタの３つの端子からそれぞれ入力されるアナログの色成分信号としてのＲ，Ｇ，Ｂ信号を時分割で選択する選択回路と、前記Ｒ，Ｇ，Ｂ信号の有無に対応して前記ＳＣＡＲＴコネクタの端子から入力される高速ブランキング信号が所定レベル以上であるか否かを判定する高速ブランキング信号判定部と、所定レベル以上の高速ブランキング信号と判定した期間、前記選択回路を介して選択された前記Ｒ，Ｇ，Ｂ信号をデジタルのＲ，Ｇ，Ｂ信号に時分割で変換する１つのアナログデジタル変換回路と、前記アナログデジタル変換回路により変換されたデジタルのＲ，Ｇ，Ｂ信号が、少なくとも時間的に動きのない信号の場合に、前記時分割で変換されたデジタルのＲ，Ｇ，Ｂ信号間のタイミングずれを補正する補正部と、を具備することを特徴とする。

本発明の一実施形態に係るＳＣＡＲＴ対応システムは、ＳＣＡＲＴコネクタの３つの端子からそれぞれ入力されるアナログの色成分信号としてのＲ，Ｇ，Ｂ信号を時分割で選択する選択回路と、前記Ｒ，Ｇ，Ｂ信号の有無に対応して前記ＳＣＡＲＴコネクタの端子から入力される高速ブランキング信号が所定レベル以上であるか否かを判定する高速ブランキング信号判定部と、所定レベル以上の高速ブランキング信号と判定した期間、前記選択回路を介して選択された前記Ｒ，Ｇ，Ｂ信号をデジタルのＲ，Ｇ，Ｂ信号に時分割で変換する１つのアナログデジタル変換回路と、前記アナログデジタル変換回路により変換されたデジタルのＲ，Ｇ，Ｂ信号が、少なくとも時間的に動きのない信号の場合に、前記時分割で変換されたデジタルのＲ，Ｇ，Ｂ信号間のタイミングずれを補正する補正部と、前記ＳＣＡＲＴコネクタの１つの端子から入力される複合映像信号をデジタル信号に変換するアナログデジタル変換回路と、を具備することを特徴とする。

本発明によれば、小規模のアナログデジタル変換回路で対応でき、映像を静止画で表示する場合にも画質の劣化を低減できる。

以下、図面を参照して本発明の実施形態を説明する。図１は本発明の一実施形態に係るＳＣＡＲＴ対応システム１の構成を示す。
このＳＣＡＲＴ対応システム１は、外部のＳＣＡＲＴ対応映像機器に接続されたＳＣＡＲＴコネクタ２が着脱自在に接続されるＳＣＡＲＴコネクタ受け３を備えている。
また、このＳＣＡＲＴ対応システム１は、パーソナルコンピュータ（ＰＣと略記）等の例えばＳＣＡＲＴ非対応映像機器からの映像信号を入力するコネクタ（図１では２点鎖線で示す）が着脱自在に接続されるコネクタ受け４も備えている。
また、ＳＣＡＲＴコネクタ受け３から入力される映像信号と、他方のコネクタ受け４から入力される映像信号とを選択する選択スイッチ５を備えている。この選択スイッチ５は、例えばユーザにより切り替えることができる。

この選択スイッチ５により選択された方の映像信号が、ＳＣＡＲＴ対応システム１内に設けられた例えばＬＳＩで形成されたアナログデジタル変換システム（以下ＡＤＣシステムと略記）６に入力される。
なお、選択スイッチ５は、図１では映像信号として色成分信号（或いは３原色信号）としてのＲ，Ｇ，Ｂ信号を選択する例で示しているが、複合映像信号（ＣＶＢＳ信号と略記）も選択できる構成にしても良い。
ＳＣＡＲＴコネクタ受け３には、ＳＣＡＲＴコネクタ２側からの３系統（３チャンネル）のＲ，Ｇ，Ｂ信号と、１系統のＣＶＢＳ信号と、これらの信号のいずれが出力されているかを表すＦａｓｔ Ｂｌａｎｋｉｎｇ信号（高速ブランキング信号、以下ではＦＢ信号と略記）とが入力される。なお、このＦＢ信号は、Ｆａｓｔ Ｓｗｉｔｈｉｎｇ信号（高速切替信号）とも呼ばれる。

ＡＤＣシステム６内には、ＦＢ端子から入力されるこのＦＢ信号のレベルを例えば閾値と比較して、Ｒ，Ｇ，Ｂ信号が入力されるいるか否かを判定するＦＢ信号判定回路７が設けてある。
このＦＢ信号判定回路７は、常時、ＦＢ信号のレベルを判定する動作を行う。ＦＢ信号は、信号源がＲ、Ｇ、Ｂ信号の場合には所定レベル以上（以下、Ｈレベルと言う）となり、またＣＶＢＳ信号の場合には所定レベルより低いレベル（Ｌレベルと言う）となる。換言すると、ＦＢ信号は、Ｒ、Ｇ、Ｂ信号の有無を表す信号に相当する。
このＦＢ信号判定回路７は、所定レベル以上のＦＢ信号を判定（検出）した場合には、ＦＢ信号判定信号をチャンネル制御回路８に出力する。

チャンネル制御回路８は、このＦＢ判定信号が入力されると、ＳＣＡＲＴコネクタ受け３側から入力される３チャンネルのＲ，Ｇ，Ｂ信号を時分割で選択する（選択回路としての）チャンネル切替回路（或いは選択回路）９にチャンネル切替信号を印加して、チャンネル切替（或いは選択）の制御を行う。
このチャンネル切替回路９は、例えばマルチプレクサにより構成される。
このチャンネル切替信号により、例えばマルチプレクサにおけるＲ，Ｇ，Ｂ信号が入力された３チャンネルが時分割で周回的（サイクリック）に選択され、選択されたＲ，Ｇ，Ｂ信号は、このマルチプレクサの出力端にその入力端が接続された１つのＡＤＣ回路（ＡＤＣと略記）１０に入力される。
なお、ＦＢ信号判定回路７，チャンネル制御回路８，ＡＤＣ１０等の各回路には、クロック生成回路１１から、通常のクロック周波数（２７ＭＨｚ）の４倍の周波数のクロックＣＬＫ（１０８ＭＨｚ）が印加され、各回路は、このクロックＣＬＫに同期して動作する。

図２は、ＦＢ信号判定回路７によりＨレベルのＦＢ信号を判定した場合には、ＡＤＣシステム６に入力されるＲ，Ｇ，Ｂ信号が、チャンネル切替信号により時分割で選択されて、（図１のＡＤＣ１０に）入力されるタイミング図を示している。
図２に示すように入力されるＦＢ信号は、ＦＢ信号判定回路７によって例えばＦＢ信号中に示す閾値Ｖとの比較により、判定結果としてＨレベルのＦＢ判定信号が出力される。 そして、このＨレベルのＦＢ判定信号により、クロックＣＬＫに同期したチャンネル切替信号により、Ｒ，Ｇ，Ｂ信号が時分割で選択される。
図２においては、Ｒ，Ｇ，Ｂ信号が時分割で選択される様子を模式的に示している。なお、時分割で選択された（或いはサンプリングされた）Ｒ，Ｇ，Ｂ信号は、１つのＡＤＣ１０に入力されることになる。

図２から分かるように、Ｒ，Ｇ，Ｂ信号は、クロックＣＬＫに同期して時分割で選択されるため、クロックＣＬＫによるタイミングずれ（或いは位相ずれ）がＲ，Ｇ，Ｂ信号間に発生する。
図２の例では、時間ｔの経過において、ｔ１，ｔ２，ｔ３，ｔ４，…で示したそれぞれ異なる時間（時刻）に、それぞれＲ信号、Ｇ信号、Ｂ信号、Ｒ信号、…という具合に、時分割で順次選択された１つの信号が１つのＡＤＣ１０に入力される。
この場合、ｔ１−ｔ２（より一般的には、ｔｉ−ｔｉ＋１：ここで、ｉ＝１，２，…）のサンプリング間隔は、例えばクロックＣＬＫの周期であり、ＡＤＣ１０に取り込まれるＲ，Ｇ，Ｂ信号間に、例えばクロックＣＬＫの周期分のタイミングずれが発生する。

従って、ＡＤＣ１０によりデジタル信号に変換した後、ＡＤＣ１０に入力されたタイミングずれのままの信号形態で、図示しない表示装置側に出力してその表示面に静止画として表示すると、色ずれとして画質を劣化させる可能性がある。
なお、動画表示のように映像（画像）が時間的に変化する場合には、ユーザにとって視覚的にその影響は少ない。このため、本実施形態においては、後述するように画質の劣化を防止ないしは低減する補正を行う。
図１に示すように上記ＡＤＣ１０は、時分割で入力されるアナログのＲ，Ｇ，Ｂ信号をデジタル変換して、時分割のＲ／Ｇ／Ｂ信号データとして、分離回路１２に出力する。分離回路１２は、例えばデマルチプレクサにより構成され、その切替制御は、例えばチャンネル制御回路８により行われる。

この分離回路１２は、時分割された１チャンネルのＲ／Ｇ／Ｂ信号データを３チャンネルのＲ，Ｇ，Ｂ信号データに分離する。
分離されたＲ，Ｇ，Ｂ信号データは、動画検出部としての動画／静止画判定回路１３に入力されると共に、データ補正回路１４に入力される。
動画／静止画判定回路１３は、ＦＢ信号判定回路７から、ＨレベルのＦＢ判定信号が、１フィールドの全域で検出されたか否かの判定結果の信号が入力される。
そして、動画／静止画判定回路１３は、ＨレベルのＦＢ信号が１フィールドの全域で検出された場合には、３チャンネルのＲ，Ｇ，Ｂ信号データに対して、動画に相当する信号データであるか、静止画に相当する信号データであるかの判定（或いは検出）を行う。

この場合、例えば隣接するフィールド間における互いに対応する領域間の相関を検出し、相関のある領域間で位置ずれ、或いは動き量が検出されるか否かにより、動画であるか、静止画であるかの判定を行う。このため、動画／静止画判定回路１３は、少なくとも１フィールド分の信号データを記憶するメモリ、或いは１フィールド分遅延する遅延回路を備えている。
そして、動画／静止画判定回路１３は、その判定結果の信号を（タイミングずれの補正部としての）データ補正回路１４に出力し、データ補正回路１４による信号処理を制御する。
データ補正回路１４は、動画の場合に対応したデータ補正処理部１４ａと、静止画（或いはこれに等価な表示形態に対応するテレテキスト）に対応したデータ補正処理部１４ｂとを備えている。

そして、動画の場合には、データ補正処理部１４ａは、各信号データ毎に不要な高域成分を除去するＬＰＦ回路と、クロックＣＬＫで時分割した際のデータの欠落を補間するデータ補間の処理を行う。
一方、静止画の場合には、データ補正処理部１４ｂは、Ｒ，Ｇ，Ｂ信号データ間における時分割で取り込む際のタイミングずれを補正する。このタイミングずれに対する補正として、例えば、ＦＢ信号或いはＦＢ判定信号における立ち上がりエッジのタイミング（位相）を基準として、Ｒ，Ｇ，Ｂ信号データ間のタイミングずれの補正（この補正を位相合わせの位相補正とも言う）を行う。
より具体的には、図２に示すようにＦＢ判定信号がＬレベルからＨレベルになる場合、その遷移はクロックＣＬＫに同期して変化する。そして、ＨレベルのＦＢ判定信号により起動して発生するチャンネル切替信号もクロックＣＬＫに同期して出力される。

この場合、ＦＢ判定信号の立ち上がりに殆ど一致する、時刻ｔ１のＲ信号のタイミング（位相）に、時刻ｔ２のＧ信号と、時刻ｔ３のＢ信号のタイミング（位相）を合わせるように位相補正を行う。同様に時刻ｔ４以降においても、Ｒ信号に、Ｇ信号とＢ信号を合わせる補正を行う。なお、この補正は、実際にはデジタルの信号データに対して行われる。 このような補正は、例えば信号（データ）を時間遅延する遅延素子を用いることにより簡単に行うことができる。但し、時間遅延による方法は、実際には時間的に最も後の信号に、先行する信号側を時間遅延して、合わせることになる。
例えばＲ信号データに対しては、クロックＣＬＫの周期の２倍だけ遅延する遅延素子を通し、Ｇ信号データに対しては、クロックＣＬＫの周期分、遅延する遅延素子を通し、Ｂ信号データは遅延素子を用いることなくそのまま出力することにより、タイミングずれに対する補正を行うことができる。

このような補正により、時分割で１つのＡＤＣ１０でデジタル信号に変換したことに起因するタイミングずれによるＲ，Ｇ，Ｂ信号が同じタイミング（位相）で表示装置側に出力されるため、色ずれ（色にじみ）による画質の劣化を防止できることになる。
なお、ＨレベルのＦＢ信号が１フールドの全域で検出されない場合には、ＦＢ信号判定回路７からのＦＢ判定信号が（例えば動画／静止画判定回路１３をスルーして）データ補正回路１４に入力される。
この場合には、Ｒ，Ｇ，Ｂ信号データは、テレテキストの文字表示等に対応した信号データに相当すると判定し、データ補正回路１４は、静止画の場合と同様の処理を行う。 また、ＳＣＡＲＴコネクタ２から入力されるＣＶＢＳ信号は、もう１つのＡＤＣ１５に入力され、ＡＤＣ１５は、このアナログのＣＶＢＳ信号をデジタル変換して、信号変換回路１６に出力する。

信号変換回路１６は、デジタルのＣＶＢＳ信号データを例えば輝度信号データと色差信号データに変換し、さらにマトリクス変換処理によりＲ、Ｇ、Ｂ信号データに変換して出力する。
次に本実施形態の動作を図３を参照して説明する。図３は、本実施形態におけるＳＣＡＲＴ対応システム１の代表的な動作例を示すフローチャートを示す。
ＳＣＡＲＴ対応システム１にＳＣＡＲＴコネクタ２等が接続され、ＳＣＡＲＴ対応システム１の電源が投入されることによりＳＣＡＲＴ対応システム１は、動作を開始する。 この場合、最初のステップＳ１に示すようにＦＢ信号判定回路７は、ＦＢ信号のレベル判定の動作を開始する。そして、次のステップＳ２に示すようにＦＢ信号判定回路７は、ＨレベルのＦＢ信号の有無を判定する。

ＦＢ信号判定回路７は、ＨレベルのＦＢ信号を検出すると、ＦＢ判定信号をチャンネル制御回路８に出力する。そしてステップＳ３に示すように或いは図２に示すように、チャンネル制御回路８がチャンネル切替回路９を時分割で切り替えることにより、Ｒ，Ｇ，Ｂ信号が時分割で選択される。
そして、ステップＳ４に示すようにＲ，Ｇ，Ｂ信号が１つのＡＤＣ１０に入力され、時分割でデジタル化される。そして、Ｒ／Ｇ／Ｂ信号データが生成される。
ＡＤＣ１０によるＲ／Ｇ／Ｇ信号データは、分離回路１２に入力され、ステップＳ５に示すように分離回路１２は、３系統のＲ，Ｇ，Ｂ信号データに分離する。
Ｒ，Ｇ，Ｂ信号データは、動画／静止画判定回路１３に入力されると共に、データ補正回路１４に入力される。

ステップＳ６に示すように、ＦＢ信号判定回路７は、ＨレベルのＦＢ信号が検出された場合、１フィールド全域にわたってＨレベルのＦＢ信号が検出されたか否かも検出する。そして、１フィールド全域にわたってＦＢ信号が検出された場合には、ステップＳ７の処理に進み、１フィールド全域でない場合にはステップＳ１０の処理に移る。
ステップＳ７において動画／静止画判定回路１３は、Ｒ，Ｇ，Ｂ信号データに対して、動画であるか否か、静止画であるか否かの判定処理を行う。なお、この場合、Ｒ，Ｇ，Ｂ信号データそれぞれに対して、動画或いは静止画の判定処理を行う場合に限らず、１つ或いは２つの信号データに対して行うようにしても良い。また、ステップＳ７の動画或いは静止画の判定処理を、例えばステップＳ４の次に行うようにしても良い。
そして、動画／静止画判定回路１３は、判定処理の結果として動画であるか否か（ステップＳ８）に応じた判定信号をデータ補正回路１４に出力する。

動画の検出に対応した動画判定信号の場合には、データ補正回路１４は、図３のステップＳ９の処理に進み、（動画でなく）静止画判定信号の場合には、ステップＳ１０の処理に進む。
ステップＳ９においてデータ補正回路１４は、Ｒ，Ｇ，Ｂ信号データに対してＬＰＦ処理及びデータ補間処理を行って、後段側に出力する。
これに対して、静止画判定信号の場合には、ステップＳ１０においてデータ補正回路１４は、位相合わせの補正処理を行う。
また、ステップＳ６において、１フィールドにおける一部のみでＦＢ信号が検出された場合にも、データ補正回路１４は、ステップＳ１０に示すようにＲ，Ｇ，Ｂ信号データに対して非動画、より具体的にはテレテキストであるとして、Ｒ，Ｇ，Ｂ信号データの位相合わせの補正処理を行う。

また、ステップＳ２において、ＨレベルのＦＢ信号が検出されない場合には、ＳＣＡＲＴコネクタ２側からの信号は、３チャンネルのＲ，Ｇ，Ｂ信号とは異なる１チャンネルのＣＶＢＳ信号であり、ステップＳ１１に示すようにＣＶＢＳ信号に対応した信号処理が行われる。
具体的には、このＣＶＢＳ信号はＡＤＣ１５に入力されてデジタルのＣＶＢＳ信号に変換された後、信号変換回路１６によりＲ，Ｇ，Ｂ信号データに変換される。そして、後段側の回路に出力される。
後段側の回路においては、Ｒ，Ｇ，Ｂ信号とＣＶＢＳ信号とが各フィールドで別々に分離している場合には、それぞれを切り替えて液晶表示パネル等に表示する。この場合の切替は、ＦＢ信号判定回路７からのＦＢ検出信号により行うことができる。

また、１フィールド内でＲ，Ｇ，Ｂ信号とＣＶＢＳ信号とが混在する場合には、両信号を混合、重畳等して、１つのＲ，Ｇ，Ｂ信号データに統合して、液晶表示パネル等の表示デバイスで表示する。
具体的には、例えばＣＶＢＳ信号から生成した画像データとしてのＲ，Ｇ，Ｂ信号データに、Ｒ，Ｇ，Ｂ信号による文字情報等を重畳して表示デバイスで表示する。
この場合にも、ＦＢ信号判定回路７からのＦＢ判定信号により、Ｒ，Ｇ，Ｂ信号による文字情報等を重畳する期間の制御を行うようにしても良い。
なお、ユーザは選択スイッチ５の切替を操作して、ＳＣＡＲＴ非対応映像機器からのＲ，Ｇ，Ｂ信号をＡＤＣシステム６に入力させることもできる。
図１の構成例では、ＳＣＡＲＴ非対応映像機器からの３系統のＲ，Ｇ，Ｂ信号は、ＡＤＣシステム６を構成する１つのＡＤＣ１０に入力される。

この場合には、ＦＢ信号判定回路７は、常時ＦＢ判定信号をチャンネル制御回路８に出力する状態となる。また、動画／静止画判定回路１３は、分離回路１２から出力される３チャンネルのＲ，Ｇ，Ｂ信号データに対する動画検出を常時行い、その検出結果によりデータ補正回路１４のデータ補正機能を制御する。
具体的には、上述した動作と同様に、動画／静止画判定回路１３が動画を検出した場合には、動画用の補正処理を、動画でないことを検出した場合には静止画用の補正処理を行う。
上述したように本実施形態によれば、ＳＣＡＲＴコネクタ２側から３チャンネルで入力されるＲ，Ｇ，Ｂ信号を時分割で取り込み、１つのＡＤＣ１０によりＡ／Ｄ変換を行うようにしているので、ＡＤＣシステム６の回路規模を小さくできる。つまり、小規模のＡＤＣシステムで対応できるようになる。また、ＡＤＣシステムを形成するＬＳＩのサイズの縮小や低コスト化が可能となる。

また、３チャンネルで入力されるＲ，Ｇ，Ｂ信号を時分割でＡ／Ｄ変換した後に、動画の場合と、動画でない静止画（又は静止画とほぼ等価な表示形態となる文字情報）の場合とに対応したデータ補正を行うようにしているので、表示デバイスでユーザが観察した場合、画質の劣化を低減できる。
特に、動画でない静止画の表示形態の場合において、１つのＡＤＣ１０で時分割でデジタル信号への変換に伴うタイミングずれに対する補正を行うようにしているので、画質の劣化を視覚的に低減できる。
また、動画の場合にも、補間等の補正を行うようにしているので、画質の劣化を低減できる。
また、本実施形態によれば、ＳＣＡＲＴ非対応映像機器からの３チャンネルのＲ，Ｇ，Ｂ信号の場合にも、１つのＡＤＣ１０で共通に対応できるようにしている。
従って、本実施形態は、小さな回路規模のＬＳＩにより、より広範囲の映像機器に対応したＡＤＣシステムを実現できる。

図４は、変形例のＳＣＡＲＴ対応システム１Ｂの構成を示す。このＳＣＡＲＴ対応システム１Ｂは、図１のＳＣＡＲＴ対応システム１において、ＡＤＣ１５を削減して、その機能をＡＤＣ１０で行うようにしたものである。
このため、図４の構成例では、図１におけるチャンネル切替回路９の代わりに、チャンネル／信号切替回路９ｂを採用したＡＤＣシステム６Ｂにしている。
図４の変形例においても、ＦＢ信号判定回路７は、図１の場合と同様にＨレベルのＦＢ信号が検出されたか否かを検出する。そして、ＨレベルのＦＢ信号が検出された場合には、図１の場合と同様にＦＢ判定信号をチャンネル制御回路８に出力し、チャンネル制御回路８は、チャンネル／信号切替回路９ｂを図１のチャンネル切替回路９の場合と同様にＲ，Ｇ，Ｂ信号を時分割で選択するように制御する。

一方、ＨレベルのＦＢ信号が検出されない場合には、チャンネル制御回路８は、ＦＢ信号判定回路７からのＦＢ判定信号が入力されないことに対応して、その期間、チャンネル／信号切替回路９ｂがＣＶＢＳ信号を選択するように信号切替を行う。
また、ＡＤＣ１０の出力信号は、信号切替スイッチ１７により、分離回路１２と信号変換回路１６とに切り替えられる。この信号切替スイッチ１７は、ＦＢ信号判定回路７の出力信号により、切り替えられる。
つまり、ＨレベルのＦＢ信号が検出された場合には、ＡＤＣ１０の出力信号としてのＲ／Ｇ／Ｂ信号データは、分離回路１２に入力されるように信号切替スイッチ１７が切り替えられる。

ＨレベルのＦＢ信号が検出されない場合には、ＡＤＣ１０の出力信号としてのＣＶＢＳ信号データは、信号変換回路１６に入力されるように信号切替スイッチ１７が切り替えられる。
その他は、図１の場合と同様に処理される。
本変形例によれば、ＳＣＡＲＴコネクタ２から３チャンネルのＲ，Ｇ，Ｂ信号が入力される場合と、ＣＶＢＳ信号が入力される場合とのいずれの場合にも１つのＡＤＣ１０のみで対応できる。
このため、図１のＡＤＣシステム６の場合よりもさらにＡＤＣシステム６Ｂの回路規模を低減或いは小規模化できる。その他、図１のＡＤＣシステム６の場合と同様に、映像が静止画の場合にも画質の劣化を低減できる。

なお、上述した実施形態等において、タイミングずれの補正は、動画でない信号形態の場合に行うと説明したが、動画の信号形態に対しても行うようにしても良い。この場合には、動画の場合における画質の劣化を低減できる。
また、タイミングずれの補正の例として、３つのＲ，Ｇ，Ｂ信号データにおける１つの信号データに、残りの２つの信号データを時間的に合わせる場合で説明したが、これに限定されるものでない。
例えば図２における時刻ｔ１とｔ４のＲ信号から、例えば時刻ｔ３に相当するＲ信号を補間により生成し、同様に時刻ｔ２と時刻ｔ５のＧ信号から時刻ｔ３に相当するＧ信号を補間により生成する。なお、時刻ｔ３のＢ信号はそのまま出力する。このような補正を行うようにしても良い。

この場合には、時分割でデジタル信号に変換したタイミングを忠実に反映した場合での画質の劣化を低減する補正となるため、画質の劣化をより低減できる。
また、上記の補正を時刻ｔ１，ｔ２の場合にも適用（時分割によるサンプリングで欠落する信号を補間）しても良い。この場合には、時分割のサンプリング間隔の影響（つまり、信号が欠落する影響）をより低減でき、画質の劣化を十分に低減できる補正となる。

図１は、本発明の一実施形態に係るＳＣＡＲＴ対応システムの構成を示すブロック図。 ＨレベルのＦＢ信号の検出に対応してＲ，Ｇ，Ｂ信号が時分割で選択される動作の説明図。 一実施形態に係るＳＣＡＲＴ対応システムにおける代表的な動作例を示すフローチャート。 変形例に係るＳＣＡＲＴ対応システムの構成を示すブロック図。

符号の説明

１…ＳＣＡＲＴ対応システム、２…ＳＣＡＲＴコネクタ、６…ＡＤＣシステム、７…ＦＢ判定回路、８…チャンネル制御回路、９…チャンネル切替回路、１０…ＡＤＣ、１３…動画／静止画判定回路、１４…データ補正処理部

Claims (5)

1. ＳＣＡＲＴコネクタの３つの端子からそれぞれ入力されるアナログの色成分信号としてのＲ，Ｇ，Ｂ信号を時分割で選択する選択回路と、
   前記Ｒ，Ｇ，Ｂ信号の有無に対応して前記ＳＣＡＲＴコネクタの端子から入力される高速ブランキング信号が所定レベル以上であるか否かを判定する高速ブランキング信号判定部と、
   所定レベル以上の高速ブランキング信号と判定した期間、前記選択回路を介して選択された前記Ｒ，Ｇ，Ｂ信号をデジタルのＲ，Ｇ，Ｂ信号に時分割で変換する１つのアナログデジタル変換回路と、
   前記アナログデジタル変換回路により変換されたデジタルのＲ，Ｇ，Ｂ信号が、時間的に動きのない信号の場合に、前記時分割で変換されたデジタルのＲ，Ｇ，Ｂ信号間のタイミングずれを補正する補正部と、
   を具備することを特徴とするアナログデジタル変換システム。
2. 前記高速ブランキング信号が１フィールド全域で検出されるか否かの検出と共に、１フィールド全域で検出される場合には、デジタルのＲ，Ｇ，Ｂ信号における少なくとも１つを用いて時間的に動きのある動画に対応するものであるか否かの検出を行う動画検出部を備えることを特徴とする請求項１に記載のアナログデジタル変換システム。
3. 前記動画検出部が動画を検出した場合には、前記デジタルのＲ，Ｇ，Ｂ信号における不要な高域成分を除去するローパルフィルタ処理と、前記時分割の変換に伴うＲ，Ｇ，Ｂ信号の欠落を補間する補間処理とを行い、前記動画検出部が動画を検出しない場合には、前記補正部により前記タイミングずれの補正を行うことを特徴とする請求項２に記載のアナログデジタル変換システム。
4. 前記高速ブランキング信号が１フィールド全域で検出されない場合には、前記補正部は、前記デジタルのＲ，Ｇ，Ｂ信号間のタイミングずれの補正を行うことを特徴とする請求項２に記載のアナログデジタル変換システム。
5. ＳＣＡＲＴコネクタの３つの端子からそれぞれ入力されるアナログの色成分信号としてのＲ，Ｇ，Ｂ信号を時分割で選択する選択回路と、
   前記Ｒ，Ｇ，Ｂ信号の有無に対応して前記ＳＣＡＲＴコネクタの端子から入力される高速ブランキング信号が所定レベル以上であるか否かを判定する高速ブランキング信号判定部と、
   所定レベル以上の高速ブランキング信号と判定した期間、前記選択回路を介して選択された前記Ｒ，Ｇ，Ｂ信号をデジタルのＲ，Ｇ，Ｂ信号に時分割で変換する１つのアナログデジタル変換回路と、
   前記アナログデジタル変換回路により変換されたデジタルのＲ，Ｇ，Ｂ信号が、少なくとも時間的に動きのない信号の場合に、前記時分割で変換されたデジタルのＲ，Ｇ，Ｂ信号間のタイミングずれを補正する補正部と、
   前記ＳＣＡＲＴコネクタの１つの端子から入力される複合映像信号をデジタル信号に変換するアナログデジタル変換回路と、
   を具備することを特徴とするＳＣＡＲＴ対応システム。

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