JP4666393B2 - タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法 - Google Patents
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本発明は、基準クロックの周波数を逓倍して、データ取込み用クロックの位相を、逓倍した基準クロックのいずれかの遷移タイミングに合わせることで、データ取込み用クロックの位相をシフトさせることができる。従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。
本発明は、基準クロックの周波数を逓倍し、データ取込み用クロックの位相を、逓倍した基準クロックのいずれかの遷移タイミングに合わせることで、データ取込み用クロックの位相をシフトさせることができる。
従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。
従って、データ取込み用クロックの位相をシフトさせるシフト数を任意に設定することができる。
図3に示すようにクロック信号生成部2は、第1PLL回路21(本発明の同期手段に該当する)と、電圧制御発振器(VCO)22と、第2PLL回路23(本発明の周波数逓倍手段に該当する)と、2分周回路24(本発明の周波数逓倍手段に該当する)と、セレクタ25と、位相調整・分周回路26(本発明の生成手段に該当する)とを有している。
なお、セレクタ25によってシステムクロックが選択された場合、位相調整・分周回路26は、システムクロックをADクロックとしてA/D入力処理部3に出力する。A/D入力処理部3は、従来通りの固定されたタイミングでA/D変換後のデータの値を取り込む。
図4(A)に示す信号が、第1PLL回路21に入力される外部水平同期信号である。第1PLL回路21によって外部水平同期信号と内部水平同期信号の位相差が検出され、この位相差に応じたシステムクロックが電圧制御発振器22から出力される。図4(B)に示すようにシステムクロックの位相は、外部水平同期信号に同期している。また、第2PLL回路23、2分周回路24で4逓倍された信号が、図4(B)に示すクロックDのうちの4逓倍クロックである。
セレクタ25は、制御部5の指示に従って、システムクロックと4逓倍クロックのいずれか一方をクロックDとして位相調整・分周回路26に出力する。
また、セレクタ25からクロックDとして4逓倍クロックが出力された場合、位相調整・分周回路26は、4逓倍クロックのいずれかの遷移タイミングに同期し、システムクロックと同一周波数を有する信号を生成する。図4(C)に示すAD_DEL=0〜3のいずれかの信号が位相調整・分周回路26で生成される。いずれの信号を選択するかは制御部5からの指示信号によって決定される。生成された信号は、ADクロックとして位相調整・分周回路26からA/D入力処理部3へ出力される。
第1PLL回路21は、外部水平同期信号と、内部水平同期信号とを入力し、これらの信号の位相差を検出し、位相差に応じた信号を電圧制御発振器22に出力する(ステップS1)。
本実施例のクロック信号生成部2の構成を図6に示す。図6に示すようにクロック信号生成部2は、第2PLL回路23と、2分周回路24と、セレクタ25と、位相調整・分周回路26と、DLL制御回路27(本発明の同期手段に該当する)と、制御部5とを有している。
DLL制御回路27は、クロックDの位相を所定時間ずつ遅延させたクロックを生成し、これらのクロックのうち、外部水平同期信号に同期したクロックを選択して、選択したクロックをクロックTとして位相調整・分周回路26に出力する。
図7(A)に、外部水平同期信号を示し、図7(B)にセレクタ25から出力されるクロックDを示す。DLL制御回路27は、クロックDの位相を外部水平同期信号の位相に合わせる。位相調整後の信号を図7(C)に示す。位相調整・分周回路26は、制御部5の制御に従って、図7(D)に示すAD_DEL=0〜3のいずれかの信号を生成する。生成された信号は、ADクロックとして位相調整・分周回路26からA/D入力処理部3へ出力される。
本実施例では、まず、システムクロックを8逓倍、2分周した4逓倍クロックを第2PLL回路23、2分周回路24で生成する(ステップS11)。セレタク25は、制御部5の制御に従って、4逓倍クロックとシステムクロックのいずれか一方を選択し、選択したクロックをクロックDとしてDLL制御回路27に出力する(ステップS12)。
例えば、上述した実施例では、システムクロックを8逓倍、2分周して4逓倍クロックを生成しているが、このクロックは4逓倍に限られるものではなく、逓倍数を4逓倍よりも大きく設定したり、小さく設定したりすることもできる。また、逓倍クロックの逓倍数を制御部5で設定可能とし、PLL回路、分周回路は、設定された逓倍数となるようにクロックを逓倍、分周するとよい。
2 A/D入力処理部
3 A/D入力処理部
4 映像信号処理部
5 制御部
21 第1PLL回路
22 電圧制御発振器
23 第2PLL回路
24 2分周回路
25 セレクタ
26 位相調整・分周回路
27 DLL制御回路
Claims (6)
- 基準クロックを水平同期信号に同期させる同期手段と、
前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、
前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段と、
を有することを特徴とするタイミングクロック生成装置。 - 基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、
前記逓倍クロックを水平同期信号に同期させる同期手段と、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、
前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段と、
を有することを特徴とするタイミングクロック生成装置。 - 前記基準クロックの周波数を逓倍する逓倍数を設定する設定手段を有することを特徴とする請求項1又は2記載のタイミングクロック生成装置。
- 請求項1から3のいずれか一項に記載のタイミングクロック生成装置と、
前記タイミングクロック生成装置の生成した前記データ取込み用クロックに同期して、映像データを取り込む取込み手段と、
前記取込み手段で取り込まれた映像データに映像処理を施す映像処理手段と、
を有することを特徴とするデータ処理装置。 - 基準クロックを水平同期信号に同期させるステップと、
前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、
選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップと、
を有することを特徴とするタイミングクロック生成方法。 - 基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、
前記逓倍クロックを水平同期信号に同期させるステップと、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、
選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップと、
を有することを特徴とするタイミングクロック生成方法。
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