JP6468763B2 - データ処理装置 - Google Patents

Description

本発明は、エンベデッドクロック方式のデータ伝送におけるデータ処理装置に関する。

シリアルデータの伝送において、データ信号とクロック信号とを別の信号ラインで伝送すると、データ信号の伝送とクロック信号の伝送との間に時間差が発生する。そこで、当該時間差の発生を防止するため、データ信号中にクロック信号を重畳させて伝送するエンベデッドクロック（embedded clock)方式が考えられた（例えば、特許文献１）。

特開２００９−１６３２３９号公報

シリアルデータを用いたデータ通信においては、受信側の装置で、シリアルデータをパラレルに変換する処理（シリアルパラレル変換）を行う。シリアルデータ通信を高速で行う場合、データを高速でシリアルパラレル変換するためには高速のクロックで動作する大量のラッチが必要となる。このため、ラッチ時の遅延によって、本来同時に行われるべき複数のデータ処理に時間差（スキュー）が発生する虞があった。

そこで、本発明は、エンベデッドクロック方式のデータを用いたインターフェースにおいて、ラッチ時の遅延等に起因するスキューの影響を抑えることが可能なデータ処理装置を提供することを目的とする。

本発明に係るデータ処理装置は、クロックビットを含むＮビット（Ｎ；２以上の自然数）のシリアルデータブロックの系列からなるシリアルデータを受け付ける入力部と、前記シリアルデータブロックの各々からＫビット（Ｋ＜Ｎ；自然数）のデータを取り込み、これを第１の取込データとして得る第１取込部と、前記シリアルデータブロックの各々からＬビット（Ｌ＝Ｎ−Ｋ）のデータを取り込み、これを第２の取込データとして得る第２取込部と、前記第１の取込データ及び前記第２の取込データのいずれに前記クロックビットが含まれているかを判定するクロック判定部と、前記クロック判定部の判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含む方をパラレル変換して第１のパラレルデータを得る第１シリアルパラレル変換部と、前記クロック判定部の判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含まない方をパラレル変換して第２のパラレルデータを得る第２シリアルパラレル変換部と、前記第１のパラレルデータと前記第２のパラレルデータとを合成して、Ｎ−１ビットのパラレルデータを出力する合成部と、を備え、前記第１シリアルパラレル変換部は、前記第１のパラレルデータを前記合成部に供給し、前記第２シリアルパラレル変換部は、前記第２のパラレルデータを前記合成部に供給し、前記第１シリアルパラレル変換部は、前記第１のパラレルデータを得るためのパラレル変換の処理時間と前記第２シリアルパラレル変換部によるパラレル変換の処理時間との時間差に応じて、前記合成部への前記第１のパラレルデータの供給のタイミングを調整することを特徴とする。

また、本発明に係るデータ処理方法は、クロックビットを含むＮビット（Ｎ；２以上の自然数）のシリアルデータブロックの系列からなるシリアルデータを受け付ける入力受付ステップと、前記シリアルデータブロックの各々からＫビット（Ｋ＜Ｎ；自然数）のデータを取り込み、これを第１の取込データとして得る第１取込ステップと、前記シリアルデータの各々からＬビット（Ｌ＝Ｎ−Ｋ）のデータを取り込み、これを第２の取込データとして得る第２取込ステップと、前記第１の取込データ及び前記第２の取込データのいずれに前記クロックビットが含まれているかを判定するクロック判定ステップと、前記クロック判定ステップの判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含む方をパラレル変換して第１のパラレルデータを得る第１シリアルパラレル変換ステップと、前記クロック判定ステップの判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含まない方をパラレル変換して第２のパラレルデータを得る第２シリアルパラレル変換ステップと、前記第２のパラレルデータを次段に供給するステップと、前記第１のパラレルデータを得るためのパラレル変換の処理時間と前記第２のパラレルデータを得るためのパラレル変換の処理時間との時間差に応じてタイミングを調整しつつ、前記第１のパラレルデータを次段に供給するステップと、前記第１のパラレルデータと前記第２のパラレルデータとを合成して、Ｎ−１ビットのパラレルデータを出力する合成ステップと、を備えることを特徴とする。

本発明のデータ処理装置によれば、シリアルデータを複数の系に分けて取り込み、これらを並行してシリアルパラレル変換した後に合成するため、速度を落としてシリアルパラレル変換を行うことができ、ラッチ時の遅延に起因するデータ処理のスキューの影響を抑えることができる。

本発明の実施例１に係るデータ処理装置を示すブロック図である。 第１取込部及び第２取込部が行う処理の例を示すタイムチャートである。 本発明に係るデータ処理装置による処理の例を示すタイムチャートである。 本発明の実施例２に係るデータ処理装置を示すブロック図である。 本発明の実施例３に係るデータ処理装置を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係るデータ処理装置１０の概略構成を示すブロック図である。データ処理装置１０は、シリアルデータの入力部であるレシーバ１１、クロック信号生成部であるＰＬＬ（Phase Locked Loop）回路１２、第１取込部１３、第２取込部１４、第１ラッチ部１５、第２ラッチ部１６、クロックロック判定部１７、クロック判定部１８、接続切替部であるセレクタ１９、第１シリパラ変換部２０、第２シリパラ変換部２１及び合成部２２を含む。

レシーバ１１は、外部の送信装置等（図示せず）から送信された信号を受信して、クロックビットＡＤを含むシリアルデータブロックＤＢの系列からなるシリアルデータＳＤを得る。例えば、各シリアルデータブロックＤＢが１０ビットの場合、シリアルデータブロックＤＢは、クロックビットＡＤ及び９ビットのデータ系列（Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９）から構成される。レシーバ１１は、シリアルデータＳＤを、ＰＬＬ回路１２、第１取込部１３、第２取込部１４、第１ラッチ部１５及び第２ラッチ部１６に供給する。

ＰＬＬ回路１２は、電圧制御発信器、位相比較器、ループフィルタ等から構成される。ＰＬＬ回路１２は、レシーバ１１から供給されたシリアルデータＳＤ中のクロックビットＡＤに位相同期した第１のクロック信号ＣＫ１及びこれと反転した位相を有する第２のクロック信号ＣＫ２を生成する。ＰＬＬ回路１２は、第１のクロック信号ＣＫ１を第１取込部１３及び第１ラッチ部１５に供給する。また、ＰＬＬ回路１２は、第２のクロック信号ＣＫ２を第２取込部１４及び第２ラッチ部１６に供給する。

第１取込部１３及び第２取込部１４は、夫々第１のクロック信号ＣＫ１及びＣＫ２に基づいて、シリアルデータＳＤ中の各データブロックＤＢを構成するデータ系列を１ビットおきに交互に取り込み、セレクタ１９に順次供給する。例えば、図２（ａ）に示すように、シリアルデータＳＤ中のクロックビットＡＤの立ち上がりエッジの後、ＣＫ１の立ち上がりエッジがＣＫ２の立ち上がりエッジよりも先に表れた場合、第１取込部１３は、データブロックＤＢ中のデータ系列のうちクロックビットＡＤ及び偶数ビット桁のビットＢ２、Ｂ４、Ｂ６、Ｂ８を順次取り込み、セレクタ１９に供給する。第２取込部１４は、データブロックＤＢ中のデータ系列のうち奇数ビット桁のビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９を順次取りこみ、セレクタ１９に供給する。

一方、図２（ｂ）に示すように、シリアルデータＳＤ中のクロックビットＡＤの立ち上がりエッジの後、ＣＫ２の立ち上がりエッジがＣＫ１の立ち上がりエッジよりも先に表れた場合、第１取込部１３は、データブロックＤＢ中のデータ系列のうちビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９を順次取りこみ、セレクタ１９に供給する。第２取込部１４は、データブロックＤＢ中のデータ系列のうちクロックビットＡＤ及びビットＢ２、Ｂ４、Ｂ６、Ｂ８を順次取り込み、セレクタ１９に供給する。

すなわち、シリアルデータＳＤ中のクロックビットＡＤの立ち上がりエッジの後、先に立ち上がりエッジが表れたクロック信号（ＣＫ１又はＣＫ２）に基づいてデータを取り込む取込部（第１取込部１３又は第２取込部１４）が、クロックビットＡＤ及びビットＢ２、Ｂ４、Ｂ６、Ｂ８を取り込む。一方、後に立ち上がりエッジが表れたクロック信号に基づいてデータを取り込む取込部が、ビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９を取り込む。これにより、第１取込部１３が取り込んだデータを含む第１のデータブロックＤＢ１の系列からなるシリアルデータＳＤ１Ａと、第２取込部１４が取り込んだデータを含む第２のデータブロックＤＢ２の系列からなるシリアルデータＳＤ２Ａが、夫々セレクタ１９に供給される。

第１ラッチ部１５及び第２ラッチ部１６は、夫々第１のクロック信号ＣＫ１及びＣＫ２に基づいて、シリアルデータＳＤ中の各データブロックＤＢを構成するデータ系列を１ビットおきに交互にラッチし、クロック判定部１８に順次供給する。第１取込部１３及び第２取込部１４と同様、シリアルデータＳＤ中のクロックビットＡＤの立ち上がりエッジの後、先に立ち上がりエッジが表れたクロック信号（ＣＫ１又はＣＫ２）に基づいてデータをラッチするラッチ部（第１ラッチ部１５又は第２ラッチ部１６）が、クロックビットＡＤ及びビットＢ２、Ｂ４、Ｂ６、Ｂ８をラッチする。一方、後に立ち上がりエッジが表れたクロック信号に基づいてデータをラッチするラッチ部がビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９をラッチする。これにより、第１ラッチ部１５がラッチしたデータからなるシリアルデータＳＤ１Ｂと、第２ラッチ部１６がラッチしたデータからなるシリアルデータＳＤ２Ｂが、夫々クロック判定部１８に供給される。

クロックロック判定部１７は、ＰＬＬ回路１２がクロックビットＡＤと位相ロックしたＣＫ１（ＣＫ２）を生成しているか否かを示すクロックロック信号ＣＬＳを生成し、これをクロック判定部１８に供給する。後段のクロック判定部１８による判定動作は、ＰＬＬ回路１２がクロックビットＡＤと位相ロックしてから行う必要があるため、クロック判定部１８は、位相ロックを示すクロックロック信号ＣＬＳのクロックロック判定部１７からの供給を待って、判定動作を開始する。

クロック判定部１８は、位相ロックを示すクロックロック信号ＣＬＳに応じて、第１ラッチ部１５から供給されたデータＳＤ１Ｂと第２ラッチ部１６から供給されたデータＳＤ２Ｂのうち、いずれにクロックビットＡＤが含まれるかを判定する。具体的には、ＳＤ１ＢとＳＤ２Ｂの立ち上がりエッジを比較し、先にハイレベルになったデータにクロックビットＡＤが含まれていると判定する。例えば、図３（ａ）に示すように、ＳＤ１Ｂの立ち上がりエッジがＳＤ２Ｂの立ち上がりエッジよりも先に表れた場合、ＳＤ１ＢにクロックビットＡＤが含まれていると判定する。一方、図３（ｂ）に示すように、ＳＤ２Ｂの立ち上がりエッジがＳＤ１Ｂの立ち上がりエッジよりも先に表れた場合、ＳＤ２ＢにクロックビットＡＤが含まれていると判定する。

ここで、データＳＤ１Ａ及びデータＳＤ１Ｂは、いずれもシリアルデータＳＤを構成するデータ系列を第１のクロック信号ＣＫに基づいてラッチ（取り込み）して得られたデータであり、データＳＤ２Ｏ１及びデータＳＤ２Ｏ２は、いずれもシリアルデータＳＤを構成するデータ系列を第２のクロック信号ＣＫ２に基づいてラッチ（取り込み）して得られたデータである。したがって、データＳＤ１ＢにクロックビットＡＤが含まれると判定された場合、データＳＤ１ＡにクロックビットＡＤが含まれると判定されたことになる。また、データＳＤ２ＢにクロックビットＡＤが含まれると判定された場合、データＳＤ２ＡにクロックビットＡＤが含まれると判定されたことになる。すなわち、クロック判定部１８は、データＳＤ１Ｂ及びＳＤ２ＢにクロックビットＡＤが含まれるか否かに基づいて、データＳＤ１Ａ及びＳＤ２ＡにクロックビットＡＤが含まれるか否かを判定するのである。クロック判定部１８は、データＳＤ１Ａ（ＳＤ１Ｂ）とデータＳＤ２Ａ（ＳＤ２Ｂ）のいずれにクロックビットＡＤが含まれるかを示すクロック判定信号ＣＪＳを、セレクタ１９に供給する。

セレクタ１９は、クロック判定信号ＣＪＳに基づいて、データＳＤ１Ａ又はデータＳＤ２ＡのうちクロックビットＡＤを含むと判定されたデータを、シリアルデータＣＳＤとして第１シリパラ変換部２０に供給する。また、セレクタ１９は、データＳＤ１Ａ又はデータＳＤ２ＡのうちクロックビットＡＤを含まないと判定されたデータを、シリアルデータＮＳＤとして第２シリパラ変換部２１に供給する。

第１シリパラ変換部２０は、セレクタ１９から供給されたクロックビットＡＤを含むシリアルデータＣＳＤをシリアルパラレル変換し、クロックビットＡＤを含むパラレルデータＣＰＤを生成して、合成部２２に供給する。第２シリパラ変換部２１は、セレクタ１９から供給されたクロックビットＡＤを含まないシリアルデータＮＳＤをシリアルパラレル変換し、クロックビットＡＤを含まないパラレルデータＮＰＤを生成して、合成部２２に供給する。

なお、クロックビットＡＤを含むデータに対するシリアルパラレル変換処理と、クロックビットＡＤを含まないデータに対するシリアルパラレル変換処理とでは、処理時間に所定の時間差（遅延）が生じる。つまり、図２（ａ）及び図２（ｂ）に示すように、クロックビットＡＤを含むデータブロックは、クロックビットＡＤを含まないデータブロックよりも先に出力され、且つクロックビットＡＤを除いたビット数（Ｂ２、Ｂ４、Ｂ６、Ｂ８）がクロックビットＡＤを含まないデータブロックのビット数（Ｂ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９）よりも少ない。したがって、第１シリパラ変換部２０のシリアルパラレル変換処理の完了のタイミングの方が第２シリパラ変換部２１のシリアルパラレル変換処理の完了のタイミングよりも早くなるため、第１シリパラ変換部２０は当該遅延を調整した上で、パラレルデータＣＰＤを出力する。これにより、シリアルパラレル変換後のパラレルデータＣＰＤ及びＮＰＤは、同じタイミングで合成部２２に供給される。

合成部２２は、クロックビットＡＤを含むパラレルデータＣＰＤからクロックビットＡＤを除去したものと、第２シリパラ変換部２１から供給されたクロックビットＡＤを含まないパラレルデータＮＰＤと合成して、これをパラレルデータＰＤとして出力する。例えば、合成部２２は、ビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９を含むパラレルデータＮＰＤと、ビットＢ２、Ｂ４、Ｂ６、Ｂ８を含むパラレルデータＣＰＤとを合成して、ビットＢ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８，Ｂ９からなるパラレルデータＰＤを得る。すなわち、合成部２２は、第１シリパラ変換部が出力したパラレルデータＣＰＤの４つのビットと第２シリパラ変換部が出力したパラレルデータＮＰＤの５つのビットとを結合して、９つのビットからなるパラレルデータＰＤを生成する。

以上のように、本発明のデータ処理装置１０は、シリアルデータＳＤを、シリアルデータＳＤを２つの系の取込部で１ビットおきに交互に取り込み、並行してシリアルパラレル変換した後、これらを合成する。したがって、シリアルデータのデータ長を半減させて速度を落としてシリアルパラレル変換を行うことができ、ラッチ時の遅延等に起因するスキューの影響を抑えつつデータ処理を行うことができる。

また、このように複数の系（第１シリパラ変換部及び第２シリパラ変換部）で並行してシリアルパラレル変換の処理を行う場合、クロックビットを含むデータとクロックを含まないデータとで処理時間に差異（遅延）が生じるが、本発明においては、いずれのデータにクロックビットが含まれるかを事前に判定した上で、クロックビットを含むデータとクロックビットを含まないデータとに分けてシリアルパラレル変換を行い、併せて遅延の調整を行う。したがって、シリアルパラレル変換をした後に、いずれの系のデータにクロックが含まれるかを改めて判定してから遅延の調整を行う必要がなく、スムーズにデータ処理を行うことが可能となる。

図４は、本発明に係るデータ処理装置３０の概略構成を示すブロック図である。データ処理装置３０は、シリアルデータの入力部であるレシーバ３１、クロック信号生成部であるＰＬＬ回路３２、第１取込部３３、第２取込部３４、クロックロック判定部３５、クロック判定部３６、接続切替部であるセレクタ３７、第１シリパラ変換部３８、第２シリパラ変換部３９及び合成部４０を含む。

レシーバ３１は、外部から送信された信号を受信し、クロックビットＡＤを含むシリアルデータブロックＤＢの系列からなるシリアルデータＳＤを得る。例えば、各シリアルデータブロックＤＢが１０ビットの場合、シリアルデータブロックＤＢは、クロックビットＡＤ及び９ビットのデータ系列（Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９）から構成される。レシーバ３１は、シリアルデータＳＤを、ＰＬＬ回路３２、第１取込部３３及び第２取込部３４に供給する。

ＰＬＬ回路３２は、レシーバ３１から供給されたシリアルデータＳＤ中のクロックビットＡＤに位相同期した第１のクロック信号ＣＫ１及びこれと反転した位相を有する第２のクロック信号ＣＫ２を生成する。ＰＬＬ回路３２は、第１のクロック信号ＣＫ１を第１取込部３３に、第２のクロック信号ＣＫ２を第２取込部３４にそれぞれ供給する。

第１取込部３３及び第２取込部３４は、夫々第１のクロック信号ＣＫ１及びＣＫ２に基づいて、シリアルデータＳＤ中の各データブロックＤＢを構成するデータ系列を１ビットおきに交互に取り込み、クロック判定部３６及びセレクタ３７に順次供給する。シリアルデータＳＤ中のクロックビットＡＤの立ち上がりエッジの後、立ち上がりエッジが先に表れたクロック信号（ＣＫ１又はＣＫ２）に基づいてデータを取り込む取込部（第１取込部３３及び第２取込部３４）が、クロックビットＡＤ及びビットＢ２、Ｂ４、Ｂ６、Ｂ８に係るデータを取り込む。一方、シリアルデータＳＤ中のクロックビットＡＤの立ち上がりエッジの後、立ち上がりエッジが後に表れたクロック信号に基づいてデータを取り込む取込部が、ビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９に係るデータを取り込む。これにより、第１取込部３３が取り込んだデータからなるシリアルデータＳＤ１と、第２取込部３４が取り込んだデータからなるシリアルデータＳＤ２が、夫々クロック判定部３６及びセレクタ３７に供給される。

クロックロック判定部３５は、ＰＬＬ回路３２がクロックビットＡＤと位相ロックしたＣＫ１（ＣＫ２）を生成しているか否かを示すクロックロック信号ＣＬＳを生成し、これをクロック判定部３６に供給する。

クロック判定部３６は、位相ロックを示すクロックロック信号ＣＬＳに応じて、第１取込部３３から供給されたデータＳＤ１と第２取込部３４から供給されたデータＳＤ２のうち、いずれにクロックビットＡＤが含まれるかを判定する。クロック判定部３６は、データＳＤ１とデータＳＤ２のいずれにクロックビットＡＤが含まれるかを示すクロック判定信号ＣＪＳを、セレクタ３７に供給する。

セレクタ３７は、クロック判定信号ＣＪＳに基づいて、データＳＤ１又はデータＳＤ２のうちクロックビットＡＤを含むと判定されたデータを、シリアルデータＣＳＤとして第１シリパラ変換部３８に供給する。また、セレクタ３７は、データＳＤ１又はデータＳＤ２のうちクロックビットＡＤを含まないと判定されたデータを、シリアルデータＮＳＤとして第２シリパラ変換部３９に供給する。

第１シリパラ変換部３８は、セレクタ３７から供給されたクロックビットＡＤを含むシリアルデータＣＳＤをシリアルパラレル変換し、クロックビットＡＤを含むパラレルデータＣＰＤを生成して、合成部４０に供給する。第２シリパラ変換部３９は、セレクタ３７から供給されたクロックビットＡＤを含まないシリアルデータＮＳＤをシリアルパラレル変換し、クロックビットＡＤを含まないパラレルデータＮＰＤを生成して、合成部４０に供給する。なお、第１シリパラ変換部３８は、遅延調整を行い、第２シリパラ変換部３９によるパラレルデータＮＰＤの供給と同じタイミングで、パラレルデータＣＰＤを合成部４０に供給する。

合成部４０は、クロックビットＡＤを含むパラレルデータＣＰＤからクロックビットＡＤを除去したものと、第２シリパラ変換部３９から供給されたクロックビットＡＤを含まないパラレルデータＮＰＤとを合成して、これをパラレルデータＰＤとして出力する。

実施例２に係るデータ処理装置３０では、第１取込部３４及び第２取込部３５が取り込んだデータをセレクタ３７だけでなくクロック判定部３６にも供給し、クロック判定部３６は当該データを用いてクロックビットＡＤが含まれるか否かの判定を行う。このような構成によれば、実施例１のように取込部とは別にラッチ部を設ける必要がないため、装置規模を抑えることが可能となる。

図５は、本発明に係るデータ処理装置５０の概略構成を示すブロック図である。データ処理装置５０は、シリアルデータの入力部であるレシーバ５１、クロック信号生成部であるＰＬＬ回路５２、第１取込部５３、第２取込部５４、第３取込部５５、第１ラッチ部５６、第２ラッチ部５７、第３ラッチ部５８、クロックロック判定部５９、クロック判定部６０、接続切替部であるセレクタ６１、第１シリパラ変換部６２、第２シリパラ変換部６３、第３シリパラ変換部６４及び合成部６５を含む。

レシーバ５１は、外部から送信された信号を受信して、クロックビットＡＤを含むシリアルデータブロックＤＢの系列からなるシリアルデータＳＤを得る。例えば、各シリアルデータブロックＤＢが１２ビットの場合、シリアルデータブロックＤＢは、クロックビットＡＤ及び１１ビットのデータ系列（Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９、Ｂ１０、Ｂ１１）から構成される。レシーバ５１は、シリアルデータＳＤを、ＰＬＬ回路５２、第１取込部５３、第２取込部５４、第３取込部５５、第１ラッチ部５６、第２ラッチ部５７及び第３ラッチ部５８に供給する。

ＰＬＬ回路５２は、レシーバ５１から供給されたシリアルデータＳＤ中のクロックビットＡＤに位相同期した第１のクロック信号ＣＫ１、第２のクロック信号ＣＫ２及び第３のクロック信号ＣＫ３を生成する。第２のクック信号ＣＫ２及び第３のクロック信号ＣＫ３は、それぞれ第１のクロック信号ＣＫ１と異なる位相を有し、ＰＬＬ回路５２は、例えば第１のクロック信号ＣＫ１の位相をシフトさせることによって第２のクック信号ＣＫ２及び第３のクロック信号ＣＫ３を生成する。ＰＬＬ回路５２は、第１のクロック信号ＣＫ１を第１取込部５３及び第１ラッチ部５６に供給し、第２のクロック信号ＣＫ２を第２取込部５４及び第２ラッチ部５７に供給し、第３のクロック信号ＣＫ３を第３取込部５５及び第３ラッチ部５８に供給する。

第１取込部５３、第２取込部５４及び第３取込部５５は、夫々第１のクロック信号ＣＫ１、第２のクロック信号ＣＫ２及び第３のクロック信号ＣＫ３に基づいて、シリアルデータＳＤ中の各データブロックＤＢを構成するデータ系列を１ビットおきに交互に（順番に）取り込み、セレクタ６１に供給する。その際、シリアルデータＳＤのクロックビットＡＤの立ち上がりエッジの後、先に立ち上がりエッジが表れたクロック信号（ＣＫ１、ＣＫ２、ＣＫ３のうちいずれか）が供給された取込部から先に、データを取り込む。例えば、シリアルデータＳＤのクロックビットＡＤの立ち上がりエッジの後、ＣＫ１の立ち上がりエッジがＣＫ２及びＣＫ３の立ち上がりエッジよりも先に表れた場合、第１取込部５３は、データブロックＤＢを構成するデータ系列のうちクロックビットＡＤ及びビットＢ３、Ｂ６、Ｂ９を順次取り込み、セレクタ６１に供給する。第２取込部５４は、データブロックＤＢを構成するデータ系列のうちビットＢ１、Ｂ４、Ｂ７、Ｂ１０を順次取り込み、セレクタ６１に供給する。第３取込部５５は、データブロックＤＢを構成するデータ系列のうちビットＢ２、Ｂ５、Ｂ８、Ｂ１１を順次取り込み、セレクタ６１に供給する。

一方、シリアルデータＳＤのクロックビットＡＤの立ち上がりエッジの後、ＣＫ２の立ち上がりエッジがＣＫ１及びＣＫ３の立ち上がりエッジよりも先に表れた場合、第２取込部５４は、データブロックＤＢを構成するデータ系列のうちクロックビットＡＤ及びビットＢ３、Ｂ６、Ｂ９を順次取り込み、セレクタ６１に供給する。第３取込部５５は、データブロックＤＢを構成するデータ系列のうちビットＢ１、Ｂ４、Ｂ７、Ｂ１０を順次取り込み、セレクタ６１に供給する。第１取込部５３は、データブロックＤＢを構成するデータ系列のうちビットＢ２、Ｂ５、Ｂ８、Ｂ１１を順次取り込み、セレクタ６１に供給する。また、シリアルデータＳＤのクロックビットＡＤの立ち上がりエッジの後、ＣＫ３の立ち上がりエッジがＣＫ１及びＣＫ２の立ち上がりエッジよりも先に表れた場合、第３取込部５５は、データブロックＤＢを構成するデータ系列のうちクロックビットＡＤ及びビットＢ３、Ｂ６、Ｂ９を順次取り込み、セレクタ６１に供給する。第１取込部５５は、データブロックＤＢを構成するデータ系列のうちビットＢ１、Ｂ４、Ｂ７、Ｂ１０を順次取り込み、セレクタ６１に供給する。第２取込部５４は、データブロックＤＢを構成するデータ系列のうちビットＢ２、Ｂ５、Ｂ８、Ｂ１１を順次取り込み、セレクタ６１に供給する。

第１ラッチ部５６、第２ラッチ部５７及び第３ラッチ部５８は、夫々第１、第２及び第３のクロック信号ＣＫ１，ＣＫ２及びＣＫ３に基づいて、シリアルデータＳＤ中の各データブロックＤＢを構成するデータ系列を１ビットおきに交互にラッチし、クロック判定部１８に順次供給する。なお、第１取込部５３、第２取込部５４及び第３取込部５５と同様、対応するクロック信号（ＣＫ１、ＣＫ２、ＣＫ３）の立ち上がりエッジが先に表れたラッチ部から先にデータをラッチして、出力する。これにより、第１ラッチ部５６がラッチしたデータからなるシリアルデータＳＤ１Ｂと、第２ラッチ部５７がラッチしたデータからなるシリアルデータＳＤ２Ｂと、第３ラッチ部５８がラッチしたデータからなるシリアルデータＳＤ３Ｂが、夫々クロック判定部６０に供給される。

クロックロック判定部５９は、ＰＬＬ回路５２がクロックビットＡＤと位相ロックしたＣＫ（ＣＫ１、ＣＫ２、ＣＫ３）を生成しているか否かを示すクロックロック信号ＣＬＳを生成し、これをクロック判定部５９に供給する。

クロック判定部６０は、位相ロックを示すクロックロック信号ＣＬＳに応じて、第１ラッチ部５６から供給されたデータＳＤ１Ｂ、第２ラッチ部５７から供給されたデータＳＤ２Ｂ及び第３ラッチ部５８から供給されたデータＳＤ３Ｂのうち、いずれにクロックビットＡＤが含まれるかを判定する。

ここで、データＳＤ１Ａ及びデータＳＤ１Ｂは、いずれもシリアルデータＳＤを構成するデータ系列を第１のクロック信号ＣＫ１に基づいてラッチ（取り込み）して得られたシリアルデータであり、データＳＤ２Ａ及びデータＳＤ２Ｂは、いずれもシリアルデータＳＤを構成するデータ系列を第２のクロック信号ＣＫ２に基づいてラッチ（取り込み）して得られたシリアルデータであり、データＳＤ３Ａ及びデータＳＤ３Ｂは、いずれもシリアルデータＳＤを構成するデータ系列を第３のクロック信号ＣＫ３に基づいてラッチ（取り込み）して得られたシリアルデータである。したがって、データＳＤ１ＢにクロックビットＡＤが含まれると判定された場合、データＳＤ１ＡにクロックビットＡＤが含まれると判定されたことになる。また、データＳＤ２ＢにクロックビットＡＤが含まれると判定された場合、データＳＤ２ＡにクロックビットＡＤが含まれると判定されたことになり、データＳＤ３ＢにクロックビットＡＤが含まれると判定された場合、データＳＤ３ＡにクロックビットＡＤが含まれると判定されたことになる。すなわち、クロック判定部６０は、データＳＤ１Ｂ、ＳＤ２Ｂ及びＳＤ３ＢにクロックビットＡＤが含まれるか否かに基づいて、データＳＤ１Ａ、ＳＤ２Ａ及びＳＤ３ＡにクロックビットＡＤが含まれるか否かを判定するのである。クロック判定部６０は、データＳＤ１Ｂ（ＳＤ１Ａ）、ＳＤ２Ｂ（ＳＤ２Ａ）、ＳＤ３Ｂ（ＳＤ３Ａ）のうちいずれにクロックビットＡＤが含まれるかを示すクロック判定信号ＣＪＳを、セレクタ６１に供給する。

セレクタ６１は、クロック判定信号ＣＪＳに基づいて、データＳＤ１Ａ、ＳＤ２Ａ、ＳＤ３Ａのうち、クロックビットＡＤを含むと判定されたデータを、シリアルデータＣＳＤとして第１シリパラ変換部６２に供給する。また、セレクタ６２は、データＳＤ１Ａ、ＳＤ２Ａ、ＳＤ３Ａのうち、クロックビットＡＤを含まないと判定された２つのデータのうちの一方をシリアルデータＮＳＤ１として第２シリパラ変換部６３に供給し、他方をシリアルデータＮＳＤ２として第３シリパラ変換部６４に供給する。

第１シリパラ変換部６２は、セレクタ６１から供給されたクロックビットＡＤを含むシリアルデータＣＳＤをシリアルパラレル変換し、クロックビットＡＤを含むパラレルデータＣＰＤを生成して、合成部６５に供給する。第２シリパラ変換部６３は、セレクタ６１から供給されたクロックビットＡＤを含まないシリアルデータＮＳＤ１をシリアルパラレル変換し、クロックビットＡＤを含まないパラレルデータＮＰＤ１を生成して、合成部６５に供給する。第３シリパラ変換部６４は、セレクタ６１から供給されたクロックビットＡＤを含まないシリアルデータＮＳＤ２をシリアルパラレル変換し、クロックビットＡＤを含まないパラレルデータＮＰＤ２を生成して、合成部６５に供給する。なお、第１シリパラ変換部６２と第２シリパラ変換部６３及び第３シリパラ変換部６４は、処理時間の遅延調整を行い、同じタイミングで合成部６５にパラレルデータを供給する。

合成部６５は、クロックビットＡＤを含むパラレルデータＣＰＤからクロックビットＡＤを除去したものと、第２シリパラ変換部６３から供給されたクロックビットＡＤを含まないパラレルデータＮＰＤ１と、第３シリパラ変換部６４から供給されたクロックビットＡＤを含まないパラレルデータＮＰＤ２とを合成して、これをパラレルデータＰＤとして出力する。

このように、実施例３に係るデータ処理装置５０は、３つの取込部及び３つのシリパラ変換部を有しており、シリアルデータを３系統に分けて取り込み、これらについて並行してシリアルパラレル変換を行う。したがって、実施例１や実施例２と比較して、さらに速度を落としてシリアルパラレル変換を行うことができるため、ラッチ時の遅延等に起因するスキューの影響をさらに抑えることが可能となる。

以上説明したように、本発明に係るデータ処理装置においては、シリアルデータを複数の系に分けて取り込み、並行してシリアルパラレル変換した後、これらを合成する。このため、速度を落としてシリアルパラレル変換を行うことができ、ラッチ時の遅延等に起因するスキューの影響を抑えることができる。

また、本発明に係るデータ処理装置は、クロック判定部においていずれの系で取り込んだデータにクロックが含まれるかを事前に判定し、クロックを含むデータとクロックを含まないデータとに分けてシリアルパラレル変換処理を行う。そして、クロックを含むデータの処理とクロックを含まないデータの処理との間の生じる遅延を予め調整して、処理後のデータを合成部に供給する。したがって、いずれのデータにクロックが含まれるかをシリアルパラレル変換の後に改めて判定してから遅延の調整を行う必要がなく、スムーズにデータ処理を行うことが可能となる。

なお、本発明の実施形態は上記のものに限られない。例えば、４系統以上の複数の取込部及びシリパラ変換部を設け、並行してシリアルパラレル変換を行うことにより、さらに速度を落として処理を行うことができる。

また、上記実施例では、シリパラ変換部が所定の遅延調整を行った上でデータを合成部に供給するとしたが、これに限られず、遅延調整のための調整回路を別途設けても良い。すなわち、クロック判定部による事前の判定に基づいて、クロックを含むデータの処理とクロックを含まないデータの処理との間に生じる遅延の調整を行う構成を有するものであればよい。

また、上記実施例では、クロックを含む１０ビットあるいは１２ビットのデータブロックの系列からなるシリアルデータを処理する場合を例として説明したが、これに限られず、本発明に係るデータ処理装置は、クロックを含む複数ビットからなるデータブロックの系列からなるシリアルデータの処理を行うことが可能である。

また、上記実施例では、一方の系でクロックビットＡＤ及び偶数桁のビットＢ２、Ｂ４、Ｂ６、Ｂ８のデータ系列を取り込み、他方の系で偶数桁のビットＢ１、Ｂ３、Ｂ５、Ｂ７、Ｂ９を取り込み、これらを並行してシリアルパラレル変換する例について説明したが、各系で取り込むデータの選択の仕方は、これに限られない。

要するに、本発明に係るデータ処理装置は、クロックビットを含むＮビット（Ｎ；２以上の自然数）のシリアルデータブロックの系列からなるシリアルデータを受け付け、第１取込部がシリアルデータブロックの各々からＫビット（Ｋ＜Ｎ；自然数）のデータを取り込み、第２取込部がシリアルデータブロックの各々からＬビット（Ｌ＝Ｎ−Ｋ）のデータを取り込む。第１シリアルパラレル変換部は、Ｋビットの取込データとＬビットの取込データのうち、クロックビットＡＤを含む方のデータをパラレル変換し、第２シリアルパラレル変換部は、クロックビットＡＤを含まない方のデータをパラレル変換する。合成部は、これらを合成してパラレルデータを生成する。

１０、３０、５０ データ処理装置
１１、３１、５１ レシーバ
１２、３２、５２ ＰＬＬ回路
１３、３３、５３ 第１取込部
１４、３４、５４ 第２取込部
５５ 第３取込部
１５、５６ 第１ラッチ部
１６、５７ 第２ラッチ部
５８ 第３ラッチ部
１７、３５、５９ クロックロック判定部
１８、３６、６０ クロック判定部
１９、３７、６１ セレクタ
２０、３８、６２ 第１シリパラ変換部
２１、３９、６３ 第２シリパラ変換部
６４ 第３シリパラ変換部
２２、４０、６５ 合成部

Claims (14)

1. クロックビットを含むＮビット（Ｎ；２以上の自然数）のシリアルデータブロックの系列からなるシリアルデータを受け付ける入力部と、
   前記シリアルデータブロックの各々からＫビット（Ｋ＜Ｎ；自然数）のデータを取り込み、これを第１の取込データとして得る第１取込部と、
   前記シリアルデータブロックの各々からＬビット（Ｌ＝Ｎ−Ｋ）のデータを取り込み、これを第２の取込データとして得る第２取込部と、
   前記第１の取込データ及び前記第２の取込データのいずれに前記クロックビットが含まれているかを判定するクロック判定部と、
   前記クロック判定部の判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含む方をパラレル変換して第１のパラレルデータを得る第１シリアルパラレル変換部と、
   前記クロック判定部の判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含まない方をパラレル変換して第２のパラレルデータを得る第２シリアルパラレル変換部と、
   前記第１のパラレルデータと前記第２のパラレルデータとを合成して、Ｎ−１ビットのパラレルデータを出力する合成部と、
   を備え、
   前記第１シリアルパラレル変換部は、前記第１のパラレルデータを前記合成部に供給し、
   前記第２シリアルパラレル変換部は、前記第２のパラレルデータを前記合成部に供給し、
   前記第１シリアルパラレル変換部は、前記第１のパラレルデータを得るためのパラレル変換の処理時間と前記第２シリアルパラレル変換部によるパラレル変換の処理時間との時間差に応じて、前記合成部への前記第１のパラレルデータの供給のタイミングを調整することを特徴とするデータ処理装置。
2. 前記シリアルデータに基づいて、互いに位相の異なる第１のクロック信号と第２のクロック信号とを生成するクロック信号生成部をさらに備え、
   前記第１取込部は、前記第１のクロック信号に基づいて前記シリアルデータブロックの各々から前記Ｋビットのデータを取り込み、
   前記第２取込部は、前記第２のクロック信号に基づいて前記シリアルデータブロックの各々から前記Ｌビットのデータを取り込むことを特徴とする請求項１に記載のデータ処理装置。
3. 前記第１取込部及び前記第２取込部は、前記シリアルデータブロックの各々から１ビット毎にデータを交互に取り込むことを特徴とする請求項１又は２に記載のデータ処理装置。
4. 前記シリアルデータブロックの各々から前記Ｋビットのデータをラッチして、これを第１ラッチデータとして前記クロック判定部に供給する第１ラッチ部と、
   前記シリアルデータブロックの各々から前記Ｌビットのデータをラッチして、これを第２ラッチデータとして前記クロック判定部に供給する第２ラッチ部と、
   をさらに備え、
   前記クロック判定部は、前記第１ラッチデータ及び前記第２ラッチデータに基づいて、前記第１の取込データ又は前記第２の取込データのいずれに前記クロックビットが含まれているかを判定することを特徴とする請求項１乃至３のいずれか１に記載のデータ処理装置。
5. 前記合成部は、前記第１のパラレルデータから前記クロックビットを除去したものと前記第２のパラレルデータとを合成して、前記Ｎビットのパラレルデータを得ることを特徴とする請求項１乃至４のいずれか１に記載のデータ処理装置。
6. クロックビットを含むＮビット（Ｎ；２以上の自然数）のシリアルデータブロックの系列からなるシリアルデータを受け付ける入力受付ステップと、
   前記シリアルデータブロックの各々からＫビット（Ｋ＜Ｎ；自然数）のデータを取り込み、これを第１の取込データとして得る第１取込ステップと、 前記シリアルデータの各々からＬビット（Ｌ＝Ｎ−Ｋ）のデータを取り込み、これを第２の取込データとして得る第２取込ステップと、
   前記第１の取込データ及び前記第２の取込データのいずれに前記クロックビットが含まれているかを判定するクロック判定ステップと、
   前記クロック判定ステップの判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含む方をパラレル変換して第１のパラレルデータを得る第１シリアルパラレル変換ステップと、
   前記クロック判定ステップの判定結果に基づいて、前記第１の取込データ及び前記第２の取込データのうち前記クロックビットを含まない方をパラレル変換して第２のパラレルデータを得る第２シリアルパラレル変換ステップと、
   前記第２のパラレルデータを次段に供給するステップと、
   前記第１のパラレルデータを得るためのパラレル変換の処理時間と前記第２のパラレルデータを得るためのパラレル変換の処理時間との時間差に応じてタイミングを調整しつつ、前記第１のパラレルデータを次段に供給するステップと、
   前記第１のパラレルデータと前記第２のパラレルデータとを合成して、Ｎ−１ビットのパラレルデータを出力する合成ステップと、
   を備えることを特徴とするデータ処理方法。
7. 前記シリアルデータに基づいて、互いに位相の異なる第１のクロック信号と第２のクロック信号とを生成するクロック信号生成ステップをさらに備え、
   前記第１取込ステップは、前記第１のクロック信号に基づいて前記シリアルデータブロックの各々から前記Ｋビットのデータを取り込み、
   前記第２取込ステップは、前記第２のクロック信号に基づいて前記シリアルデータブロックの各々から前記Ｌビットのデータを取り込むことを特徴とする請求項６に記載のデータ処理方法。
8. 前記第１取込ステップ及び前記第２取込ステップは、前記シリアルデータブロックの各々から１ビット毎にデータを交互に取り込むことを特徴とする請求項６又は７に記載のデータ処理方法。
9. 前記シリアルデータから前記Ｋビットのデータをラッチして、これを第１ラッチデータとして得る第１ラッチステップと、
   前記シリアルデータから前記Ｌビットのデータをラッチして、これを第２ラッチデータとして得る第２ラッチステップと、
   をさらに備え、
   前記クロック判定ステップは、前記第１ラッチデータ及び前記第２ラッチデータに基づいて、前記第１の取込データ又は前記第２の取込データのいずれに前記クロックビットが含まれているかを判定することを特徴とする請求項６乃至８のいずれか１に記載のデータ処理方法。
10. 前記合成ステップは、前記第１のパラレルデータから前記クロックビットを除去したものと前記第２のパラレルデータとを合成することを特徴とする請求項６乃至９のいずれか１に記載のデータ処理方法。
11. クロックビットを含む複数ビットのシリアルデータブロックの系列からなるシリアルデータを受け付ける入力部と、
    前記シリアルデータブロックの各々から１ビット毎に交互にデータを取り込み、これを取込データとして得る複数の取込部と、
    複数の前記取込データのうちのいずれに前記クロックビットが含まれているかを判定するクロック判定部と、
    前記クロック判定部の判定結果に基づいて、複数の前記取込データのうち前記クロックビットを含むものをパラレル変換して第１のパラレルデータを得る第１シリアルパラレル変換部と、
    前記クロック判定部の判定結果に基づいて、複数の前記取込データのうち前記クロックビットを含まないものをパラレル変換して第２のパラレルデータを得る複数の第２シリアルパラレル変換部と、
    前記第１のパラレルデータと複数の前記第２のパラレルデータとを合成してパラレルデータを出力する合成部と、
    を備え、
    前記第１シリアルパラレル変換部は、前記第１のパラレルデータを前記合成部に供給し、
    前記複数の第２シリアルパラレル変換部の各々は、前記第２のパラレルデータを前記合成部に供給し、
    前記第１シリアルパラレル変換部は、前記第１のパラレルデータを得るためのパラレル変換の処理時間と前記第２シリアルパラレル変換部によるパラレル変換の処理時間との時間差に応じて、前記合成部への前記第１のパラレルデータの供給のタイミングを調整することを特徴とするデータ処理装置。
12. 前記シリアルデータに基づいて、互いに位相の異なる複数のクロック信号を生成するクロック信号生成部をさらに備え、
    前記複数の取込部は、夫々前記複数のクロック信号のいずれかに基づいて、前記データを取り込むことを特徴とする請求項１１に記載のデータ処理装置。
13. 前記シリアルデータブロックの各々から、前記複数の取込部が取り込むデータに対応するデータをラッチして夫々異なるラッチデータを得る複数のデータラッチ部をさらに備え、
    前記クロック判定部は、複数の前記ラッチデータに基づいて、複数の前記取込データのいずれに前記クロックビットが含まれているかを判定することを特徴とする請求項１１又は１２に記載のデータ処理装置。
14. 前記合成部は、前記第１のパラレルデータから前記クロックビットを除去したものと複数の前記第２のパラレルデータとを合成することを特徴とする請求項１１乃至１３のいずれか１に記載のデータ処理装置。

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