CN101567778B - 接收电路 - Google Patents

Abstract

本发明提供接收电路。实现不需要基准时钟和互动动作、可靠性高的稳定的数字数据传送。根据本发明，提供一种传送方法，该传送方法是将第1信息和第2信息各自在第1期间和第2期间交替周期性进行传送的数字数据传送方法，其特征在于，所述第1期间的所述第1信息的每单位时间的信息量比所述第2期间的所述第2信息的每单位时间的信息量多；所述第1期间的所述第2信息作为脉宽调制后的串行数据来传送。

Description

接收电路 

本申请是申请日为2005年4月12日，申请号为200580000246.8，发明名称为“发送电路、接收电路和时钟抽出电路以及数据传送方法和数据传送系统”的发明专利申请的分案申请。 

技术领域

本发明涉及将并行数字数据进行串行化来传送的接收电路。 

并且，本发明涉及将并行数字数据进行串行化来接收的串行数据传送系统的接收电路，详细涉及串行数据传送系统的接收单元中的时钟复原相位同步电路(也称为CDRPLL电路：时钟数据复原锁相环电路或时钟抽出电路)。 

背景技术

近年，在装置间的数字数据传送中，越来越希望进行更高速串行传送。数字数据的串行传送具有以下等的特征：与数字数据的并行传送相比较可极力减少使装置间连接的配线，不仅可实现配线电缆和连接器的小型化，而且可减少由配线间的相互干扰所引起的串音等。 

一般，在数字数据串行传送中，发送单元侧把所并行供给的数字数据转换成串行数字数据发送到接收单元。另一方面，在接收单元侧，把所接收的串行数字数据复原成并行数字数据。 

这里，参照图65。图65是表示将并行数字数据进行串行化来传送的串行数据传送系统的系统结构的图。在(1)电/直流耦合、(2)电/交流耦合、(3)光中的任何情况下，输入到发送单元的并行数据在编码器进行了规定编码后，在串行转换器被转换成串行数据，进行放大来传送。在接收单元所接收的串行数据在被放大后，在CDRPLL电路被转换成并行数据，在解码器被解码。直流耦合简单，并且可进行包含直流分量的低频 分量的传送，交流耦合具有可使发送侧和接收侧直流隔离的优点。光通信具有可进行高速且长距离传送的优点。 

在其中任何情况下，在发送单元侧和接收单元侧各自取得同步进行复原动作，然而当同步超出了规定的范围时，则不能进行准确的数字数据复原。因此，在发生了同步偏差的情况下，需要重新调整同步。在专利文献1中描述了以下时钟复原电路，该时钟复原电路在发生了同步偏差的情况下，使用共模把基准时钟发送请求发送到发送侧，当在接收侧接收到所请求的基准时钟时，从相位比较模式切换到频率比较模式进行重新调整。 

并且，在有源矩阵型液晶显示器或等离子显示器中，数字数据被串行传送(例如，参照专利文献1)。这里，参照图66和图67对该以往的串行传送进行说明。 

有源矩阵型液晶显示器使用的图像数据，如图66所示，由RGB各自的色数据Rx/Gx/Bx和包含DE(DATA ENABLE：数据启用)/Hsync(水平同步数据)/Vsync(垂直同步数据)的同步数据结构构成。在激活期间，从图像数据源输出色数据，在消隐期间，从图像数据源输出同步数据。另外，在激活期间即DE＝“高”的期间，Hsync和Vsync仍是“高”而不变化。 

图67表示该专利文献2所揭示的数字数据串行传送技术中的把m位图像数据编码成n位数据的方法的概略。在该以往的编码方法中，把情况分成不发送同步数据的情况(图67(A))和发送同步数据的情况(图67(B))，进行m位图像数据的编码。 

在该以往的编码中，在不发送同步数据的情况下(图67(A))，把每像素的m位图像数据转换(encode)成同一逻辑位不连续大于等于k个的n位串行图像数据，进行时分复用来发送。并且，在发送同步数据的情况下(图67(B))，将每像素的m位图像数据通过进行时分复用，并附加包含同一逻辑位连续k个的特定位串而成为(n-m)位的串行码，转换成串行图像数据进行时分复用来发送。这里，m、n、k各自满足m＜n且k＜(n-m)的条件。这样，不中断收发所并行供给的图像数据和同步数据，可使用一条传送路径进行收发。 

专利文献1：美国专利6,069,927号公报 

专利文献2：特开平9-168147号公报 

然而，在专利文献1的方法中，具有以下等的问题：由于在接收单元侧需要共模驱动器以及在发送侧需要共模电压检测电路，因而成为因这些附加电路的寄生电容、噪声等而使传送路径质量下降的主要原因。并且，在把该方法应用于光通信的情况下，由于需要双向通信，因而需要使用2根光纤或者进行WDM(波分复用)传送，全都成为成本上升的主要原因。 

并且，在上述以往系统中，需要在发送单元和接收单元之间进行利用训练信号和确认信号的互动动作。而且，在以往系统中，在接收单元侧的CDR中可复原的时钟频率一般限于规定的窄频率范围。这是因为，接收单元的时钟抽出电路把来自所内置的石英振荡器或外部振荡器的时钟输入用作基准时钟，时钟抽出电路只能抽出该基准时钟附近的频率范围的时钟。因此，具有的问题是，在来自发送单元侧的串行数据的传送速率变化的情况下，由于接收侧不能进行时钟抽出，因而不能进行数据复原。 

并且，在专利文献2所述的编码方法中，如以下说明那样，不能充分减少在把串行数据转换成并行数据时的时钟复原(抽出)中的错误的发生。 

如果在1码元的串行数据中存在多个上升沿，则当在接收单元侧进行并行化时，可能不能如原来那样进行时钟复原。这里，1码元是指以与所输入的数据相同周期或者其整数倍周期的上升沿或下降沿来划分的串行数据块。 

这里，对时钟的复原进行说明。图1表示从由数据A1、A2、A3…构成1码元的串行数据A(图1(A))和由数据B1构成1码元的串行数据B(图1(B))在接收单元侧复原时钟的时序图。在图1(A)所示的串行数据A中，在1码元内存在多个上升沿(Rise Edge)和下降沿(Fall Edge)。另一方面，在图1(B)所示的串行数据B中，在1码元内分别只存在1个上升沿和下降沿。 

这里，即使在把为了从串行数据A复原时钟而取得同步的定时设定为点A1即数据的上升沿的情况下，也会发生因数据的波形劣化或抖动等的影响而不能取得在点A1的时钟复原同步。即，在不能取得在点A1的时钟复原同步的情况下，在作为上升沿的点A2、A3等设定外的点会取得时钟复原同步，从而不能进行正常的时钟复原。这是由于像串行数据A那样在1码元内存在多个上升沿而发生的。 

这里，参照图2(A)和(B)进行更详细说明。图2(A)表示包含数字数据C1～C6的串行数据C。另一方面，图2(B)表示数据结构与串行数据C不同、包含数字数据D1和D2的串行数据D。另外，这里假定两串行数据的时标相同。 

在串行数据C中的数字数据C1～C6、以及串行数据D中的数字数据D1和D2中，当把C3的脉宽和D1的脉宽进行比较时，与C3相比，D1的脉宽长。因此，串行数据C的上升沿和下降沿数比串行数据D的上升沿多。 

在图2(A)所示的串行数据C中的各数字数据C1～C6的跃迁附近(上升沿或下降沿附近)，因数字数据的波形劣化或者抖动等的影响而发生抽样错误的概率增高。另一方面，在图2(B)所示的串行数据D中的各数字数据D1和D2中，由于各数据长度较长，数据持续同代码的时间较长，因而发生抽样错误的概率非常低。换句话说，为了减少串行数据的抽样错误，期望的是数字数据的上升沿少的数据结构。 

本发明者们认为：在上述以往公知的串行传送技术中，当在串行数据中1码元内存在多个上升沿时，有时把上升沿误认为码元划分，发生误同步，这就是不能充分减少在把串行数据转换成并行数据时的时钟复原中的错误发生的原因。 

在图1(B)所示的从在1码元内仅存在1个上升沿的串行数据B复原时钟的情况下，当把为复原时钟而取得同步的定时设定为点B1时，即使有数据的波形劣化或抖动等的影响，由于在1码元内仅存在1个上升沿，因而也会减少在时钟复原时发生错误的可能性。 

发明内容

因此，本发明就是鉴于上述问题而提出的，本发明提供一种在接收单元侧不需要基准时钟且不需要互动动作的、可进行简易高速串行数据传送的串行数据传送系统。并且，本发明还提供一种即使发送单元侧的串行数据传送速率变化，也能在接收单元侧追随该变化的串行数据传送系统。 

并且，本发明提供一种通过将同步数据进行脉宽调制，可实现串行数据内的上升沿仅为1个、在复原时钟时减少错误的可靠性高的数字数据传送的数据传送方法、其发送电路和接收电路以及数据传送系统。 

并且，本发明的目的是提供一种由于使接收单元的电压控制振荡电路的频率在捕获范围内，因而不需要以往所需要的基准时钟、而且也不需要双向通信的、在图65的任何构成中都能应用的时钟复原相位同步电路。 

本发明是一种数字数据传送方法，该传送方法将第1信息和第2信息各自在第1期间和第2期间交替周期性进行传送，其特征在于，所述第1期间的所述第1信息的每单位时间的信息量比所述第2期间的所述第2信息的每单位时间的信息量多；所述第1期间的所述第1信息作为以最小脉宽的n倍为1码元的串行数据来传送，所述第2期间的所述第2信息作为脉宽调制后的串行数据来传送。 

并且，本发明是一种传送系统，该传送系统将第1信息和第2信息各自在第1期间和第2期间交替周期性进行串行传送，其特征在于，包含：第2编码器，将所述第2信息进行编码，以便在顺序进行串行化而成为1码元的串行数据时，成为将所述第1信息进行了串行化时的串行数据的最小脉宽的n倍周期的脉宽调制信号；第1编码器，将所述第1信息进行编码，以便使顺序进行了串行化时的1码元的串行数据与所述脉宽调制信号不同；串行化电路，把所述所编码的所述第1信息转换成所述1码元的串行数据，把所述所编码的所述第2信息转换成作为所述1码元的所述脉宽调制信号的串行数据，将所述第1信息的1码元串行数据和所述第2信息的1码元串行数据交替周期性进行串行化；传送路径， 传送所述所串行化的数据；时钟抽出电路，从所述传送路径上所传送的第1信息的串行数据或所述第2信息的串行数据中抽出这些串行数据中的基准时钟；信息判别电路，根据所述第1信息的串行数据和所述第2信息的串行数据的数据的所述不同，判别所述第1信息的串行数据和所述第2信息的串行数据；第1解码器，将所述所分离的所述第1信息的串行数据与所述第1编码器对应解码成所述第1信息；以及第2解码器，将所述所分离的所述第2信息的串行数据与所述第2编码器对应解码成所述第2信息；在所述第1期间所传送的所述第1信息的每单位时间的信息量比在所述第2期间所传送的所述第2信息的每单位时间的信息量多。 

并且，本发明是一种传送系统，该传送系统将第1信息和第2信息各自在第1期间和第2期间交替周期性进行串行传送，其特征在于，具有：第2编码器，将所述第2信息进行编码，以便在顺序进行串行化而成为1码元的串行数据时，成为将所述第1信息进行了串行化时的串行数据的最小脉宽的n倍周期的脉宽调制信号；第1编码器，将所述第1信息进行编码，以便使顺序进行了串行化时的1码元的串行数据与所述脉宽调制信号不同；串行化电路，把所述所编码的所述第1信息转换成所述1码元的串行数据，把所述所编码的所述第2信息转换成作为所述1码元的所述脉宽调制信号的串行数据，将所述第1信息的1码元串行数据和所述第2信息的1码元串行数据交替周期性进行串行化；传送路径，传送所述所串行化的数据；时钟抽出电路，从所述传送路径上所传送的第1信息的串行数据或所述第2信息的串行数据中抽出这些串行数据中的基准时钟；信息判别电路，根据所述第1信息的串行数据和所述第2信息的串行数据的数据的所述不同，识别所述第1信息的串行数据和所述第2信息的串行数据；第1解码器，将所述所分离的所述第1信息的串行数据与所述第1编码器对应解码成所述第1信息；以及第2解码器，将所述所分离的所述第2信息的串行数据与所述第2编码器对应解码成所述第2信息；所述时钟抽出电路具有：相位比较环路，包含：电压控制振荡电路，把所述串行数据和电压控制振荡电路的输出相位进行比较 的相位比较电路，以及生成所述电压控制振荡电路的控制电压的环路滤波器；抽样电路，使用在所述电压控制振荡电路所生成的多相时钟将所述串行数据进行抽样；频率控制电路，把所述1码元的串行数据的频率和所述电压控制振荡电路的振荡频率进行比较，使电压控制振荡电路的振荡频率与所述1码元的串行数据的频率一致，该频率控制电路具有：沿数判定电路，判定在所述电压控制振荡电路所生成的所述1码元的期间的串行信号中的上升沿数是0还是1还是除此以外；以及定时器，在上升沿数是0，或者频率控制电路被禁用的情况下被复位，按照规定的时间间隔输出定时器信号；该频率控制电路进行控制，以便在上升沿数是0的情况下，使电压控制振荡电路的振荡频率下降，在从定时器输出了定时器信号的情况下，使电压控制振荡电路的频率上升；充电泵，接收所述频率控制电路的输出，把电流脉冲输出到所述环路滤波器；以及模式切换电路，在从所述相位比较电路输入了频率比较模式请求信号的情况下，启用频率控制电路，禁用相位比较电路，在上升沿数或下降沿数是1的情况下检测出连续大于等于规定数，判定为所述电压控制振荡电路的输出频率在所述相位比较环路的捕获范围内，禁用频率控制电路，启用相位比较电路。 

并且，本发明是一种发送电路，该发送电路用于将第1信息和第2信息各自在第1期间和第2期间交替周期性进行串行传送，具有：第2编码器，将所述第2信息进行编码，以便在顺序进行串行化而成为1码元的串行数据时，成为将所述第1信息进行了串行化时的串行数据的最小脉宽的n倍周期的脉宽调制信号；第1编码器，将所述第1信息进行编码，以便使顺序进行了串行化时的1码元的串行数据与所述脉宽调制信号不同；以及串行化电路，把所述所编码的所述第1信息转换成所述1码元的串行数据，把所述所编码的所述第2信息转换成作为所述1码元的所述脉宽调制信号的串行数据。 

并且，所述第1编码器可以进行编码，以便在所述1码元的串行数据中具有大于等于2个的上升沿；所述第2编码器可以进行编码，以便在所述1码元的串行数据中仅把1个上升沿配置在距所述1码元的起点 一定位置。 

并且，所述第1编码器可以具有：组合逻辑电路，具有输入和输出的多个对应关系；以及判定电路，至少评价所述所输入的第1信息，输出基于该评价的判定信号；所述组合逻辑电路可以根据所述判定信号进行所选择的所述对应关系的编码，并把用于识别该所选择的所述对应关系的编码位赋予给所述输出。 

并且，所述对应关系可以包含第1对应关系和第2对应关系；所述第1对应关系可以是所述输入和输出相等的关系；所述第2对应关系可以是使输出相对于所述输入每隔2位进行代码反转的关系。 

并且，所述判定电路在将所述第1信息进行了单纯串行转换时，在上升沿数是0的情况下，输出使所述组合逻辑电路选择所述第2对应关系的判定信号。 

并且，所述判定电路将所述第1信息进行单纯串行转换，当在其前后附加了代码相互不同的起始位和停止位时，在上升沿数是1的情况下，输出使所述组合逻辑电路选择所述第2对应关系的判定信号。 

并且，所述判定电路输出使所述组合逻辑电路选择所述多个对应关系中编码后的所述1码元的串行数据中的同代码连续数比所述1码元的串行数据的位数的2分之1加1后的值小的所述对应关系的判定信号。 

并且，所述判定电路输出使所述组合逻辑电路选择所述多个对应关系中使编码后的数据对称关系中的数据的各自累积数的差最小的所述对应关系的判定信号。 

并且，特征在于，所述判定电路输出使所述组合逻辑电路选择所述多个对应关系中使编码后的数据对称关系中的数据的累积数最小的所述对应关系的判定信号。 

并且，所述判定电路可以对包含主信息传送频率、EMI量、所述1码元的串行数据以及所述脉宽调制信号的SN比或错误率中的至少一项的信息进行评价，输出与该评价对应的判定信号。 

并且，可以把所述上升沿置换成下降沿。 

并且，所述第2编码器可以将所述第2信息进行编码，以便在顺序 进行了串行化时成为以所述上升沿为起点到下降沿的同代码期间。 

并且，本发明是一种接收电路，该接收电路用于接收将第2信息的串行数据，即作为第1信息的1码元的串行数据的最小脉宽的n倍周期的脉宽调制信号的1码元的串行数据化后的第2信息的串行数据、和第1信息的串行数据，即串行化成使1码元的串行数据与所述脉宽调制信号不同的第1信息的串行数据交替周期性进行串行传送的信号，具有：时钟抽出电路，从所述第1信息的串行数据或所述第2信息的串行数据中抽出这些串行数据中的基准时钟；信息判别电路，根据所述第1信息的串行数据和所述第2信息的串行数据的数据的所述不同，判别所述第1信息的串行数据和所述第2信息的串行数据；第1解码器，将所述判别出的所述第1信息的串行数据与第1编码器对应解码成所述第1信息；以及第2解码器，将所述判别出的所述第2信息的串行数据与第2编码器对应解码成所述第2信息。 

并且，所述第1信息的串行数据包含识别编码模式的编码位，所述第1解码器进行与所述编码位对应的解码。 

并且，所述信息判别电路根据所述串行数据的1码元中的上升沿数，识别所述第1信息的串行数据和所述第2信息的串行数据。 

并且，本发明是一种数字数据发送电路，该发送电路把第1数字数据和第2数字数据转换成1码元的串行数字数据发送到接收电路，具有：编码器，把所述第2数字数据编码成上位值总是大于等于下位值的数字数据，在所述1码元内仅生成1个上升沿；开关电路，根据选择信号选择所述第1数字数据或所述所编码的所述第2数字数据；以及串行化电路，将所述开关电路的输出信号和所述选择信号进行串行转换。 

并且，本发明的数字数据接收电路具有：并行化电路，把第1串行数字数据并行转换成第1数字数据和选择信号，而且把在1码元内仅具有1个上升沿的第2串行数字数据并行转换成第2数字数据和所述选择信号；解码电路，将所述第2数字数据进行解码，输出到第2开关电路；第1开关电路，根据所述选择信号选择和输出所述第1数字数据；以及第2开关电路，根据所述选择信号选择和输出所述所解码的所述第2数 字数据。 

并且，本发明是一种数字数据发送电路，该发送电路把第1数字数据和第2数字数据转换成1码元的串行数字数据发送到接收电路，具有：第1编码器，将所述第1数字数据进行直流平衡处理，在1码元内生成大于等于2个的上升沿；第2编码器，把所述第2数字数据编码成上位值总是大于等于下位值的数字数据，在1码元内仅生成1个上升沿；开关电路，根据选择信号选择所述直流平衡处理后的所述第1数字数据或所述所编码的所述第2数字数据；以及串行化电路，将所述开关电路的输出信号进行串行转换。 

并且，本发明的接收电路具有：并行化电路，把1码元内具有大于等于2个上升沿的第1串行数字数据并行转换成第1数字数据，而且把1码元内仅具有1个上升沿的第2串行数字数据并行转换成第2数字数据；第1解码电路，将所述第1数字数据进行解码，输出到第1开关电路；第2解码电路，将所述第2数字数据进行解码，输出到第2开关电路；判定电路，判定所述第1数字数据和所述第2数字数据的所述上升沿数，在所述上升沿数是1的情况下和大于等于2的情况下输出不同的选择信号；第1开关电路，根据所述选择信号选择和输出所述所解码的所述第1数字数据；以及第2开关电路，根据所述选择信号选择和输出所述所解码的所述第2数字数据。 

并且，本发明是一种数字数据传送方法，该传送方法在发送侧单元中把并行输入的第1数字数据和第2数字数据转换成1码元的串行数字数据发送到接收侧单元，其特征在于，在第1期间，把所述第1数字数据和选择信号转换成第1串行数字数据发送到所述接收侧单元，在第2期间，把所述第2数字数据编码成上位值总是大于等于下位值，在1码元内仅生成1个上升沿，而且转换成第2串行数字数据发送到所述接收侧单元。 

并且，本发明是一种数字数据传送方法，该传送方法在发送侧单元中把并行输入的第1数字数据和第2数字数据转换成1码元的串行数字数据发送到接收侧单元，其特征在于，在第1期间，将所述第1数字数 据进行直流平衡处理，把所述直流平衡处理后的所述第1数字数据转换成第1串行数字数据发送到所述接收侧单元，在第2期间，把所述第2数字数据编码成上位值总是大于等于下位值，在1码元内仅生成1个上升沿，而且转换成第2串行数字数据发送到所述接收侧单元。 

并且，本发明的数据传送系统是在发送侧单元中把并行输入的第1数字数据和第2数字数据转换成1码元的串行数字数据发送到接收侧单元的数字数据传送系统，具有所述发送侧单元和接收侧单元；所述发送侧单元具有：编码器，把所述第2数字数据编码成上位值总是大于等于下位值的数字数据，在所述1码元内仅生成1个上升沿；第1开关电路，根据选择信号选择所述第1数字数据或所述所编码的所述第2数字数据；以及串行化电路，将所述第1开关电路的输出信号中的所述第1数字数据和所述选择信号进行串行转换，生成第1串行数字数据，而且将所述第1开关电路的输出信号中的所述所编码的所述第2数字数据和所述选择信号进行串行转换，生成第2串行数字数据；所述接收侧单元具有数字数据接收电路，该数字数据接收电路具有：并行化电路，把所述第1串行数字数据并行转换成所述第1数字数据和所述选择信号，而且把所述第2串行数字数据并行转换成所述所编码的所述第2数字数据和所述选择信号；解码电路，将所述所编码的所述第2数字数据进行解码，输出到第3开关电路；第2开关电路，根据所述选择信号选择和输出所述第1数字数据；以及第3开关电路，根据所述选择信号选择和输出所述所解码的所述第2数字数据。 

并且，本发明是一种数字数据传送系统，该传送系统在发送侧单元中把并行输入的第1数字数据和第2数字数据转换成1码元的串行数字数据发送到接收侧单元，具有所述发送侧单元和接收侧单元；所述发送侧单元具有：第1编码器，将所述第1数字数据进行直流平衡处理，在1码元内生成大于等于2个的上升沿；第2编码器，把所述第2数字数据编码成上位值总是大于等于下位值的数字数据，在1码元内仅生成1个上升沿；第1开关电路，根据第1选择信号选择所述直流平衡处理后的所述第1数字数据或所述所编码的所述第2数字数据；以及串行化电路，将所述第1开关电路的输出信号中的所述直流平衡处理后的所述第1数字数据进行串行转换，生成第1串行数字数据，而且将所述第1开关电路的输出信号中的所述所编码的所述第2数字数据进行串行转换，生成第2串行数字数据；所述接收侧单元具有：并行化电路，把所述第1串行数字数据并行转换成所述直流平衡处理后的所述第1数字数据，而且把所述第2串行数字数据并行转换成所述所编码的所述第2数字数据；第1解码电路，将所述直流平衡处理后的所述第1数字数据进行解码，输出到第2开关电路；第2解码电路，将所述所编码的所述第2数字数据进行解码，输出到第3开关电路；判定电路，判定所述直流平衡处理后的所述第1数字数据和所述所解码的所述第2数字数据的所述上升沿数，在所述上升沿数是1的情况下和大于等于2的情况下输出不同的第2选择信号；第2开关电路，根据所述第2选择信号选择和输出所述所解码的所述第1数字数据；以及第3开关电路，根据所述第2选择信号选择和输出所述所解码的所述第2数字数据。

并且，本发明的接收电路的特征在于，具有：相位比较环路，包含：电压控制振荡电路，把串行数据和电压控制振荡电路的输出相位进行比较的相位比较电路，以及生成所述电压控制振荡电路的控制电压的环路滤波器；抽样电路，使用在所述电压控制振荡电路所生成的多相时钟将所述串行数据进行抽样；频率控制电路，把所述串行数据的频率和所述电压控制振荡电路的振荡频率进行比较，使电压控制振荡电路的振荡频率与串行数据的频率一致；充电泵，接收所述频率控制电路的输出，把电流脉冲输出到所述环路滤波器；以及模式切换电路，在从所述相位比较电路接收了频率比较模式请求信号的情况下，启用频率控制电路，禁用相位比较电路，检测出上升沿数是1的情况的连续数大于等于规定数，判定为所述电压控制振荡电路的振荡频率在所述相位比较环路的捕获范围内，禁用频率控制电路，启用相位比较电路；该频率控制电路具有：沿数判定电路，判定在所述电压控制振荡电路所生成的1码元的期间的串行数据中的上升沿数是0还是1还是除此以外；以及按照规定的时间间隔输出定时器信号的定时器，在上升沿数是0，或者频率控制电路被禁 用的情况下被复位；该频率控制电路进行控制，以便在上升沿数是0的情况下，使电压控制振荡电路的振荡频率下降，在从定时器输出了定时器信号的情况下，使电压控制振荡电路的振荡频率上升。 

并且，所述沿数判定电路可以根据所抽样的所述串行数据中的上升沿数的计数结果表示零的输出、和从所述串行数据直接判断的结果表示不存在上升沿的输出的“与”进行沿数零的判定。 

并且，所述频率控制电路可以使所述电压控制振荡电路的振荡频率下降比上升优先进行。 

并且，所述充电泵可以使在从所述频率控制电路接收到上升信号的情况下进行充电的总电荷量比在从所述频率控制电路接收到下降信号的情况下进行放电的总电荷量大。 

并且，合适的是，所述充电泵使在从所述频率控制电路接收到上升信号的情况下进行充电的充电脉冲数比在从所述频率控制电路接收到下降信号的情况下进行放电的放电脉冲数多。 

并且，合适的是，所述充电泵使在从所述频率控制电路接收到上升信号的情况下进行充电的充电脉冲电流比在从所述频率控制电路接收到下降信号的情况下进行放电的放电脉冲电流大。 

并且，本发明是一种时钟抽出电路，该时钟抽出电路从将第1信息被解码的1码元的串行数字数据和脉宽调制信号交替周期性进行了串行传送的信号中抽出时钟，该脉宽调制信号是将第2信息编码成与所述1码元的串行数字数据不同，按照构成所述1码元的串行数字数据的数字数据的脉宽的n倍周期进行了脉宽调制的脉宽调制信号，在所述1码元中仅具有1个上升沿或下降沿，所述上升沿或下降沿配置在距所述1码元的帧端一定位置，其特征在于，根据所述1码元中的所述上升沿或下降沿的周期抽出所述时钟。 

并且，本发明的时钟抽出电路具有：电压控制振荡器；相位比较器，输出与输入数据串和来自所述电压控制振荡器的输出信号的相位差对应的相位差信号；频率比较器，输出与所述输入数据串和来自所述电压控制振荡器的输出信号的频率差对应的频率差信号；以及模式切换电路， 选择所述相位差信号或频率差信号；所述电压控制振荡器的振荡频率根据由所述模式切换电路所选择的所述相位差信号或所述频率差信号来控制。 

并且，所述频率比较器具有：沿数判定电路，判定来自所述电压控制振荡器的输出信号的1码元周期中的输入数据沿数是0还是1，输出与判定结果对应的沿数判定信号；定时器，在所述沿数是0且选择了所述相位差信号的情况下被复位，按照规定的时间间隔输出定时器信号；以及频率控制电路，根据所述沿数判定信号和所述定时器信号，控制所述电压控制振荡器的振荡频率；所述定时器的所述规定的时间间隔比传送从信息的时间间隔长；所述频率控制电路在所述沿数是0的情况下，使所述电压控制振荡器的振荡频率下降，在输出了所述定时器信号的情况下，使所述电压控制振荡器的振荡频率上升；所述模式切换电路在按规定次数连续获得了所述沿数是1的判定结果的情况下，选择所述相位差信号。 

并且，本发明的时钟抽出电路具有：抽样电路，对输入数据串进行抽样，输出抽样数据；所述沿数判定电路具有：沿检测电路，根据所述输入数据串检测所述输入数据串有无沿，输出沿有无信息；所述沿数判定电路根据所述抽样数据和所述沿有无信息判定沿数。 

并且，本发明的时钟抽出电路具有微调频率比较电路；所述微调频率比较电路根据1码元中的上升沿的位置的每码元的变化量，算出所述振荡器的振荡信号的频率和基于1帧中的所述上升沿的周期的频率的频率偏差量，把与所述频率偏差量对应的控制信号输出到所述电压控制振荡器。 

并且，所述微调频率比较电路也可以具有：推测电路，推测所述1码元中的起始位和停止位；根据所述起始位和所述停止位的每1码元的变化量，导出所述电压控制振荡器的所述振荡信号的频率和基于所述1码元中的所述上升沿的周期的频率的频率偏差量；把与所述频率偏差量对应的控制信号输出到所述电压控制振荡器。 

根据本发明，在消隐期间，串行数据的每1码元的上升沿数被固定 为仅1个，因而可实现在从串行数据中抽出时钟时由波形劣化所引起的错误的减少，可实现稳定的数据传送。 

并且，根据本发明的数字数据传送系统，可具有使用一对配线(包含光纤)的简单构成进行从发送单元到接收单元的高速的串行数字数据传送。而且，取得以下优良效果是，不需要以往在发送单元和接收单元之间所进行的利用训练信号和确认信号的互动动作。另外，在使用光纤的情况下，由于以往进行在训练信号和确认信号的互动时所需要的双向通信是困难的，因而根据本发明，不需要互动动作，在配线使用光纤的情况下，取得显著效果。 

并且，本发明的数字数据传送系统可在消隐期间(通常，Hsync、Vsync)发送频率低的数据(声音数据等)。 

并且，根据本发明的数字数据传送系统，取得以下效果是，由于串行数字数据内嵌入有时钟，因而接收单元的时钟抽出电路不需要来自石英振荡器或外部振荡器的时钟输入，即使串行数字数据的图像尺寸变化，也能自动追随，并且也能应对即插即用。 

并且，根据本发明，由于接收单元不需要基准时钟，而且不需要进行从接收侧到发送侧的反向传送，因而可提供由于在接收侧不需要共模驱动器以及在发送侧不需要共模电压检测电路，因而消除了传送系统的成本上升主要原因和传送路径质量下降的主要原因的时钟复原相位同步电路。 

附图说明

图1是在1码元内存在多个上升沿的情况和在1码元内仅存在1个上升沿的串行数据的图。 

图2是表示数据长度不同的数字数据的图。 

图3是表示本发明一实施方式的数字数据发送电路和接收电路以及数字数据传送方法和数字数据传送系统的概念的图。 

图4是表示本发明一实施方式的串行数据的概要的图。 

图5是表示本发明一实施方式中的发送单元的电路构成的图。 

图6是表示本发明一实施方式中的第1编码电路2504a的电路方框图。 

图7是表示本发明一实施方式中的组合逻辑电路2504a-1的电路构成的图。 

图8是本发明一实施方式中的第1编码电路的电路图和动作表。 

图9是本发明一实施例的编码方法的流程图。 

图10是表示本发明一实施方式中的接收单元的电路构成的图。 

图11是本发明一实施方式中的第1解码电路2524a的电路图。 

图12是本发明一实施方式中的第2解码电路2524b的电路图。 

图13是本发明一实施方式中的第1/第2解码器判别电路2524c的电路图。 

图14是本发明一实施方式中的解码方法的流程图。 

图15是本发明一实施方式中的DE滤波器的电路图和动作说明图。 

图16是表示作为本发明的接收电路的时钟抽出电路的电路构成的硬件方框图。 

图17是图像显示的1行的串行数据结构图。 

图18是消隐期间的串行数据的上升沿数和电压控制振荡器的周期Tvco的关系图。 

图19是激活期间的串行数据的上升沿数和电压控制振荡器的周期的关系图。 

图20是表示时钟抽出处理的流程图。 

图21是表示电压控制振荡电路的电路构成的硬件方框和表示各时钟间的定时的图。 

图22是抽样器的输入输出信号的串行数据和子时钟的时序图、以及抽样结果的时序图。 

图23是表示沿数判定电路的电路构成的硬件方框图。 

图24是表示沿检测电路的电路构成的硬件方框图和输入输出信号的时序图。 

图25是表示频率差检测电路的电路构成的硬件方框图。 

图26是表示定时器的电路构成的硬件方框图和各信号的时序图。 

图27是表示充电泵的构成的电路方框图。 

图28是表示控制电路的电路构成的硬件方框图、其时序图以及控制动作状态跃迁图。 

图29是时钟抽出处理中的电压控制振荡器的频率时间变化。 

图30是对在将数字数据进行了串行传送时所发生的数据错误进行说明的图。 

图31是对未发生数据错误的数字数据的串行传送进行说明的图。 

图32是本发明一实施例的编码方法的流程图。 

图33是本发明一实施例中的编码电路的电路构成图。 

图34是本发明一实施例中的评价函数的电路构成图。 

图35是本发明一实施例的编码方法的流程图。 

图36是表示本发明一实施例的时钟复原相位同步电路2600的电路构成的硬件方框图。 

图37是本发明一实施例中的微调频率比较电路80的电路方框图。 

图38是表示本发明一实施例的沿抽出电路80a的电路构成的图。 

图39是表示本发明一实施例的起始/停止推测电路80b的电路构成的图。 

图40是表示本发明一实施例的频率检测电路80c的电路构成的图。 

图41是本发明一实施例的发送单元3000的概略构成图。 

图42是表示本发明一实施例的CRD检测电路3000的电路构成的图。 

图43是表示本发明一实施例的第1编码电路的电路构成的图。 

图44是表示本发明一实施例的串行数字数据的图。 

图45是表示本发明一实施例的图。 

图46是表示本发明一实施例的图。 

图47是表示本发明一实施例中的发送单元的图。 

图48是表示本发明一实施例中的编码电路的图。 

图49是表示本发明一实施例中的接收单元的图。 

图50是表示本发明一实施例中的解码电路的图。 

图51是表示本发明一实施例中的发送单元的图。 

图52是表示本发明一实施例的图。 

图53是表示本发明一实施例的串行数字数据的图。 

图54是表示本发明一实施例中的接收单元的图。 

图55是表示本发明一实施例中的DE滤波器的图。 

图56是表示本发明一实施例的串行数字数据的图。 

图57是表示本发明一实施例的图。 

图58是表示本发明一实施例中的直流平衡编码电路的图。 

图59是表示本发明一实施例的图。 

图60是表示本发明一实施例的图。 

图61是表示本发明一实施例中的发送单元的图。 

图62是表示本发明一实施例中的接收单元的图。 

图63是表示本发明一实施例的串行数字数据的图。 

图64是表示本发明一实施例中的时钟抽出电路的图。 

图65是表示串行数据传送系统的系统结构例的图。 

图66是表示有源矩阵型液晶显示器使用的图像数据的构成的图。 

图67是表示以往的数字数据串行传送的图。 

图68是表示本发明一实施例的串行数字数据的图。 

图69是表示本发明一实施例的串行数字数据的图。 

图70是表示本发明一实施例中的串行数据和抽样时钟的关系的时序图。 

图中：401发送单元、402串行化电路、403相位同步电路、404编码电路、405开关电路、406输出缓冲、411输入色数据、412输入同步数据、414输入时钟、415串行数据、421接收单元、422并行化电路、423时钟抽出电路、424解码电路、425开关电路、426开关电路、427输入缓冲、431输出色数据、432输出同步数据、434输出时钟、2501发送单元、2502串行化电路、2503相位同步电路、2504编码电路、2505开关电路、2506输出缓冲、2511输入色数据、2512输入同步数据、2514 输入时钟、2515串行数据、2521接收单元、2522并行化数据、2523时钟抽出电路、2524解码电路、2525开关电路、2526开关电路、2527输入缓冲、2531输出色数据、2532输出同步数据、2534输出时钟、10相位比较电路、20环路滤波器、30电压控制振荡器、40抽样器、50频率比较电路、51沿数判定电路、52频率差检测电路、53定时器、60充电泵、70控制电路、200接收电路(时钟复原相位同步电路)、300串行数据、PLLCLK：PLL时钟、SUBCLK：子时钟、DetCLK：沿检测时钟、NEDG0：上升沿数0、NEDF1：上升沿数1、FQDEN：频率比较激活信号、FQDEN：相位比较激活信号、FQDRQ：频率比较请求信号、TIM：表示大于等于1行扫描的时间的信号、CLK：系统时钟。 

具体实施方式

以下，根据附图对本发明的最佳实施方式(以下称为实施方式)进行说明。图3表示本实施方式的数据发送电路和接收电路以及使用它们的数据传送方法和数据传送系统。该发送电路可封装成发送用LSI，并且该接收电路可封装成接收用LSI。 

发送单元(发送电路)2501把将第1输入信息2511(在本实施方式中，输入色数据(RI5～RI0、GI5～GI0、BI5～BI0))、和第2输入信息2512(输入同步数据(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制))、以及第1输入信息和第2输入信息的切换信号DEI(输入选择信号(输入数据启用))进行了串行化的串行数据2515发送到接收单元2521。该串行数据2515内嵌入有输入时钟2514的信息。 

接收单元(接收电路)2521接收从发送单元2501所发送的串行数据2515，进行并行化，复原成第1输出信息2531(输出色数据(RO5～RO0、GO5～GO0、BO5～BO0))、第2输出信息2532(HsyncO(输出水平同步数据)、VsyncO(输出垂直同步数据)、CTRLO(输出控制)、DEO(输出选择信号(输出数据启用)))以及输出时钟2534进行输出。 

发送单元2501具有：串行化电路2502(Serializer)，相位同步电路2503(PLL电路：Phase Locked Loop(锁相环)电路)，第1编码电路 2504a(Encoder1)和第2编码电路2504b(Encoder2)，开关电路2505以及输出缓冲器2506(Output Buffer)。 

并且，接收单元2521具有：并行化电路2522(De-serializer)，时钟抽出电路(CDRPLL电路：Clock Data Recovery Phase Locked Loop(时钟数据复原锁相环)电路)2523，第1解码电路2524a(Decoder1)和第2解码电路2524b(Decoder2)，第1开关电路2525和第2开关电路2526以及输入缓冲器2527(Input Buffer)。另外，输出缓冲器2506和输入缓冲器2527可以根据需要设置。并且，在本实施方式中，对于作为第1输入信息2511的输入色数据，表示RGB各色数据各自是6位的例，然而本发明也能应用于8位的RGB数据和10位的RGB数据等，本发明不限于特定的RGB数据位数。并且，在接收单元2521中，第1解码电路2524a、第2解码电路2524b、第1开关电路2525以及第2开关电路2526由于这些电路协调而实现将第1输出信息2531和第2输出信息2532进行分离和生成的功能，因而也可以将这些电路统称为信息分离电路。另外，第1输入信息2511与第2输出信息2531对应，第2输入信息2512与第2输出信息2532对应。 

在发送单元2501中，第1输入信息2511和作为输入同步数据的第2输入信息2512分别被输入到第1编码电路2504a和第2编码电路2504b中进行编码。开关电路2505把DEI用作输入选择信号，在DEI高的情况下，选择由第1编码电路2504a所编码的第1信息2511，在DEI低的情况下，选择由第2编码电路2504b所编码的第2信息2512，输出到串行化电路2502。输入时钟2514在相位同步电路2503被转换成多相时钟，串行化电路2502使用该多相时钟将开关电路2505的输出进行串行化，生成串行数据2515，通过输出缓冲器2506进行输出。 

发送单元2501的第2编码电路2504b将第2信息(HSYNCI、VSYNCI和CTRLI)进行编码。此时，如果第2编码电路2504b在将数据顺序进行了串行化(单纯串行化)时在1码元内以时间上先来的信号为MSB，则进行编码使MSB的值大于等于LSB的值，并输出到开关电路2505。在第2信息期间(在本实施方式中，消隐期间(DEI＝“低”)时，第2编码电路 2504b的输出数据由开关电路2505选择，由串行化电路2502从MSB到LSB顺序进行串行化来输出。因此，在DEI低的情况下，由于由串行化电路2502所串行化的数据在1码元内时间早的为高电平，因而仅在码元切换时产生上升沿。 

并且，发送单元2501的第1编码电路2504a将第1输入信息2511使用多个模式(使输入与输出对应的对应关系)中的任何模式进行编码，输出到开关电路2505。在第1信息期间(在本实施方式中，在激活期间(DEI＝“高”)时，第1编码电路2504a的输出数据由开关电路2505选择，由串行化电路2502从MSB到LSB顺序进行串行化来输出。关于该第1编码电路2504a中的编码方法，在后面描述。 

在接收单元2521中，首先，时钟抽出电路2523从串行数据2515复原输出时钟(CLKO)2534和多相时钟。然后，并行化电路2522使用多相时钟把串行数据2515转换成并行信号。该并行信号被输入到第1解码电路2524a、第2解码电路2524b以及第1/第2解码器判别电路2524c进行解码。第1开关电路2525在DEI高时为激活，把第1解码电路2524a的输出并行数据作为第1输出信息2531(输出色数据(RO5～RO0、GO5～GO0、BO5～BO0))来输出，在DEI低时输出低电平。并且，第2开关电路2526在DEI低时为激活，把第2解码电路2524b的输出并行数据作为第2输出信息2532(输出同步数据)来输出。并且，优选在DEI高时保持输出。这是因为，在DEI高的期间同步数据不变化。 

下面参照图4，对本实施方式的数字数据传送系统的并行数据编码方法进行说明。图4(A)和(B)表示作为并行输入的第1信息的各6位的输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)和作为第2信息的输入同步数据(HsyncI、VsyncI、CTRLI)在发送单元2501中被编码和被串行化的串行数据2515的信号波形的例。 

如图4(A)所示，在DEI＝“低”即消隐期间，串行数据2515的由21位构成的1码元在作为MSB的起始位(Start)和作为LSB的停止位(Stop)之间嵌入有HsyncI、VsyncI和CTRLI的信息。编码电路2504中编码该HsyncI、VsyncI和CTRLI的3位信息，使其在顺序进行了串行化后成为 脉宽调制(PWM)数据。即，当使起始位为“高”时，把HsyncI、VsyncI和CTRLI的3位信息调制成“高”位脉冲时间宽度。在图4(A)所示的例中，以2位宽度为单位进行0至7(0至14位宽度)的脉宽调制。在图4(A)中，表示将该14位宽度的脉宽调制信号从1码元的MSB的起始位起第4位开始嵌入的例，然而只要从与起始位电平同电平的位开始，到1码元结束前收纳14位宽度，则从哪位嵌入都可以。例如，在从1码元的MSB的起始位起第4位开始嵌入PWM数据的情况下，在1码元的终端部包含停止位，存在3位不是PWM数据的位。该终端部的3位与停止位同为“低”电平。这样所串行化的串行数据2515如图4(A)所示具有在1码元中仅存在1个上升沿的数据结构。以上，对起始位是“高”、停止位是“低”、PWM调制数据是“高”脉宽的例作了说明，然而，只要能具有1码元中仅存在1个上升沿的数据结构，则起始位、停止位以及PWM调制位的电平就不限于该例。即，即使是例如起始位“低”、停止位“高”、以及PWM调制位“低”的串行数据，也能构成1码元中仅存在1个上升沿的数据，这种串行数据也能在本发明的系统中使用。并且，在图4(A)所示的例中，PWM数据按2位单位来构成，然而PWM数据可以按2位以外的单位，例如1位宽度单位来构成。另外，在DEI＝“低”的情况下，按照构成第1输入信息的数字数据的脉宽的21倍周期对第2输入信息进行脉宽调制。 

在嵌入有HsyncI、VsyncI和CTRLI的信息的PWM信号以外的2模式中也能嵌入其它信息。例如也能在该2模式中嵌入声音信息。 

然后，在DEI＝“高”即激活期间，如图4(B)所示，串行数据2515的1码元由按照起始位(Start)、包含所编码的第1输入信息(RI5～RI0、GI5～GI0、BI5～BI0)的串行数字数据D<17:0>、和1位的编码位En(也称为编码模式识别信息)、以及停止位(Stop)的顺序进行了串行化的数据结构。在DEI＝“高”的情况下，为了形成1码元中存在大于等于2个的上升沿的串行数据，第1编码电路2504a将第1输入信息如图4(B)所示，使用激活1模式(ACTV symbol/1)和激活2模式(ACTV symbol/2)中的任何一种模式进行编码和串行化。在本实施例中，选择激活1模式和激活2 模式中的任何一种编码模式，以使1码元中的上升沿数，即跃迁数大于等于2。 

在本实施例中，如图4(B)所示，在串行数据2515中具有编码位，以便对使用2种中的哪种编码模式进行了编码的数据进行区别。在本实施例中，作为编码位的一例，在使用激活1模式进行了编码的情况下，在停止位(stop)前附加数据“1”作为编码位(En)，并且在使用激活2模式进行了编码的情况下，在停止位(stop)前附加数据“0”作为编码位(En)，可对使用激活1模式进行了编码的数据和使用激活2模式进行了编码的数据进行判别。 

并且，在本发明中，由于在DEI＝“低”的情况下，1码元中的上升沿数是1，因而在DEI＝“高”的情况下，选择激活1模式和激活2模式中的任何一种编码模式，以使1码元中的上升沿数不为1地生成串行数据。 

如图4所示，在本实施方式中，使用激活2模式进行了编码的串行数据采用使使用激活1模式进行了编码的串行数据每2位每2位反转的构成。即，针对使用激活1模式进行了编码的串行数据D<17:0>，使用激活2模式进行了编码的串行数据采用D<D17，D16，反转D15，反转D14，D13，D12，…D5，D4，反转D3，反转D2，D1，D0>的构成。另外，使用激活1模式和激活2模式的编码方法并不限于此，可应用1码元中的上升沿即跃迁数大于等于2的编码方法。 

(发送单元) 

这里，使用图5对本发明的数字数据传送系统的发送单元2501的构成和各构成要素的连接构成进行说明。如图5所示，来自第1编码电路2504a和第2编码电路2504b的输出被输入到开关电路2505。开关电路2505具有20个多路复用器。另外，如图5所示，在本实施方式中，来自第1编码电路2504a的18位(ENCD1～18)输出和来自第2编码电路2504b的7位输出被输入到开关电路2505。 

下面参照图6。图6表示本实施方式中的第1编码电路2504a的电路方框图。第1编码电路2504a具有组合逻辑电路2504a-1和判定电路 2504a-2。第1输入信息2511(D<17:0>)被输入到组合逻辑电路2504a-1和判定电路2504a-2。判定电路2504a-2根据第1输入信息2511，判定使用激活1模式和激活2模式中的哪种模式将第1输入信息2511进行编码，输出基于该判定的判定信号。在本实施方式中，判定电路2504a-2输出的判定信号在使组合逻辑电路2504a-1进行激活1模式的编码的情况下是“高”电平信号，在进行激活2模式的编码的情况下是“低”电平信号。该判定信号也可用作编码位En。组合逻辑电路2504a-1将第1输入信息2511按照判定信号使用激活1模式或激活2模式进行编码和输出。并且，判定电路2504a-2可以不仅根据第1输入信息2511，而且根据第1信息的传送频率、EMI量、第1信息的1码元的串行数字数据和第2信息的脉宽调制信号的SN比或错误率中的至少一项进行评价。在此情况下，判定电路2504a-2除了第1输入信息以外，取得这些信息。通过采用这种构成，第1编码电路2505a可使用第1信息的传送频率、EMI量、第1信息的1码元的串行数字数据和第2信息的脉宽调制信号的SN比或错误率良好的模式进行编码，可综合改善传送特性。 

另外，在本实施方式中，第1编码电路2504a使用激活1模式和激活2模式的2种模式中的任何一种模式将数据进行编码，然而本发明不限于此，组合逻辑电路2504a可以具有2种以上的编码模式(例如，n个模式)，使用其中任何一种模式将数据进行编码。在此情况下，判定电路2504a-2生成(log₂n)位的判定信号，输出到组合逻辑电路2504a-1。这里，编码模式的不同意味着输入和输出的对应关系不同。因此，如果编码模式不同，则输入和输出的对应关系不同。 

下面参照图7，对第1编码电路2504a的组合逻辑电路2504a-1的电路构成进行说明。组合逻辑电路2504a-1具有与第1输入信息2511的位数对应的数的“异”电路(XOR电路)和开关电路。与激活1模式对应的数据和与激活2模式对应的数据被输入到各开关电路。各开关电路根据来自判定电路2504a-2的判定信号，选择与激活1模式对应的数据或与激活2模式对应的数据，输出到各XOR电路。第1输入信息2511和来自各开关电路的输出被输入到各XOR电路，由各XOR电路进行逻辑运算。 各XOR电路的输出被输入到第1开关电路2525。 

下面，参照图8(A)和(B)对第2编码电路2504b的动作进行说明。图8(A)表示本实施方式的第2编码电路2504b的电路构成及其7位输出(SYNC[0]～SYNC[6])。并且，图8(B)表示输入到本实施方式的第2编码电路2504b的Hsync、Vsync和CTRLI及其输出数据(SYNC[0]～SYNC[6])的数据表。 

如图8(B)的数据表所示，来自第2编码电路2504b的输出数据(SYNC[0]～SYNC[6])具有当输入了输入数据Hsync、Vsync和CTRLI时，跃迁数受到限制的形式。换句话说，把以最上位(MSB)为HsyncI、以最下位(LSB)为CTRLI的3位数据{Hsync、Vsync、CTRLI}编码成7位数据{SYNC[0](最上位)～SYNC[6](最下位)}时，编码成：该3位数据每增加1，就从该7位数据的最上位顺序连续输出“高”数据。而且换句话说，编码成：使7位数据{SYNC[0](最上位)～SYNC[6](最下位)}中上位值总是大于等于下位值的数据被输出。这种输出方式一般被称为“Thermo-Code(热代码)”，这种编码被称为“Thermo-Code”型编码，并且这种编码器被称为“Thermo-Code”型编码器。 

本发明的数据传送方法和数据传送系统中的第2编码电路2504b采取Thermo-Code型输出方式。另外，关于第2编码电路2504b的电路构成，不限于图8(A)所示的电路构成，只要是采取Thermo-Code型输出方式的电路构成，就可以采用任何电路构成。这样，在1码元内仅生成1个上升沿。 

这里，再次参照图5。来自第1编码电路2404a的输出数据(ENCD1～19)和来自第2编码电路2404b的输出数据(SYNC[0]～SYNC[6])以及DEI(输入数据启用)被输入到开关电路2505。开关电路2505根据所输入的DEI，当DEI＝“高”时，选择来自第1编码电路2404a的输出数据(ENCD1～19)，并且在DEI＝“低”时，选择来自第2编码电路2404b的输出数据(SYNC[0]～SYNC[6])，把数据(SR0～SR19)输出到串行化电路2502。 

相位同步电路2503根据输入时钟2514形成相位不同的多个时钟， 输出到串行化电路2502。 

串行化电路2502根据从相位同步电路2503所输入的相位不同的多个时钟，将所输入的数据(SR0～SR19)进行串行化，形成串行数据2515，通过输出缓冲器2506输出到接收单元2521。在该串行数据2515的形成中，为了在1码元的开头形成“高”的起始位，在末尾形成“低”的停止位，“高”电平和“低”电平信号被输入到串行化电路2502。 

这里，参照图9对本实施方式的数据传送系统中的与输入信息对应的编码模式的区分进行详细说明。图9表示根据本实施方式的编码模式区分方法的流程图。 

首先，判断输入信息(并行数据)的DEI是“高”还是“低”(步骤S1)。在步骤S1，在DEI＝“低”的情况下，将第2信息(HsyncI、VsyncI和CTRLI)进行编码，以便当顺序进行了串行化时成为脉宽调制(PWM)信号。根据该编码，在进行了串行化后，可取得在1码元中仅存在1个上升沿数的数据结构(步骤S2)。至此，第2信息的数据编码结束(步骤S3)。 

在步骤S1，在DEI＝“高”的情况下，在将输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)进行编码时，使用激活1模式进行编码，当在其前后附加了代码相互不同的起始位和停止位进行串行化时，判断在1码元中上升沿数是否是1(步骤S4)，在1码元中上升沿数是1的情况下，将第1信息(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式进行编码(步骤S5)，结束数据编码(步骤S6)。另一方面，在1码元中上升沿数大于等于2的情况下，进行步骤S7的处理。在步骤S7，在将第1信息(RI5～RI0、GI5～GI0、BI5～BI0)进行编码时，使用激活2模式进行编码，当在其前后附加了代码相互不同的起始位和停止位进行串行化时，判断在1码元中上升沿数是否是1(步骤S7)，在1码元中上升沿数是1的情况下，将第1信息(RI5～RI0、GI5～GI0、BI5～BI0)使用激活1模式进行编码(步骤S8)，结束数据编码(步骤S9)，在1码元中上升沿数大于等于2的情况下，进行步骤S10的处理。 

以上，将作为第1信息的输入色数据进行单纯串行转换，当在其前后附加了代码相互不同的起始位和停止位时，对上升沿数是否是1进行 评价，并进行判定，然而可以不考虑起始位和停止位，对在将作为第1信息的输入色数据进行了单纯串行转换的情况下的串行数据进行评价。在此情况下，判定上升沿数是否是0。 

在步骤S10中，使用规定的评价函数来评价使用激活1模式或激活2模式中的哪种模式进行编码，根据该评价判定是使用激活1模式进行编码(步骤S8)，还是使用激活2模式进行编码(步骤S5)。通过该编码来完成第1信息的数据编码(步骤S9或步骤S6)。另外，在步骤S10中，即使在使用激活1模式或激活2模式中的哪种模式进行了编码的情况下，也不会与DEI＝“低”的情况的串行数据(上升沿数是1)相同。 

通过进行以上的编码处理，在DEI＝“低”的情况和DEI＝“高”的情况下的由所编码的数据结构的串行数据可明确区别：是1码元中的上升沿数是1(DEI＝“低”的情况)，还是1码元中的上升沿数大于等于2(DEI＝“高”的情况)。 

如以上那样，在并行输入的第1信息2511和第2信息2512被编码后，进行串行化，作为串行数据2515从发送单元2501被传送到接收单元2521。在这样所串行化的串行数据的传送中，把传送第1信息2511的串行数据的1码元的期间称为第1期间，把传送第2信息2512的串行数据的1码元的期间称为第2期间。因此，第1期间的第1信息的每单位时间的信息量比第2期间的第2信息的每单位时间的信息量多。 

以上，在图3所示的本实施方式中，采用以下构成：在串行化电路2502的前级配置开关电路2505，在开关电路2505事先根据DEI选择了由第1编码电路2504a所编码的第1信息2511和由第2编码电路2504b所编码的第2信息2512后，串行化电路2502将这些所选择的数据顺序进行串行化。另一方面，也能采用以下构成：把串行化电路2502配置在开关电路2505的前级，在将由第1编码电路2504a所编码的第1信息2511和由第2编码电路2504b所编码的第2信息2512在串行化电路2502中各自进行了串行化后，开关电路2505将第1信息的串行数据和第2串行数据交替周期性进行串行化。 

(接收单元) 

图10表示本实施方式的接收单元2521的构成。从发送单元2501所输出的串行数据2515通过输入缓冲器2527被输入到并行化电路2522和时钟抽出电路2523。时钟抽出电路2523从串行数据2515中抽出时钟，复原输出时钟2534和相位不同的多个时钟。并行化电路2522根据由时钟抽出电路2523所复原的相位不同的多个时钟，将串行数据2515进行并行化，把该输出数据(DSR0～DSR20)输出到第1解码电路2524a、第2解码电路2524b以及第1/第2解码器判别电路2524c。与第1输入信息2511对应的输出数据(DSR1～19)被输入到第1解码电路2524a，输出数据(在本实施方式中，DSR4、DSR6、DSR8、DSR10、DSR12、DSR14、DSR16)被输入到第2解码电路2524b。并且，输出数据(DSR1～19)被输入到第1/第2解码器判别电路2524c。各解码电路2524a、2524b将所输入的数据进行解码，各自把与第1输入信息2511和第2输入信息对应的数据输出到开关电路2525、2526。 

另外，接收单元2521，如图10所示，可以具有DE滤波器2540和触发器电路2541。在此情况下，第1/第2解码器判别电路2524c的输出数据在DE滤波器2540被处理，该输出被输入到第1开关电路2525和第2开关电路2526。另外，DE滤波器2540的动作在后面详细说明。 

这里，参照图11对本实施方式的第1解码电路2524a进行说明。图11表示根据本实施方式的第1解码电路2524a的电路构成图。在与编码位(En)对应的DSR<19>是“低”＝0的情况下，取得与使用激活2模式的编码方法对应的规定数据(掩码“001100····”)和DSR<1:18>的“异”(XOR)，把D<17:0>输出到第1开关电路2525。并且，在DSR<19>是“高”＝1的情况下，与激活1模式的编码对应把DSR<1:18>照原样作为D<17:0>输出到第1开关电路2525。 

下面，使用图12对本实施方式的第2解码电路2524b的电路构成进行说明。第2解码电路2524b具有12个NOR电路、1个NAND电路以及2个反相器电路。另外，第2解码电路2524b只要是将所“Thermo-code”化的同步信号进行解码的电路构成即可，并不限于图12所示的电路构成。 

下面，参照图13对第1/第2解码器判别电路2524c的电路构成进行 说明。第1/第2解码器判别电路2524c具有输入有来自并行化电路2522的输出数据(DSR1～19)的18个AND电路(第1级)和输入有这些输出的OR电路(第2级)。在第1级，判定从DSR<1>到DSR<19>的各位间是否有上升沿。在第2级，如果在第1级的输出中有高，则即使有1个也判断为DEI＝“高”，输出“高”(＝“1”)的DEO，如果在第1级的输出中1个高也没有，则判定为DEI＝“低”，输出“低”(＝“0”)的DEO。在取得同步的状态下，由于DSR<20>和DSR<0>各自是停止位(Stop)和起始位(Start)，所以确定为其间有1个上升沿，因此结局是：在第1/第2解码器判别电路2524c中，判定在1码元中上升沿有1个还是1个以上。 

这里，参照图14使用流程图对本实施方式的接收单元2521中的解码方法进行说明。首先，判断由并行化电路2522所并行化的1码元的数据中上升沿数是否是1(步骤S1)。在上升沿数是1的情况下，由于该1码元的数据是第2信息(同步信号(HsyncI、VsyncI、CTRLI))，因而第2解码电路2524b将这些第2信息进行解码(步骤S2)，数据解码结束(步骤S3)。另一方面，在上升沿数大于等于2的情况下，该1码元的数据是第1信息(色数据信号(RI5～RI0、GI5～GI0、BI5～BI0))，进一步判断编码位(En)的数据是“1”还是“0”(步骤S4)。第1解码电路2524a在编码位(En)的数据是“1”的情况下，将所并行化的1码元的数据使用与激活1模式的编码对应的激活1模式进行解码(步骤S5)，在编码位(En)的数据是“0”的情况下，将所并行化的1码元的数据使用与激活2模式的编码对应的激活2模式进行解码(步骤S7)，解码结束(步骤S6、S8)。 

再次参照图10。第1开关电路2525根据从时钟抽出电路2523所输入的相位不同的多个时钟，选择从第1解码电路2524a所输入的数据，输出到触发器电路2542。并且，第2开关电路2526根据从时钟抽出电路2523所输入的相位不同的多个时钟，选择从第2解码电路2524b所输入的数据，输出到触发器电路2542。触发器电路2542由19个触发器构成，输出第1输出信息(RO5～RO0、GO5～GO0、BO5～BO0)和第2输出信息(HsyncO、VsyncO、CTRLO)。 

这样，并行输入到发送单元2501的第1信息2511、第2信息2512、 DEI以及输入时钟2514在进行了串行化后被发送。在接收单元2521所接收的串行数据在进行了并行化后被解码，复原成第1输出信息2531、第2输出信息2532、DEO以及输出时钟2534被输出。 

下面，使用图15对DE滤波器2540的动作进行说明。图15(A)表示DE滤波器2540的电路构成，图15(B)表示DE滤波器2540中的数据(DE0、DE1、DE2、DEO)的时序图。本实施方式的DE滤波器2540具有由1个OR电路和3个AND电路构成的多数表决电路2540a和3个触发器。 

DEI信号不是仅1位的脉宽信号，而是数位连续的信号。因此，如果DEI信号中有仅1位的脉冲，则它不是真数据，而是错误。DE滤波器2540去除该错误。DE滤波器2540由用于使DEI延迟的触发器电路和多数表决电路2540a构成。多数表决电路2540a在3个输入中1多时，输出1，0多时，输出0。在图15(B)所示的波形例中，粗线所示的错误由多数表决电路2540滤除。通过采用图15(A)所示的电路构成，即使输入到DE滤波器2540的DE0内包含串行数据的1位的脉宽错误，也能输出去除了该错误的DEO。以上，将触发器串联2级连接，采用每1位周期使定时偏移的3个信号(DE0、DE1、DE2)的多数表决，然而信号的多数表决不限于3个。例如，可以将触发器串联4级连接，采用每1位周期使定时偏移的5个信号的多数表决。 

(时钟抽出电路) 

以下以图像数据的传送为例，使用图对本发明的接收电路的实施例进行详细说明。图16是表示作为本发明的接收电路的时钟复原相位同步电路(时钟抽出电路)的电路构成的硬件方框图。该时钟抽出电路相当于图3中的时钟抽出电路2523。图17是表示在发送侧的发送单元将并行图像数据进行串行数据化来发送的串行数据结构。首先，对图16所示的作为时钟复原相位同步电路的输入信号的串行数据的数据结构进行说明。图17表示图像显示中的扫描1行所需要的串行数据结构，任意1行期间(tLine)由消隐期间(tSync)和激活期间(tActive)构成。不管在什么情况下，用起始/停止的1/0所划分的21位作为1码元被传送。根据该起始/停止进行相位同步所需要的相位比较。 

在输入数据的消隐期间(tSync)中，串行数据300的1码元由按照起始位(Start)、所编码的水平同步数据(HsyncI)、垂直同步数据(VsyncI)和控制数据(CTRLI)、以及停止位(Stop)的顺序进行了串行化的数据来构成。具体地说，消隐期间的串行数据具有上升沿周期一定、下降沿因Hsync、Vsync和CTRLI而变化的进行了脉宽调制的形式。 

另一方面，在激活期间(tActive)中，串行数据300的1码元构成为按照起始位(Start)、将色数据位(R、G、B各6位)的18位进行了编码的19位、以及停止位(Stop)的顺序，将21位进行了串行化的数据。另外，在进行R、G、B数据的编码以使码元内的上升沿大于等于2之后，进行串行化。在本实施例中，构成串行数据的色数据各自是6位的RGB数据，然而并不限于此。 

下面，对把从发送单元侧所发送来的该串行数据在接收单元侧转换成并行数据时的时钟复原进行说明。图18是表示消隐期间的串行数据300的1码元周期(To)内的串行数据的上升沿数和后述的电压控制振荡器的周期(Tvco)的关系的图。由于数据结构采取为使串行数据300中的1码元中仅存在1个上升沿，因而在Tvco比To短的情况下，即电压控制振荡器的频率(fvco)比To频率(fo)高的情况下，Tvco内的上升沿数(NEDG)是1或0。在fvco＝fo的情况下，NEDG＝1，在fvco＜fo的情况下，NEDG＝1或2。因此，通过评价NEDG，可判断fvco和fo的大小关系。 

图19是表示激活期间的串行数据300的1码元周期(To)内的串行数据的上升沿数和后述的电压控制振荡器的周期(Tvco)的关系的图。串行数据300中的1码元中的上升沿数在To＞Tvco的情况下，即电压控制振荡器的频率(fvco)比To的频率(fo)高的情况下，上升沿数(NEDG)大于等于1或大于等于0。在fvco＝fo的情况下，NEDG大于等于1，在fvco＜fo的情况下，NEDG大于等于1或大于等于2。因此，在激活期间，仅根据NEDG不能判断fvco和fo的大小关系。 

根据以上说明，可按以下判别频率差。 

(1)如果NEDG＝0，则fvco＞fo 

(2)如果NEDG＝1在某种程度上连续，则 

(如果把连续数设 为N，则fvco和fo的差 

在实施例中，设N＝30～50) 

(3)与经过了消隐期间无关，如果不发生(1)和(2)，则fvco＜fo(这是因为设定比tLine足够长的tTME，以便在后述的tTME期间一定经过消隐) 

图20是表示根据在图18和图19所说明的fvco与fo的大小关系和与NEDG的关系进行时钟复原的过程的流程图。将所接收的串行数据使用在后述的电压控制振荡电路所生成的抽样脉冲进行抽样(步骤100)。然后根据抽样结果，将Tvco内的串行数据的上升沿数进行计数，判断是否NEDG＝0(步骤110)。如果NEDG不等于0，则判断NEDG＝1的连续数(NNEDG1)是否大于等于规定数值(NNEDG1th)(步骤120)。在NNEDG1大于等于规定数值的情况下，判断为进入了相位比较环路的捕获范围，开始相位比较(步骤130)。在步骤110，如果NEDG＝0，则判断为fvco高，使电压控制振荡电路的频率下降，使定时器和NNEDG1复位，再次继续抽样(步骤140、步骤170以及步骤100)。在步骤120，在NEDG＝1的连续数未超过规定数值的情况下，判断定时器是否超过规定时间(tTIM)(步骤150)。在超过了规定时间的情况下，由于意味着fvco比fo低，因而使fvco上升，使定时器和NNEDG1复位，再次继续抽样(步骤140、步骤170以及步骤100)。在步骤150，在未超过规定时间的情况下，回到步骤100。 

回到图16对该时钟复原处理流程的实施例进行说明。在图16的由时钟复原相位同步电路200的相位比较电路10、环路滤波器20以及电压控制振荡器(VCO)30构成的相位比较环路中，施加控制，使得将由电压控制振荡器30所生成的子时钟进行了分频的PLL时钟(PLLCLK)和所输入的串行数据的码元标记(起始位和停止位)一致。为了使该相位比较环路动作，需要使PLL时钟的频率fvco充分接近码元频率fo，即在捕获范围内。当进入相位比较模式时，在抽样器40、频率比较电路50、充电泵60、环路滤波器20以及电压控制振荡电路30的频率比较环路中，将串行数据的上升沿数进行计数，求出NEDG，进行控制，使得电压控制振荡器的基本时钟(fvco)进入相位比较环路的捕获范围内。 

对该频率比较环路控制模式进行说明。为了将所发送的串行数据进 行抽样，电压控制振荡电路30生成抽样用的子时钟。图21是在锁定状态下的电压控制振荡电路30的电路构成硬件方框图和各方框间的时序图。电压控制振荡电路30为了进行2倍的附加抽样，针对1码元输出2×21＝42相的子时钟(SUBCLK)。可是，在本实施方式中，在电压控制振荡电路30的振荡器生成42相的多相时钟由于电路面积等的问题，在振荡器生成14相的子时钟，使其按照1码元的3倍频率振荡。并且，被控制成与所输入的串行数据的码元标记(起始位和停止位)的周期一致的PLL时钟(PLLCLK)是在分频器·逻辑电路中，将1个子时钟进行3分频而生成。在后述的沿检测电路中用于判定Tvco内有无沿的沿检测时钟(DetCLK)也同样通过进行分频和逻辑处理来生成。图21(b)表示子时钟(0)～子时钟(13)的14相子时钟表示针对串行数据在相位比较环路动作而被锁定的情况下的定时关系。为了简单起见，以下把将电压控制振荡电路30的输出进行了3分频的周期设为Tvco，把其倒数设为fvco进行说明。 

图16的抽样器(并行化电路)40使用在图21所说明的子时钟将所输入的串行数据进行抽样。图22是表示串行数据和抽样子时钟的定时关系、以及抽样结果的定时关系的图。可以知道，通过将由14相构成的各子时钟每1码元周期进行3次抽样，实现作为21位的2倍的42相的抽样。 

在频率比较电路50中，根据该抽样结果，把电压控制振荡器30的基本频率(fvco)和消隐期间的1码元周期(To)的频率(fo)的关系进行比较，通过充电泵60把控制信号发送到环路滤波器20，使得 

控制电压控制振荡电路30的fvco。 

频率比较电路50包含：沿数判定电路51，将所抽样的上升沿数进行计数，判断是1还是0还是除此以外；定时器53，生成超过1行期间(tLine)的时间的定时脉冲；以及频率差检测电路52，根据该判断和定时器输出检测fvco和fo的差。 

图23是表示沿数判定电路51的电路构成的硬件方框图。图22所示的抽样结果信号SMPD(0)～SMPD(42)各自作为正和反转信号被分别输入到邻接的“与”电路。在例如图22所示的波形例中，SMPD(14)、(15)、 (16)的抽样结果信号各自为0、0、1。当把该信号输入到“与”电路时，由于第16的“与”电路的输入全都是1，因而EDG(15)的输出是1。由于针对1码元周期，EDG(0～20)仅有这1个是1，因而由图23-b的上升沿数是1的判定电路(NEDG1)的“或”电路输出高电平。 

在图23(a)中如果抽样结果全部是0，则EDG(0～20)全部是0，通过“或非”电路，输出(NEDGOS)是1。在此情况下，当仅根据抽样结果进行判断时，在电压控制振荡电路30的振荡器的基本频率非常慢的情况下，由于如图70所示子时钟的间隔比串行数据的1位的脉宽Tbit长，因而发生在抽样时漏取上升沿，不能检测上升沿的情况。为了避免该误判断，使用沿检测电路(EDGDET)，取得与从串行数据直接判定有无上升沿的结果(EDGDETX)的“与”，进行上升沿数0的判定。 

这里，对沿检测电路(EDGDET)进行说明。图24是表示沿检测电路(EDGDET)的电路构成的硬件方框图和输入输出信号的时序图。在图24(a)中，串行数据和图21所示的沿检测时钟(DetCLK)被输入到沿检测电路，检测Tvco期间串行数据有无上升沿。沿检测时钟是Tvco的同步信号。图24(b)表示时间图。触发器FF1的输出EDGDET0当检测出串行数据的上升沿时为“高”。由于FF1每当DetCLK“高”时被复位，因而EDGDET0表示DetCLK“低”的期间有无上升沿。对于FF2，通过使用DetCLK的上升沿将EDGDET0进行闩锁来确定判断。使该信号反转作为EDGDETX来输出。如图24(b)所示，在DetCLK“低”的期间串行数据有上升沿的情况下，下一期间的EDGDETX为“低”，在没有上升沿的情况下，下一期间的EDGDETX为“高”。 

通过以上，从沿数判定电路51各自输出作为上升沿数的判定结果的NEDG0和NEDG1，NEDG0被输入到频率差检测电路52和定时器53，NEDG1被输入到控制电路70。图25是表示频率差检测电路52的电路构成的电路方框图。输入NEDG0意味着电压控制振荡电路30的振荡器发生的基本时钟的频率高。因此，频率差检测电路52接收该NEDG0，取得与来自后述的控制电路70的表示处于频率控制模式的信号(FQDEN)的“与”，把用于使频率下降的频率下降信号输出到图16的充电泵60。 

并且，不是NEDG0，而是NEDG1不连续大于等于规定次数，而且其状态维持了大于等于1行扫描的时间，这意味着基本时钟的频率低。因此，频率差检测电路52取得NEDG0的低电平反转信号、来自控制电路70的用于维持频率控制模式以便不进入相位控制模式的信号(FQDEN)、以及来自下面说明的定时器53的规定时间信号的“与”，输出用于使频率上升的频率上升信号。图25的电路成为使下降信号优先的调停电路。这是因为，与上升相比，下降判定的准确度高(因为如果NEDG＝0，则可判定为一定是fvco＞fo)。 

图26是表示定时器的电路构成的硬件方框图和各信号的时序图。在图26(a)中，用于输出表示经过了大于等于1行的时间的信号的定时器53将振荡器的时钟(OSCCLK)进行计数，生成规定的时间(TIM0)，进行沿检测，生成图17表示的大于等于1行扫描时间(tLine)的时间的信号(TIM)。振荡器把表示处于频率控制模式的信号(FQDEN)用作启用信号(Enable)，计数器把FQDEN和NEDG0的反转信号的“与”用作复位信号(RSTn)。由于TIM信号的间隔只要比1行足够长即可，因而对TIM信号的周期并不要求太高的时间精度。因此，振荡器可以使用RC振荡器或陶瓷振荡器等的精度低的振荡器。图26(b)的时序图表示各个时间关系。 

图27是表示充电泵60的电路构成的电路方框图。充电泵60接收频率差检测电路52的输出，把进行频率控制的充放电电流脉冲输出到图16的环路滤波器20。该电流脉冲是根据电压控制振荡电路30的时钟(CLK)在脉冲发生电路生成。由于使频率上升的上升信号比下降信号频度低，因而在输入了上升信号的情况下，进行大于下降信号的放电的充电。例如在图27中，通过脉冲展宽使上升信号伸长，然而也可以使充电电流比放电电流大。使用充电电流脉冲和所伸长的上升信号的“与”生成充电电流脉冲，并且使用与下降信号的“与”生成放电电流脉冲，输出到环路滤波器20。电压控制振荡电路30使用与环路滤波器20的电压对应的频率进行振荡。这样，在输入了上升信号的情况下，通过进行大于下降信号的放电的充电以及使充电电流比放电电流大，可使电压控制振荡电路30的振荡频率迅速进入捕获范围内。 

图28是表示控制电路70的构成的电路方框图、其时序图以及表示控制动作的状态跃迁图。在图28(a)中，控制电路70接收沿数判定电路51的NEDG1信号，将其连续数在计数器进行计数，当超过规定数值时输出CNEDG1。状态机与计数器的后级连接，接收该CNEDG1和在电源投入时或者在不能引入相位比较环路的情况下从相位比较电路10所输出的信号(FQDRQ)，生成相位比较启用信号(PHDEN)和频率控制启用信号(FQDEN)，把PHDEN输出到相位比较电路10，把FQDEN输出到频率差检测电路52和定时器53，将相位比较环路和频率比较电路进行切换。图28(c)是状态机的状态跃迁图。 

在图28(b)中，根据FQDRQ，FQDEN上升，把时钟复原相位同步电路200设定为频率控制模式。在计数器中，当NEDG1的数超过规定数值时，CNEDG1的信号上升，使FQDEN复位，并使PHDEN上升，把时钟复原相位同步电路200设定成相位比较控制模式。图28(c)表示该状态跃迁的情况。 

图29是表示从起动到锁定的电压控制振荡器30的频率变化的图。最初为频率比较模式，电压控制振荡器30的基本频率(fvco)由频率比较电路50控制，渐进消隐期间的1码元周期(To)的频率(fo)，进入捕获范围被锁定。在fvco相对于fo显著低的情况下，每隔定时器53设定的时间间隔提高频率。当超过fo时，每当检测出NEDG＝0时，频率降低。在某一时刻，当NEDG＝1连续时，由控制电路70检测，当该数超过规定数值时，判断为进入捕获范围内，转移到相位控制模式，由相位比较电路10锁定。 

如以上说明的那样，根据本发明，仅从串行数据中就能抽出基准时钟。不需要以往直至捕获范围的频率一致所需要的基准时钟，并且也不需要进行从接收侧到发送侧的反向传送。因此，可使用简易构成来构成传送系统，可进行低成本、高质量的数据传送。并且，至此所说明的功能实现单元不是用于限定本发明，只要是能实现该功能的单元，任何电路或装置也都可以，也能使用软件实现功能的一部分。 

并且，如以上说明的那样，根据本实施方式的数据传送系统在将色 信号和同步信号明确区分的同时，可进行串行传送，可在接收侧可靠进行时钟抽出。而且，取得以下优良效果，不需要以往在发送单元和接收单元之间进行的利用训练信号和确认信号的互动动作。 

并且，根据本实施方式的本发明的数字数据传送系统可使用一对配线(包含光纤)进行从发送单元到接收单元的串行数字数据传送。在把本发明应用于光纤传送的情况下，构成为：在发送单元2501中，配置E/O转换元件取代输出缓冲器2506，把电串行信号转换成光串行信号，把光信号输出到光传送路径，在接收单元2521中，配置O/E转换元件取代输入缓冲器2527，把光串行信号转换成电串行信号进行后续处理。在光纤传送中，包含收发系统的每1根传送路径的成本高。因此，在把本发明用于光纤传送的情况下，不需要进行以往在光纤传送中是必须的、用于进行训练信号、确认信号的互动的双向通信，因而不需要增加光纤根数，取得显著的低成本化效果。 

并且，在根据本实施方式的数据传送系统中，对在第2期间(消隐期间)中传送作为第2信息的Hsync、Vsync和CTRL的例作了说明，然而可作为第2信息传送的不限于Hsync、Vsync和CTRL，也能把与第1信息相比每单位时间的信息量少的信息(例如声音数据、文字信息等)作为第2信息来传送。 

并且，根据本实施方式的本发明的数字数据传送系统由于在接收单元的时钟抽出电路中不需要来自石英振荡器或外部振荡器的时钟输入，因而取得以下效果，即使串行数字数据的图像尺寸变化，也能自动追随，并且也能应对即插即用。 

并且，在上述实施方式中，对着眼于串行数据的上升沿的实施方式作了说明，然而即使着眼于下降沿，将上述实施方式中的上升沿和下降沿相互置换，也能实施本发明，可取得相同效果。 

实施例1 

在本实施例中，对在上述实施方式中所说明的本发明的数字数据传送系统的第1编码电路2504a的其它例进行说明。另外，关于其它构成，由于与上述实施方式所述的构成相同，因而这里省略说明。 

参照图30。图30是表示将数字数据进行了串行传送时所发生的数据错误的一例的图。在本发明的数据传送系统中，由于使用一对配线或电缆高速传送串行数字数据，因而在使配线长度或电缆长度延长来进行长距离传送的情况下，或者在配线或电缆的特性不良的情况下，数字数据的波形变钝，容易发生由ISI(Intersymbol Interference：码元间干扰)引起的位错误。该数据错误，如图30所示，在进行了短暂期间高电平数据传送后，再进行低电平数据传送的情况下表现显著。在进行图30所示的数据传送的情况下，在接收单元侧，数据波形不能超过阈值，发生数据错误。 

本发明者们对上述问题进行了研究，结果注意到，如图31所示，通过使同代码数据不连续大于等于一定数，可抑制数据波形变钝，可防止数据错误。 

因此，本发明者们为了解决上述问题，开发了在数字数据传送中，可提供不受配线或电缆的特性所左右、抑制了错误发生的串行数字数据的长距离传送的编码方法。 

参照图32。图32表示本实施例的数字数据传送系统的发送侧单元的第1编码电路2504a中的编码方法的流程图。首先，输入第1信息D<17:0>(步骤S1)。然后，使用特定的评价函数，对将第1信息D<17:0>编码后进行了串行化的串行数据的同代码连续数进行预测评价。在本实施例中，假定对同代码连续数是否大于等于11进行评价(步骤S2)。 

这里，作为进行评价的判定电路，例如可使用将图34所示的4个AND电路和1个NOR电路进行了组合的电路。根据该判定电路对第1信息的串行化后的串行数据进行预测评价，通过进行后述的编码模式切换，可把串行数据的同代码连续数设定为小于等于10。在该判定电路中，把第1信息D<17:0>分成D<8:0>、D<10:7>以及D<17:9>的3个块进行判定。如果1码元的中央的D<10:7>的4位全是同代码，则En为“高”，如果在D<8:0>和D<17:9>中各自全是“1”，则En为“高”。由于使用中央的D<10:7>4位进行全部是否是同代码的判定，因而在连续数被评价为大于等于11的情况下，如后所述通过使每2位反转，可使用中央的D<10:7>4 位可靠生成跃迁。另外，在本实施例中，通过切换该判定电路和组合逻辑电路中的编码模式，使编码后进行了串行化的串行数据的同代码连续性不大于等于11(串行数字数据长度18(位)/2+2＝11)，然而判定电路和组合逻辑电路的编码模式的组合并不限于此。例如，如果串行数字数据长度是m位，则使评价函数和逻辑电路的编码模式进行组合，以使同代码连续数为(n/2+2)。 

在使用上述说明的评价函数预测评价为，编码后进行了串行化的串行数据的同代码连续数不大于等于11(小于等于10)的情况下，使作为判定信号的编码位(En)为“高”，进行将D<17:0>照原样输出的编码(步骤S3)，编码完成(步骤S5)。另一方面，在使作为判定信号的编码位(En)为“低”的情况下，将使并行输入D<17:0>中的D<15，14，11，10，7，6，3，2>反转的数据作为输出数据(步骤S4)，编码完成(步骤S6)。之后，串行化电路2502将并行数据D<17:0>+En进行串行化，作为串行数字数据发送到接收单元2521。另外，串行化电路2502在将编码后的数据进行串行化时，在串行数据的1码元的开头赋予“高”的起始位，在末尾赋予“低”的停止位。 

图33表示本实施例中的第1编码电路2504a的电路构成图。并行18位的输入色数据D<17:0>照原样被输入到判定电路2504a-2。并且，输入色数据D<17:0>中的D<17，16，13，12，9，8，5，4，1，0>被输入到各XOR电路1的一个输入端，并且输入色数据D<17:0>中的D<15，14，11，10，7，6，3，2>被输入到各XOR电路2的一个输入端。“低”被输入到各XOR电路1的另一个输入端，并且作为判定电路的输出的判定信号被输入到各XOR电路2的另一个输入端。各XOR电路2在判定电路2504a-2的判定信号是“高”的情况下，将D<15，14，11，10，7，6，3，2>照原样输出，在判定电路2504a-2的判定信号是“低”的情况下，使D<15，14，11，10，7，6，3，2>各自反转来输出。该判定信号也可用作数据启用(En)。然后，将各XOR电路1的输出和各XOR电路2的输出相加，形成18位的输出数据。以上根据图33所示的第1编码电路2504a的电路构成，可实现图32所示的流程图的编码。 

通过使用本实施例的编码方法，可形成同代码数据不连续大于等于一定数的串行数据。因此，可取得以下效果，即，通过使用该编码方法传送进行了串行化的串行数据，在接收数字信号的判定中，可抑制由传送路径的特性等引起的数据波形变钝的影响，结果可改善数据错误率。 

实施例2 

实施例2是在上述实施方式中所说明的数据传送系统的编码方法的其它例。另外，关于其它构成，由于与上述实施方式所述的构成相同，因而这里省略说明。 

在本实施例中，特征之处是，发送单元2501具有直流平衡电路，进行编码，以便取得串行数据的直流平衡。该直流平衡电路将编码后的数据的“高”(＝1)的累计和“低”(＝0)的累计进行计数，把与该计数数对应的信号反馈给评价函数。该反馈使评价函数进行编码模式的选择，以使编码后的数据的“高”(＝1)的累计和“低”(＝0)的累计收敛为相同数。把这种直流平衡电路的功能称为直流平衡处理。 

这里，参照图35对本实施例的数据传送系统中的编码方法进行详细说明。图35表示本实施例中的编码方法的流程图。 

首先，判断所输入的DEI是“高”还是“低”(步骤S1)。在DEI＝“低”的情况下，将第2信息(HsyncI、VsyncI和CTRLI)进行脉宽调制(PWM)，取得在1码元中的上升沿数仅存在1的数据结构(步骤S2)，第2信息的编码结束(步骤S3)。 

另一方面，在步骤S1中，在DEI＝“高”的情况下，在将第1信息(输入色数据(RI5～RI0、GI5～GI0、BI5～BI0))使用激活1模式进行编码和串行化时，判断上升沿数是否是1(步骤S4)，在上升沿数是1的情况下，将输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式进行编码(步骤S5)，结束第1信息的编码(步骤S6)。这里，使用激活2模式进行了编码的数据被输入到直流平衡电路，将该数据中的“高”的数和“低”的数的累积进行计数(步骤10)。另一方面，在将输入色数据(RI5～RI0、GI5～GI0、BI5～BI0))使用激活1模式进行编码和串行化时，在上升沿数不是1的情况下，进行步骤7的处理。 

在步骤7中，在将输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式进行编码和串行化时，判断上升沿数是否是1(步骤S7)，在上升沿数是1的情况下，将输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)使用激活1模式进行编码(步骤S8)，结束第1信息的编码(步骤S9)。这里，使用激活1模式进行了编码的数据被输入到直流平衡电路，直流平衡电路将将该数据中的“高”的数和“低”的数的累积进行计数(步骤10)。另一方面，在将输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式进行编码和串行化时，在上升沿数不是1的情况下，进行步骤S11的处理。 

在步骤S11中，根据规定的评价函数对使用激活1模式或激活2模式中的哪种模式来编码进行评价，选择是使用激活1模式进行编码(步骤S8)，还是使用激活2模式进行编码(步骤S5)。使用所选择的编码模式，进行第1信息的编码，第1信息的编码完成(步骤S9或步骤S6)。在步骤S11，从直流平衡电路把编码后的数据中的“高”的累积数和“低”的累积数输入到该评价函数。评价函数选择是使用激活1模式进行编码，还是使用激活2模式进行编码，以使编码后的数据的“高”数的累计和“低”数的累计收敛为同数。另外，在步骤S11，即使在使用激活1模式或激活2模式中的哪种模式将第1信息进行了编码的情况下，也不与DEI＝“低”的情况的串行数据(上升沿数是1)相同。 

以上，直流平衡电路将第1信息的编码后的数据的“高”的累积数和“低”数的累积数进行计数，然而直流平衡电路也可以对不仅第1信息的编码后的数据，而且至少包含起始位和停止位以及En位中的任何一方对累积数进行计数。在此情况下，在串行化电路中，由于把起始位和停止位以及En位预先决定为是“高”还是“低”，因而直流平衡电路通过预先存储这些信息，可包含起始位和停止位以及En位对累积数进行计数。而且，优选把第2信息的编码后的数据输入到直流平衡电路，也包含第2信息的编码后的数据以及第2信息的1码元的起始位和停止位等，对“高”的累积数和“低”数的累积数进行计数，取得所串行传送的串行数据2515整体的直流平衡。 

通过进行以上的编码处理，在DEI＝“低”的情况和DEI＝“高”的情况下的由所编码的数据构成的串行数据可明确区别：是上升沿数为1(DEI＝“低”的情况)，还是上升沿数大于等于2(DEI＝“高”的情况)。 

并且，通过进行以上处理，在作为并行输入的第1信息的输入色数据2511和作为第2信息的输入同步数据2512被编码后进行串行化，作为串行数据2515从发送单元2501被传送到接收单元2521。根据本实施例，由于进行直流平衡处理，以使串行数据2515的“高”的累积数和“低”的累积数收敛为同数，因而可保持串行数据2515的直流平衡。 

在接收单元2521中，所输入的串行数据2515由并行化电路2522并行化，被输入到解码电路2524。关于接收单元2521的动作，由于与上述实施方式相同，因而这里省略说明。 

如以上说明那样，通过使用根据本实施例的数字数据传送系统中的编码方法和解码方法，在将色信号和同步信号明确区分的同时，可进行串行传送，可在接收侧可靠进行时钟抽出。 

并且，本实施例的数据传送系统可使用一对配线(包含光纤)进行从发送单元到接收单元的串行数字数据传送。而且，取得以下优良效果是，由于不需要以往在发送单元和接收单元之间进行的利用训练信号和确认信号的互动动作，因而可采用简单的结构来构成数据传送系统。特别是，在应用于光纤传送的情况下，由于不需要构成在训练信号和确认信号的互动时所需要的双向通信系统，因而可使系统大幅低成本化。 

并且，根据本实施例的本发明的数字数据传送系统可在消隐期间(通常，Hsync、Vsync)中发送频率低的数据(声音数据等)。 

并且，根据本实施例的数据传送系统在接收单元的时钟抽出电路中不需要来自石英振荡器或外部振荡器的时钟输入，可从串行数字数据中可靠抽出时钟。因此，取得以下效果，可应对数据的不同传送速率，例如图像数据中的不同图像尺寸，根据数据的不同传送速率从该数据中可靠抽出时钟，也能应对即插即用等。 

实施例3 

实施例3是上述实施方式的数据传送系统中的时钟复原相位同步电 路(时钟抽出电路)的其它例。 

参照图36。图36是表示作为本发明的接收电路的时钟复原相位同步电路(时钟抽出电路)2600的电路构成的硬件方框图。本实施例的时钟抽出电路2600是在上述实施方式中所说明的时钟抽出电路2523中还具有微调频率比较电路80的时钟抽出电路。另外，关于与上述实施方式中所说明的构成要素相同的构成要素，这里省略说明。 

本实施例的时钟复原相位同步电路2600具有微调频率比较电路80，在由频率比较电路50进行了电压控制振荡器30的频率调整(频率粗调整)之后，在由相位比较电路10进行电压控制振荡器30的频率调整(相位调整)之前，由微调频率比较电路80进行电压控制振荡器30的更细的频率调整(频率微调整)，从而可进行电压控制振荡电路30的振荡频率的微调整，在频率比较电路50中的振荡频率调整后，与照原样使用相位比较电路10进行振荡频率调整的情况相比较，可缩短振荡频率的收敛时间。 

参照图37。图37表示本实施例中的微调频率比较电路80的电路方框图。微调频率比较电路80具有沿抽出电路80a、起始/停止推测电路80b以及频率检测电路80c。 

抽样器(抽样电路)40使用在电压控制振荡电路30所生成的抽样脉冲，将从发送单元所发送来的串行数据300进行抽样，生成并行数据301(Deserialized Data)。如图37所示，并行数据301首先被输入到微调频率比较电路80的沿抽出电路80a。沿抽出电路80a根据所输入的并行数据301，生成沿标志(Edge Flag)80d。这里，在位于存在上升沿的位之间的沿标志(Edge Flag)80d，沿显出(成为高)。然后，沿抽出电路80把沿标志(Edge Flag)输出到起始/停止推测电路80b。起始/停止推测电路80b根据所输入的沿标志(Edge Flag)80d，生成起始/停止标志(Start/StopFlag)80e，输出到频率检测电路80c。频率检测电路80c根据所输入的起始/停止标志(Start/Stop Flag)80e，检测电压控制振荡电路30的振荡信号的频率和1码元中的串行数据的上升沿周期的频率的偏差，把与该频率偏差对应的控制信号通过充电泵60b和环路滤波器20输出到电压控制振荡电路30。 

这里，图38表示本实施例的微调频率比较电路80的沿抽出电路80a生成沿标志(Edge Flag)80d的情况以及沿抽出电路80a的电路构成。图38表示串行数据300和并行数据301(Deserialized Data<0>～<20>)的对应关系。另外，将前1码元的串行数据300进行了并行化的最终数据(PriviousDeserialized Data<20>)也与将当前1码元的串行数据300进行了并行化的并行数据301(Deserialized Data<0>～<20>)一起被输入到沿抽出电路80a。 

如图38所示，由抽样器40所抽样的并行数据301被输入到构成沿抽出电路80a的各AND电路。沿抽出电路80a根据所输入的并行数据301，生成沿标志(Edge Flag<0>～<20>)80d。在该沿标志(Edge Flag<0>～<20>)80d中存在与起始位(Start)和停止位(Stop)的边界对应的、具有数据“高”的起始/停止标志(Start/Stop Flag)。 

所生成的沿标志(Edge Flag<0>～<20>)80d被输入到起始/停止推测电路80b。图39表示本实施例中的起始/停止推测电路80b的电路构成。起始/停止推测电路80b具有AND电路80b-1、触发器电路80b-2以及OR电路80b-3。起始/停止推测电路80b从沿标志(Edge Flag<0>～<20>)80d中推测相当于起始/停止标志(Start/Stop Flag)的沿标志。 

在起始/停止推测电路80b中，如果电压控制振荡电路30的振荡信号的频率和串行数据300的频率相同，则沿标志总是处于起始/停止标志(Start/Stop Flag)的位置。并且，如果两者的频率稍微偏离，起始/停止标志(Start/Stop Flag)的位置一点点地偏离。因此，将前次(1码元前)的推测结果的前后数位作为好像存在当前1码元中的起始/停止标志(Start/StopFlag)的位置进行掩码，通过取得与当前沿标志(Edge Flag<0>～<20>)的“与”(AND)，可推测所处的是当前起始/停止标志(Start/Stop Flag)的位置，即起始/停止标志(Start/Stop Flag<0>～<20>)中的哪一标志。 

这里，参照图40，对频率检测电路80c的电路构成及其动作进行说明。由起始/停止推测电路80b所生成的起始/停止标志(Start/StopFlag<0>～<20>)被输入到频率检测电路80c。频率检测电路80c具有触发器电路80c-1、以及将AND电路([0，0}～[20，20])构成为矩阵状的电路80c-2、80c-3和80c-4。 

频率检测电路80c根据所输入的起始/停止标志(Start/Stop Flag<0>～<20>)，检测出电压控制振荡电路30的振荡信号的频率和串行数据300的频率的差。频率检测电路80c采用以下构成：将使用由触发器电路80c-1所保持的1码元前的并行数据301所生成的起始/停止标志(Start/StopFlag<0>～<20>)、和使用当前1码元的并行数据301所生成的起始/停止标志(Start/Stop Flag<0>～<20>)通过AND电路80c-2、80c-3和80c-4进行比较，检测标志所处的起始/停止标志位置，通过标志所处的起始/停止位的移动来检测两者的频率差。具体地说，在标志位置由AND电路80c-2检测的情况下，(a)由于标志移动到码元的后面，因而电压控制振荡电路30的振荡信号的频率比串行数据300的频率高，把使振荡频率降低的控制信号发送到电压控制振荡电路30。并且，在标志位置由AND电路80c-3检测的情况下，(b)由于标志的位置一致，因而电压控制振荡电路30的振荡信号的频率与串行数据300的频率一致，把相位比较请求信号(FFQDEN)输出到控制电路70，控制电路70接收该FFQDEN，把相位比较启用信号(PHDEN)输出到相位比较电路10，使相位比较环路执行功能。并且，在标志位置由AND电路80c-4检测的情况下，(c)由于标志移动到码元的前面，因而电压控制振荡电路30的振荡信号的频率比串行数据300的频率低，把使振荡频率升高的控制信号发送到电压控制振荡电路30。这里，频率检测电路80c输出的控制信号是以下信号，即：如图37所示，作为频率检测电路80c的快和慢的输出，(a)在电压控制振荡电路30的振荡信号的频率比串行数据300的频率高的情况下，把快设定为“低”，把慢设定为“高”，(b)在电压控制振荡电路30的振荡信号的频率与串行数据300的频率一致的情况下，把快设定为“低”，把慢设定为“低”，(c)在电压控制振荡电路30的振荡信号的频率比串行数据300的频率低的情况下，把快设定为“高”，把慢设定为“低”。 

通过重复该抽样器40、微调频率比较电路80、充电泵60b、环路滤波器20以及电压控制振荡电路30的一系列动作，可进行电压控制振荡电路30的输出信号的频率微调整。然后，在电压控制振荡电路30的振荡频率进入了规定的捕获范围后，使用相位比较电路10进行电压控制振 荡电路30的振荡频率的相位调整。 

如以上说明的那样，根据本实施例的时钟抽出电路，可进行电压控制振荡电路30的输出信号的频率微调整，在使用频率比较电路进行电压控制振荡电路30的振荡频率的频率粗调整后，与照原样使用相位比较电路10进行电压控制振荡电路30的振荡频率的相位调整的情况相比较，可缩短电压控制振荡电路30的振荡频率的收敛时间。并且，至此所说明的功能实现单元不是用于对本发明进行限定，只要是能实现该功能的单元，任何电路或装置都可以，也能使用软件实现功能的一部分。 

实施例4 

实施例4是采用了上述实施例2的直流平衡处理的本发明的数据传送系统的编码方法的其它例。另外，关于其它构成，由于与上述实施方式和实施例2所述的构成相同，因而这里省略说明。 

图41表示本实施例的数据传送系统的发送单元3000。发送单元3000具有CRD检测电路3001。这里，CRD(Current Running Disparity：当前运行偏差)是表示从发送电路发送出到该时刻前的被编码后的数据中的1(“高”)和0(“低”)的个数(累积数)的差的值。CRD检测电路3001根据第1输入信息的编码后的数据和第2输入信息的编码后的数据，运算该CRD，根据所运算的CRD的值输出CDR信号，该CDR信号把第1编码电路2504a和第2编码电路2504b的编码控制成使CRD的绝对值减小。以下，对输入作为第1输入信息2511的8×3＝24位和作为第2输入信息2512的3位进行串行数据化的情况进行说明。 

图42表示CRD检测电路3001的电路构成。CRD检测电路3001由非一致性检测电路3001a、加法器3001b以及触发器3001c构成。非一致性检测电路3001a输出从开关电路2505所输出的30位数据中的1的数据数减去0的数据数的值。将保持在触发器3001c的CRD的值和非一致性检测电路3001a的输出值在加法器3001b相加后的值按每时钟在触发器3001c进行闩锁，从而使CRD更新。 

下面参照图43。图43表示本实施例中的第1编码电路2504a的其它例。图43所示的第1编码电路2504a′由第1至第38B/10B编码电路 2504a′-1、2504a′-2和2504a′-3以及第1和第2非一致性检测电路2504a′-4和2504a′-5构成。 

8B/10B编码电路2504a′-1、2504a′-2和2504a′-3各自把8bit的输入转换成10bit，以便在所输入的偏差代码是+的情况下，使0的数比1的数多，在偏差代码是-的情况下，使1的数据的数据数比0的数据的数据数多。另外，转换成在输出的10bit内一定有上升沿。 

第18B/10B编码电路2504a′-1取得D<23:16>，把D<23:16>转换成ENCD<29:20>来输出，以便在CRD代码是+的情况下，使输出的10bit的1的数据数比0的数据数少，在CRD代码是一的情况下，使1的数据数比0的数据数多。 

第1非一致性检测电路2504a′-4检测ENCD<29:20>的偏差。加法器2504a′-6把CRD和第1非一致性检测电路2504a′-4的输出相加作为CRD1来输出。 

第28B/10B编码电路2504a′-2取得D<15:8>，把D<15:8>转换成ENCD<19:10>来输出，以便在CRD1代码是+的情况下，使输出的10bit的1的数据数比0的数据数少，在CRD代码是-的情况下，使1的数据数比0的数据数多。 

第2非一致性检测电路2504a′-5检测ENCD<19:10>的偏差。加法器2504a′-7把CRD1和第2非一致性检测电路2504a′-5的输出相加作为CRD2来输出。 

第38B/10B编码电路2504a′-3取得D<7:0>，根据CRD2代码与上述一样转换成ENCD<9:0>来输出。 

通过以上，第1编码电路2504a′将输入的24bit进行编码，以使CRD的绝对值减小。 

第2编码电路2504b构成为：可针对1种输入数据，在进行了串行化时进行脉宽(“高”＝1位连续数)不同的2种编码。第2编码电路2504b将第2输入信息进行编码，以便在CRD代码是+的情况下，使脉宽减小，即，使1的数据数比0的数据数少，在CRD是-的情况下，使脉宽增大。第2编码电路2504b的输入输出关系例如如以下表1所示。 

[表1] 

图68和图69各自表示进行了这种编码的情况的串行化后的串行数据的波形例1至3。 

图68的波形例1是在DEI(切换信号)＝1(高)的情况下，第1信息是8B/10B的编码后的10bit的3个块在其开头和末尾附有起始/停止位的形式，是合计32位的码元。在DEI(切换信号)＝0(低)的情况下，第2信息通过取得了上述直流平衡的编码而成为32位周期的脉宽调制信号。 

图69(A)的波形例2是省略了波形例1中的DEI(切换信号)＝1的情况的起始/停止位的波形。在此情况下，第1信息为30位的码元。在DEI(切 换信号)＝0的情况下，第2信息为30位周期的脉宽调制信号。 

图69(B)的波形例3是在波形例2的变形例中，在DEI(切换信号)＝0的情况下使10位周期的脉宽调制排成3列的波形。在此情况下，也取得直流平衡。 

以上的串行数据波形例通过变更在实施方式中所说明的开关电路2505的输入端子和编码器的输出端子的连接关系，可各自实现。 

如上所述，根据本实施例的发送单元3000，可将第1输入信息编码成使CRD的绝对值减小，即取得直流平衡。并且，可将第2输入信息编码成取得直流平衡的脉宽调制信号。 

在本实施例的接收发送单元的输出的接收电路中，第1解码电路进行与上述本实施例的第1编码电路的编码对应的解码，第2解码电路进行与上述本实施例的第2编码电路的编码对应的解码，从而各自使第1输入信息和第2输入信息复原。 

实施例5 

实施例5是采用在1码元中将DEI数据照原样嵌入的数据结构的实施例。使用图44(A)和(B)对根据本实施例的数字数据发送电路和接收电路以及数字数据传送方法及其系统概念进行说明。图44(A)和(B)表示在本发明的数字数据传送方法及其系统中，将并行输入的输入色数字数据(RI5～RI0、GI5～GI0、BI5～BI0：也称为输入色数字数据组或主信息。)、输入同步数据(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制)：也称为同步数据组或从信息)、以及DEI(输入选择信号(输入数据启用)进行了串行化的串行数据300的信号波形例。另外，这里，关于构成串行数据的色数据，表示RGB各色的数据各自是6位(RI5～RI0、GI5～GI0、BI5～BI0)的例，然而当然本发明并不限于此。 

首先，在DEI(数据启用)＝“高”即激活期间，串行数据300的1码元由按照起始位(Start)、数据启用反转信号(DEIn)、色数据(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的顺序进行了串行化的数据来构成。 

另一方面，在DEI(数据启用)＝“低”即消隐期间，串行数据300的1码元由按照起始位(Start)、数据启用反转信号(DEIn)、所编码的HsyncI、 VsyncI和CTRLI以及停止位(Stop)的顺序进行了串行化的数据来构成。在DEI＝“低”即消隐期间，将HsyncI、VsyncI和CTRLI编码后进行串行化，取得在串行数据300中的1码元中仅存在1个上升沿的数据结构。具体地说，HsyncI、VsyncI和CTRLI被编码，然后由编码电路输出，使得MSB的电平比LSB高，由串行化电路从MSB到LSB顺序进行串行化来输出。因此，该数据在DEI低的情况下，由于在1码元中串行化电路的输出时间早的为高电平，因而仅在码元切换时发生上升沿。 

通过采用这种构成，在从在消隐期间所发送的包含同步数据的串行数据复原时钟时，可充分降低发生错误的可能性。 

参照图45至图50对本发明的数字数据发送电路和接收电路以及数字数据传送方法及其系统的一实施方式进行说明。 

首先，参照图45。图45表示本发明的数字数据发送电路和接收电路以及使用它们的数字数据传送方法和数字数据传送系统的一实施方式。 

发送单元(发送电路)401把将输入色数据411(RI5～RI0、GI5～GI0、BI5～BI0)、以及输入同步数据412(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制)、以及DEI(输入选择信号(输入数据启用)))进行了串行化的串行数据415发送到接收单元421。 

接收单元(接收电路)421接收从发送单元401所发送的串行数据415，进行并行化，复原成输出色数据431(RO5～RO0、GO5～GO0、BO5～BO0)、输出同步数据432(HsyncO(输出水平同步数据)、VsyncO(输出垂直同步数据)、CTRLO(输出控制)、DEO(输出选择信号(输出数据启用)以及输出时钟434来输出。 

发送单元401具有：串行化电路402(Serializer)，相位同步电路403(PLL电路：Phase Locked Loop(锁相环)电路)，编码电路404(Encoder)，开关电路405以及输出缓冲器406(Output Buffer)。 

并且，接收机单元421具有：并行化电路422(De-serializer)，时钟抽出电路(CDRPLL电路：Clock Data Recovery Phase Locked Loop(时钟数据复原锁相环)电路)423，解码电路424(Decoder)，开关电路425和426以 及输入缓冲器427(Input Buffer)。另外，输出缓冲器406和输入缓冲器427可以根据需要设置。并且，在本实施例中，关于输入色数据411，表示RGB各色数据各自是6位的例，然而当然本发明并不限于此。并且，有时也将解码电路424(Decoder)以及开关电路425和426统称为信息分离电路。 

在发送单元401中，输入色数据411被输入到开关电路405。输入同步数据412中除了DEI以外的HSYNCI、VSYNCI和CTRLI被输入到编码电路404，由编码电路404编码。开关电路405把DEI用作输入选择信号，如果DEI为高(High)，则选择输入色数据411，在低的情况下，选择编码电路404的输出，输出到串行化电路402。输入时钟414在相位同步电路403被转换成多相时钟，串行化电路402使用该多相时钟将开关电路405的输出和DEI的反转信号进行串行化，通过输出缓冲器406进行输出。 

在发送单元401中，如果HSYNCI、VSYNCI和CTRLI被编码，在进行了串行化时把在1码元内在时间上先来的信号设定为MSB，则由编码电路输出成MSB的电平比LSB高，由串行化电路402从MSB到LSB顺序进行串行化来输出。因此，该数据在DEI低的情况下，由于在1码元中串行化电路的输出在时间上早的为高电平，因而仅在码元切换时产生上升沿。 

在接收单元421中，首先，时钟抽出电路423从串行数据415复原输出时钟(CLKO)434和多相时钟。然后，使用多相时钟将串行数据415在并行化电路422转换成并行信号。并行信号中包含有DEI信号的反转信号。除了DEI以外的并行信号被输入到解码电路424进行解码。开关电路425在DEI高时为激活，把并行信号作为输出色数据(RO5～RO0、GO5～GO0、BO5～BO0)来输出，在DEI低时把低电平作为输出色数据来输出。开关电路426在DEI低时为激活，把解码电路424的输出作为输出同步数据来输出，在DEI高时保持输出。 

下面参照图46。图46(A)和(B)表示并行输入的各6位的输入色数据(RI5～RI0、GI5～GI0、BI5～BI0)、输入同步数据(HsyncI(输入水平同步 数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制)、以及DEI(输入选择信号(输入数据启用)))在本实施例的接收侧单元中进行串行化的串行数据415的信号波形例。 

首先，在DEI(数据启用)＝“高”即激活期间，串行数据415的1码元由按照起始位(Start)、数据启用反转信号(DEIn)、色数据(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的顺序进行了串行化的数据来构成。另外，在本实施例中，1码元是21位。 

另一方面，在DEI(数据启用)＝“低”即消隐期间，串行数据415的1码元由按照起始位(Start)、数据启用反转信号(DEIn)、数据启用保护位(DE grd)、所编码的HsyncI、VsyncI和CTRLI、停止保护位(Stop grd)、以及停止位(Stop)的顺序进行了串行化的数据来构成。在DEI＝“低”即消隐期间，HsyncI、VsyncI和CTRLI在被编码后进行串行化，采用在串行数据415中的1码元中仅存在1个上升沿的数据结构。另外，当DEI＝“低”时，按照构成输入色数据的数字数据的脉宽的n倍周期，将输入同步数据进行脉宽调制。 

如本实施例那样，通过采用在1码元中仅存在1个上升沿的数据结构，在从在消隐期间所发送的包含同步数据的串行数据复原时钟时，可充分降低发生错误的可能性。 

并且，在图46所示的本实施例中，继数据启用反转信号(DEIn)之后设置数据启用保护位(DE grd)。通过设置该数据启用保护位(DE grd)，高精度抽出在从串行数据415复原并行数据和时钟时成为复原点的数据启用反转信号(DEIn)，因而可降低发生同步数据和时钟的抽样错误的可能性。 

参照图47。图47表示本实施例中的发送单元401的构成。编码电路404具有4个NAND电路、4个NOR电路以及3个反相器电路。开关电路405具有与输入色数据411(RI5～RI0、GI5～GI0、BI5～BI0)对应的数(18个)的多路复用器4051和反相器4052。另外，在本实施例中，来自编码电路404的输出是7位，多路复用器4051中的2个被输入有“高”信号，并且2个被输入有“低”信号，形成停止保护位。图51表示不设 置停止保护位的例。 

Hsync、Vsync和CTRLI被输入到编码电路404。所输入的Hsync、Vsync和CTRLI由编码电路404编码，所编码的7位数据被输出到开关电路405。 

这里，参照图48(A)和(B)对编码电路404的动作进行说明。图48(A)表示本实施例的编码电路404的电路构成及其7位输出(SYNC[0]～SYNC[6])。并且，图48(B)表示输入到本实施例的编码电路404的Hsync、Vsync和CTRLI及其输出数据(SYNC[0]～SYNC[6])的数据表。 

如图48(B)的数据表所示，来自编码电路404的输出数据(SYNC[0]～SYNC[6])具有当输入了输入数据Hsync、Vsync和CTRLI时，跃迁数受到限制的形式。换句话说，把以最上位(MSB)为HsyncI、以最下位(LSB)为CTRLI的3位数据{Hsync、Vsync、CTRLI}编码成7位数据{SYNC[0](最上位)～SYNC[6](最下位)}时，编码成：该3位数据每增加1，就从该7位数据的最上位顺序连续输出“高”数据。换句话说，编码成输出在7位数据{SYNC[0](最上位)～SYNC[6](最下位)}中上位值总是大于等于下位值的数据。这种输出方式一般被称为“Thermo-Code”，这种编码被称为“Thermo-Code”型编码，并且这种编码器被称为“Thermo-Code”型编码器。 

本发明的数字数据传送方法和数字数据传送系统中的编码电路404需要采用Thermo-Code型输出方式。另外，关于编码电路404的电路构成，不限于图48(A)所示的电路构成，只要是采用Thermo-Code型输出方式的电路构成，可以采用任何电路构成。这样，在1码元内仅生成1个上升沿。 

这里，再次参照图47。来自编码电路404的输出数据(SYNC[0]～SYNC[6])以及DEI(输入数据启用)被输入到开关电路405。在本实施例中，输入色数据411(RI5～RI0、GI5～GI0、BI5～BI0)顺序被输入到构成开关电路405的并联连接的多路复用器4051，“高”被输入到输入有输入色数据411中的RI5和RI4的开关电路4051的另一输入端，“低”被输入到输入有BI1和BI0的开关电路4051的另一输入端。并且，DEI被输入到 输入有输入色数据411中的RI5的开关电路4051的另一输入端。开关电路405根据所输入的DEI、输入色数据411以及来自编码电路404的输出数据(SYNC[0]～SYNC[6])，把数据(SR1～SR19)输出到串行化电路402。 

相位同步电路403根据输入时钟414形成相位不同的多个时钟，输出到串行化电路。 

串行化电路402根据从相位同步电路403所输入的相位不同的多个时钟，将所输入的数据(SR1～SR19)进行串行化，形成串行数据415，通过输出缓冲器406输出到接收单元421。 

图49表示本实施例的接收单元421的构成。从发送单元401所输出的串行数据415通过输入缓冲器427被输入到并行化电路422和时钟抽出电路423。时钟抽出电路423从串行数据415中抽出时钟，复原输出时钟434和相位不同的多个时钟。并行化电路422根据由时钟抽出电路423所复原的相位不同的多个时钟，将串行数据415进行并行化，把输出数据(DSR0～DSR20)输出到解码电路424以及开关电路425和426。输出数据(DSR0～DSR20)中与同步数据对应的数据(在本实施例中，DSR4、DSR6、DSR8、DSR10、DSR12、DSR14、DSR16)被输入到解码电路424。解码电路424将所输入的数据进行解码，把与输出同步数据432(HsyncO、VsyncO、CTRLO)对应的数据输出到开关电路426。 

这里，图50表示本实施例的解码电路424的电路构成。本实施例的解码电路424具有12个NOR电路、1个NAND电路以及2个反相器电路。另外，解码电路可以采用将“Thermo-code”化后的同步信号进行解码的电路构成，并不限于图50所示的电路构成。 

再次参照图49。开关电路425和426根据从时钟抽出电路423所输入的相位不同的多个时钟，选择从并行化电路422和解码电路424所输入的数据，输出到触发器电路428。触发器电路428由22个触发器4271构成，输出输出色数据(RO5～RO0、GO5～GO0、BO5～BO0)、输出同步数据432(HsyncO、VsyncO、CTRLO)以及EDO。 

这样，并行输入的输入色数据411、输入同步数据412以及输入时钟414由发送单元401进行了串行化后发送，在接收单元进行并行化，复原 成输出色数据431、输出同步数据432以及输出时钟434，并将它们输出。 

根据本实施例，由于在消隐期间，串行数据的每1码元的上升沿数被固定为1个，因而可实现在从串行数据中抽出时钟时由波形劣化引起的错误的减少，可实现稳定的数据传送。 

另外，如图52所示，发送单元401可以具有第1编码电路404a和第2编码电路404b，可以把输入色数据411输入到第1编码电路404a，把输入同步数据412输入到第2编码电路404b。在本实施例中，输入色数据411可以由第1编码电路404a编码，被输入到开关电路405。 

实施例6 

实施例6是使输入色数据是6位的实施例5应用于输入色数据是8位的情况的实施例。 

图53(A)和(B)表示本实施例中的并行输入的各8位的输入色数据(RI7～RI0、GI7～GI0、BI7～BI0)、同步数据(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制))、以及DEI(输入选择信号(输入数据启用)在接收侧单元中进行了串行化的串行数据1001的信号波形例。 

首先，在DEI(数据启用)＝“高”即激活期间，串行数据1001的1码元由按照起始位(Start)、数据启用反转信号(DEIn)、色数据(RI7、RI6、…、BI2、BI1、BI0)、停止保护位(Stop grd)以及停止位(Stop)的顺序进行了串行化的数据来构成。另外，在本实施例中，1码元是28位。 

另一方面，在DEI(数据启用)＝“低”即消隐期间，串行数据1001的1码元由按照起始位(Start)、数据启用反转信号(DEIn)、数据启用保护位(DE grd)、所编码的HsyncI、VsyncI和CTRLI、停止保护位(Stop grd)以及停止位(Stop)的顺序进行了串行化的数据来构成。这里，在DEI＝“低”即消隐期间，HsyncI、VsyncI和CTRLI在被编码后进行串行化，取得在串行数据1001中的1码元中仅存在1个上升沿的数据结构。 

如本实施例那样，通过采用在1码元中仅存在1个上升沿的数据结构，在从在消隐期间所发送的包含同步数据的串行数据复原时钟时，可充分降低发生错误的可能性。 

实施例7 

实施例7是在上述实施例5所说明的图45所示的本发明的接收单元421中还设有DE滤波器1101和触发器电路1102的例。 

图54表示本实施例的接收单元的电路方框图。在本实施例中，把从并行化电路422所输出的数据(DSR0～DSR20)中与DEI对应的输出DSR1输入到DE滤波器1101。 

使用图55对DE滤波器1101的作用进行说明。图55(A)表示DE滤波器1101的电路构成，图55(B)表示DE滤波器1101中的数据(DE0、DE1、DE2、DEO)的时序图。本实施例方式的DE滤波器1101具有由1个OR电路和3个AND电路构成的多数表决电路1101a和3个触发器。 

作为DEI信号的性质，其不会输出仅1位的脉冲，而是数位连续信号。因此，如果有仅1位的脉冲，则表明它是错误信号，DE滤波器1101滤除该错误信号。DE滤波器1101由用于使DEI延迟的触发器电路和多数表决电路1101a构成。多数表决电路1101a在3个输入中1多时输出1，0多时输出0。在图55(B)所示的波形中，粗线所示的错误由多数表决电路2540滤除。通过采用图55(A)所示的电路构成，即使输入到DE滤波器1101的DE0发生错误，也能将该错误滤除，输出EO发生错误的概率非常低。 

再次参照图54。由解码电路424所解码的同步信号Hsync、Vsync和CTRL以及从并行化电路422所输出的色数据DSR[20:0]被输出到触发器电路1102。触发器电路1102由42个触发器11021构成，把数据输出到开关电路425和426。 

开关电路425和426根据DE滤波器1101的DE信号选择所输入的数据，输出到触发器电路428。触发器电路428输出输出色数据(RO5～RO0、GO5～GO0、BO5～BO0)和输出同步数据432(HsyncO、VsyncO、CTRLO)。 

这样，并行输入的输入色数据411、输入同步数据412以及输入时钟414由发送单元401进行了串行化后发送，在接收单元421进行并行化，复原成输出色数据431、输出同步数据432以及输出时钟434来输出。 

在本实施例中，由于设置DE滤波器1101，因而输出DEO发生错误的概率非常低。因此，可更准确抽出DEO。 

实施例8 

实施例8是在发送单元中，在形成串行数据时，把“直流平衡”处理(1的数据和0的数据的数大致相等的处理)取入到色数据和同步数据的例。 

图56表示本实施例中的串行数据1401的数据结构。首先，在DEI(数据启用)＝“高”即激活期间，串行数据1401的1码元由按照起始位(Start)、RGB各色6位的色数据被编码成8位的色数据(R[5:0]、G[5:0]、B[5:0])、停止保护位(Stop grd)以及停止位(Stop)的顺序进行了串行化的数据来构成。 

在本实施例中，在使用图57和图58(A)所示的直流平衡编码电路1505把RGB各色6位的色数据编码成8位时，实施“直流平衡”处理，把连续码元中的RGB各色8位数据各自的“高”(＝1)的累计和“低”(＝0)的累计收敛为相同数。例如，如图58(B)所示，考虑了所输入的6位色数字数据是“000001”的情况。在数字数据的累积中“1”多的情况下，通过把“01”附加给该6位色数字数据的下位，编码成8位。并且，在数字数据的累积中“0”多的情况下，使该6位色数字数据反转，进一步把“10”附加给下位，从而编码成8位。这样编码成8位的色数据被输出到开关电路来选择，被输出到串行化电路。所转换的8位数据各自一定包含1和0，在将它们进行排列时，成为一定包含大于等于2的上升沿的串行数据。 

另一方面，在DEI(数据启用)＝“低”即消隐期间，串行数据1401的1码元由按照起始位(Start)、所编码的HsyncI、VsyncI和CTRLI、停止保护位(Stop grd)以及停止位(Stop)的顺序进行了串行化的数据来构成。即在消隐期间，HsyncI、VsyncI和CTRLI在进行了Thermo-code型编码后进行串行化，取得在串行数据1401中的1码元中仅存在1个上升沿的数据结构。并且，即使在DEI＝“低”的期间，所编码的HsyncI、VsyncI和CTRLI也进行脉宽调制，以便保持直流平衡。在本实施例中，如图56(B) 所示，把进行了Thermo-code型编码的HsyncI、VsyncI和CTRLI分配给脉宽α，把奇数号调制成脉宽(0.5+α)发送到开关电路，把偶数号调制成脉宽(0.5-α)发送到开关电路。这样，1码元中的平均脉宽是0.5，从而保持直流平衡。 

参照图57。图57表示本实施例的数字数据发送电路和接收电路以及使用它们的数字数据传送方法及数字数据传送系统。 

1501是发送单元(发送电路)，将与输入时钟同步输入的输入色数据1511(RI5～RI0、GI5～GI0、BI5～BI0)、以及输入同步数据1512(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制)、以及DEI(输入选择信号(输入数据启用)))进行串行化，形成串行数据1515发送到接收单元1521。 

接收单元(接收电路)1521接收从发送单元1501所发送的串行数据1515，进行并行化，复原成输出色数据1531(RO5～RO0、GO5～GO0、BO5～BO0)、输出同步数据1532(HsyncO(输出水平同步数据)、VsyncO(输出垂直同步数据)、CTRLO(输出控制)、DEO(输出选择信号(输出数据启用)))以及输出时钟1534进行输出。 

发送单元1501具有：串行化电路1502(Serializer)，相位同步电路1503(PLL电路：Phase Locked Loop(锁相环)电路)，编码电路1504(Encoder)、直流平衡编码电路1505(DC Balance Encoder)，开关电路1506以及输出缓冲器1507(Output Buffer)。 

并且，接收单元1521具有：并行化电路1522(De-serializer)，时钟抽出电路(CDRPLL电路：Clock Data Recovery Phase Locked Loop(时钟数据复原锁相环)电路)1523，解码电路1524和1525(Decoder)，开关电路1526和1527、沿数判定电路1528以及输入缓冲器1529(Input Buffer)。另外，输出缓冲器1507和输入缓冲器1529可以根据需要设置。并且，在本实施例中，关于输入色数据1511，表示RGB各色数据各自是6位的例，然而当然本发明并不限于此。 

输入色数据1511被输入到发送单元1501的直流平衡编码电路1505，实施直流平衡处理，输出到开关电路1506。DEI(输入数据启用)被输入到 开关电路1506。另外，其它构成与图45所示的例相同。 

在发送单元1501中，输入色数据被输入到直流平衡编码电路1505，被编码成24位。进行该编码以便把R、G、B的各自6位转换成进行了直流平衡的8位。由于各个8位包含“1”和“0”的双方，因而将24bit按照R、G、B的顺序进行串行化时，包含大于等于2个的上升沿。 

输入同步数据1512中除了DEI以外的HSYNCI、VSYNCI和CTRLI被输入到编码电路1504，进行Thermo-Code型编码。然后，如果在进行了串行化时把在1码元内时间上先来的信号设定为MSB，则由编码电路1504输出成MSB的电平比LSB高，由串行化电路1502从MSB到LSB顺序进行串行化来输出。因此，该数据由于在DEI低的情况下，在1码元中串行化电路的输出在时间上早的为高电平，因而仅在码元切换时产生上升沿。 

开关电路1506把DEI用作输入选择信号，在DEI高的情况下，选择将输入色数据在直流平衡编码电路1505进行了编码的结果，在低的情况下，选择编码电路1504的输出，输出到串行化电路1502。输入时钟1514在相位同步电路1503被转换成多相时钟，串行化电路1502使用该多相时钟将开关电路1506的输出进行串行化，通过输出缓冲器1507进行输出。 

通过采用这种构成，在DEI高时，1码元内的上升沿可在码元切换定时时以外存在大于等于2个，在DEI低时，1码元内的上升沿仅在码元切换定时时存在。 

在接收单元1521中，首先，时钟抽出电路1523从串行数据1515复原输出时钟(CLKO)1534和多相时钟。然后，使用多相时钟把串行数据1515在并行化电路2522转换成并行信号。并行信号被输入到沿数判定电路1528。沿数判定电路1528在上升沿在码元切换定时以外的情况下，把高作为DEO来输出，在不是这种情况下，把低作为DEO来输出。并行信号被输入到解码电路1524，被解码成返回发送单元1501的直流平衡编码电路1505的编码。并行信号同样也被输入到解码电路1525，被解码成返回发送单元1501的编码电路1504的编码。开关电路1526在DEO高 时为激活，把解码电路1524的输出作为输出色数据信号1531来输出，在低时把低电平作为输出色数据来输出。开关电路1527在DEO低时为激活，把解码电路1525的输出作为输出同步数据1532来输出，在高时保持输出。 

另外，如图58(A)的虚线所示，在对输入色数据进行直流平衡处理的直流平衡编码电路1505内设有直流平衡计数器，可以取得从直流平衡编码电路1505所输出的色数据的直流平衡。 

实施例9 

实施例9是在发送侧单元中不使用编码电路，并且在接收侧单元中不使用解码电路的实施例。 

图59(A)和(B)表示将并行输入的各6位色数据(RI5～RI0、GI5～GI0、BI5～BI0)和同步数据(HsyncI、VsyncI、CTRLI0～2、DEI)在本实施例的接收侧单元中进行了串行化的串行数据1715的信号波形例。 

首先，在DEI(数据启用)＝“高”即激活期间，串行数据1715的1码元取得按照起始位(Start)、数据启用反转信号(DEIn)、色数据(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的顺序进行了串行化的数据结构。 

另一方面，在DEI(数据启用)＝“低”即消隐期间，串行数据1715的1码元取得按照起始位(Start)、数据启用反转信号(DEIn)、数据启用保护位(DE grd)、HsyncI、VsyncI和CTRLI0～2、停止保护位(Stop grd)以及停止位(Stop)的顺序进行了串行化的数据结构。 

在本实施例中，继数据启用反转信号(DEIn)之后设置数据启用保护位(DE grd)。通过设置该数据启用保护位(DE grd)，可更高精度抽出在把串行数据1715复原成并行数据时成为复原点的数据启用反转信号(DEIn)，因而可降低发生同步数据的抽样错误的可能性，可高精度进行时钟复原。 

并且，在本实施例中，继同步数据之后设置停止保护位(Stop grd)。这样，可更准确进行下一同步数据的抽出，同步数据传送的可靠性提高，可实现稳定的数据传送。 

这里，参照图60对本实施例的数据传送系统的构成进行说明。1701是发送单元，将所输入的输入色数据1711(RI5～RI0、GI5～GI0、BI5～BI0)、输入同步数据1712(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI0～2(输入控制0～2)、DEI(输入选择信号(输入数据启用)))以及输入时钟1714进行串行化，形成串行数据1715发送到接收单元1721。 

接收单元1721接收从发送单元1701所发送的串行数据1715，进行并行化，复原成输出色数据1731(RO5～RO0、GO5～GO0、BO5～BO0)、输出同步数据1732(HsyncO(输出水平同步数据)、VsyncO(输出垂直同步数据)、CTRLO0～2(输出控制0～2))、输出选择信号1733(DEO(输出数据启用))以及输出时钟1734进行输出。 

发送单元1701具有：串行化电路1702(Serializer)，相位同步电路1703(PLL电路)，开关电路1704以及输出缓冲器1705(Output Buffer)。 

并且，接收单元1721具有：并行化电路1722(De-serializer)，时钟抽出电路(CDRPLL电路)1723，开关电路1724以及输入缓冲器1725(InputBuffer)。 

另外，输出缓冲器1705和输入缓冲器1725可以根据需要设置。并且，在本实施例中，关于输入色数据1711，表示RGB各色数据各自是6位的例，然而当然本发明并不限于此。 

输入色数据1711和输入同步数据1712被输入到发送单元1701的开关电路1704。输入时钟1714被输入到相位同步电路1703，在相位同步电路1703被转换成具有相位差的多个时钟，这些具有相位差的多个时钟被输入到串行化电路1702。开关电路1704在DEI＝“高”的情况和DEI＝“低”的情况下，选择输出到串行化电路1702的数据。串行化电路1702根据从开关电路1704所输入的输入色数据1711、输入同步数据1712以及从相位同步电路1703所输入的具有相位差的多个时钟，形成串行数据1715。 

串行数据1715经输出缓冲器1705被输出到接收单元1721。接收单元1721的并行化电路1722将经输入缓冲器1725所输入的串行数据1715 进行并行化，把该输出输出到开关电路1724。时钟抽出电路1723根据所输入的数据复原输出时钟1734和相位不同的多个时钟，把这些相位不同的多个时钟输出到并行化电路1722。开关电路1724在DE高时，输出所并行化的输出色数据1731，在低时把低电平作为输出色数据来输出。并且，开关电路1724在DE低时把所并行化的同步数据作为输出同步数据1532来输出，在高时保持输出。 

参照图61。图61表示本实施例中的发送单元1701的构成。输入色数据1711(RI5～RI0、GI5～GI0、BI5～BI0)和输入同步数据(HsyncI、VsyncI、CTRLI0～2、DEI)被输入到开关电路1704。在本实施例中，输入色数据1711(RI5～RI0、GI5～GI0、BI5～BI0)顺序被输入到构成开关电路1704的并联连接的多路复用器17041的一个输入，“高”被输入到输入有输入色数据1711中的RI5和RI4的多路复用器17041的另一输入，“低”被输入到输入有BI0的多路复用器17041的另一输入。并且，HsyncI被输入到输入有RI3、RI2和RI1的多路复用器17041的另一输入，VsyncI被输入到输入有RI0、GI5和GI4的多路复用器17041的另一输入，并且CTRLI0～2各自被输入到输入有GI3、GI2和GI1、GI0、BI5和BI4、BI3、BI2和BI1的多路复用器17041的另一输入。开关电路1704根据所输入的DEI、输入色数据1711以及输入同步数据1712，把数据(SR1～SR19)输出到串行化电路1702。 

相位同步电路1703根据输入时钟1714形成相位不同的多个时钟，输出到串行化电路1702。 

串行化电路1702根据从相位同步电路1703所输入的相位不同的多个时钟，将所输入的数据(SR1～SR19)进行串行化，形成串行数据1715，通过输出缓冲器1705输出到接收单元1721。 

图62表示本实施例的接收单元1721的构成。从发送单元1701所输出的串行数据1715通过输入缓冲器1725被输入到并行化电路1722和时钟抽出电路1723。时钟抽出电路1723从串行数据1715中抽出时钟，复原输出时钟1733和相位不同的多个时钟。并行化电路1722根据由时钟抽出电路1723所复原的相位不同的多个时钟，将串行数据1715进行并 行化，把输出数据(DSR0～DSR20)输出到开关电路1724。开关电路1724选择从并行化电路1722所输入的数据(DSR0～DSR20)，输出到包含多个触发器17261的触发器电路1726。触发器电路1726输出输出色数据1731(RO5～RO0、GO5～GO0、BO5～BO0)和输出同步数据1732(HsyncO、VsyncO、CTRLO0～2、DEI)。 

这样，并行输入的输入色数据1711、输入同步数据1712以及输入时钟1714由发送单元1701进行了串行化后发送，在接收单元进行并行化，复原成输出色数据1731、输出同步数据1732以及输出时钟1734来输出。 

在本实施例中，通过继数据启用反转信号(DEIn)之后设置数据启用保护位(DE grd)，可更高精度抽出在把串行数据1715复原成并行数据时成为复原点的数据启用反转信号(DEIn)，因而可降低发生同步数据的抽样错误的可能性，可高精度进行时钟复原。并且，在本实施例中，继同步数据之后设置停止保护位(Stop grd)。这样，可更准确进行下一同步数据的抽出，同步数据传送的可靠性提高，可实现稳定的数据传送。 

实施例10 

实施例10是在发送侧单元中不使用编码电路，并且在接收侧单元中不使用解码电路的数据传送系统的其它实施例。 

图63(A)和(B)表示将并行输入的各6位色数据(RI5～RI0、GI5～GI0、BI5～BI0)以及同步数据(HsyncI(输入水平同步数据)、VsyncI(输入垂直同步数据)、CTRLI(输入控制)、DEI(输入数据启用))在本实施例的接收侧单元中进行了串行化的串行数据2000的信号波形例。另外，在本实施例中，1码元是21位。 

首先，在DEI(数据启用)＝“高”即激活期间，串行数据2000的1码元取得按照起始位(Start)、数据启用反转信号(DEIn)、色数据(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的顺序进行了串行化的数据结构。 

另一方面，在DEI(数据启用)＝“低”即消隐期间，串行数据2000的1码元取得按照起始位(Start)、数据启用反转信号(DEIn)、数据启用保护位(DE grd)、HsyncI、VsyncI和CTRLI0～2、系统复位等的Special Case(特殊大小写)数据、停止保护位(Stop grd)以及停止位(Stop)的顺序进行了串行化的数据结构。 

在本实施例中，继数据启用反转信号(DEIn)之后设置数据启用保护位(DE grd)。通过设置该数据启用保护位(DE grd)，可更高精度抽出在把串行数据1715复原成并行数据时成为复原点的数据启用反转信号(DEIn)，因而可降低发生同步数据的抽样错误的可能性，可高精度进行时钟复原。 

并且，在本实施例中，继同步数据之后设置停止保护位(Stop grd)。这样，可更准确进行下一同步数据的抽出，同步数据传送的可靠性提高，可实现稳定的数据传送。 

实施例11 

实施例11是上述实施方式以及实施例1至5可使用的时钟抽出电路的一种方式。 

图64表示时钟抽出电路的电路方框图。2201是相位比较电路(PD)，2202是相位乘法电路(LPF)，2203是振荡电路。采用以下构成：从发送单元所输出且输入到接收单元的串行数据2204通过相位比较电路2201、相位乘法电路2202以及振荡电路2203进行信号处理，而且该输出被反馈到相位比较电路2201。 

本发明的数字数据发送电路、接收电路、编码器、时钟抽出电路以及数字数据传送方法和数字数据传送系统可应用于需要在装置间进行并行供给的数字数据的收发的所有装置。特别是，可应用于：在个人计算机和有源矩阵型液晶显示器之间的数字数据收发，以及在汽车导航主体和有源矩阵型液晶显示器之间的数字数据收发。并且，在上述实施方式和实施例中，关于在发送侧单元和接收侧单元之间的数据收发，对单向情况作了说明，然而可以进行双向数据收发。并且，在上述实施方式和实施例中，表示串行数据使用一根配线来收发的例，然而可以将串行数据分割来使用多根配线进行收发。 

Claims (4)

1.一种接收电路，其特征在于，具有：

相位比较环路，包含：电压控制振荡电路，把串行数据和电压控制振荡电路的输出相位进行比较的相位比较电路，以及生成所述电压控制振荡电路的控制电压的环路滤波器；

抽样电路，使用在所述电压控制振荡电路所生成的多相时钟将所述串行数据进行抽样；

频率控制电路，把所述串行数据的频率和所述电压控制振荡电路的振荡频率进行比较，使电压控制振荡电路的振荡频率与串行数据的频率一致；

充电泵，接收所述频率控制电路的输出，把电流脉冲输出到所述环路滤波器；以及

模式切换电路，在从所述相位比较电路接收了频率比较模式请求信号的情况下，启用频率控制电路，禁用相位比较电路，检测出上升沿数是1的情况的连续数大于等于规定数，判定为所述电压控制振荡电路的振荡频率在所述相位比较环路的捕获范围内，禁用频率控制电路，启用相位比较电路；

所述频率控制电路具有：沿数判定电路，判定在所述电压控制振荡电路所生成的1码元的期间的所述串行数据中的上升沿数是0还是1还是除此以外；以及按照规定的时间间隔输出定时器信号的定时器，在上升沿数是0，或者频率控制电路被禁用的情况下被复位；该频率控制电路进行控制，以便在上升沿数是0的情况下，使电压控制振荡电路的振荡频率下降，在从定时器输出了定时器信号的情况下，使电压控制振荡电路的振荡频率上升。

2.根据权利要求1所述的接收电路，其特征在于，所述沿数判定电路根据所抽样的所述串行数据中的上升沿数的计数结果表示零的输出、和从所述串行数据直接判断的结果表示不存在上升沿的输出的“与”，进行沿数零的判定。

3.根据权利要求1所述的接收电路，其特征在于，所述频率控制电路使所述电压控制振荡电路的振荡频率下降比上升优先进行。

4.根据权利要求1所述的接收电路，其特征在于，所述充电泵使在从所述频率控制电路接收到上升信号的情况下进行充电的总电荷量比在从所述频率控制电路接收到下降信号的情况下进行放电的总电荷量大。

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