KR100310803B1

KR100310803B1 - 변조방식에 무관한 클럭 복원장치

Info

Publication number: KR100310803B1
Application number: KR1019990018645A
Authority: KR
Inventors: 송상섭; 최재호; 정진균; 정항근; 임명섭; 박동선; 문인수
Original assignee: 송상섭; 박동선; 임명섭; 정항근; 문인수; 정진균; 최재호
Priority date: 1999-05-24
Filing date: 1999-05-24
Publication date: 2001-10-17
Also published as: KR20000074598A

Abstract

본 발명은 모뎀과 같은 통신 시스템에서 변조방식에 무관하게 수신된 신호로부터 클럭을 용이하게 추출하는 변조방식에 무관한 클럭 복원장치에 관한 것이다. 본 발명에서는, 클럭 추출을 용이하게 하기 위하여 클럭 주파수의 0.5배에 해당하는 클럭 버스트를 주기적으로 삽입하는 방식을 택하고 심볼의 위상 정렬을 용이하게 하기 위하여 중간에 위상을 반전시킨다. 수신단에서는 클럭 버스트를 찾아내어 이 클럭 버스트 정보만을 이용하여 각종 클럭을 생성하고 위상 정렬에 이용한다. 기존 동기 방식에 비해 간단한 알고리즘을 이용하여 최소의 하드웨어로 구현할 수 있다.

Description

변조방식에 무관한 클럭 복원장치{Clock restoration system for unreated modullation method}

본 발명은 모뎀과 같은 통신 시스템에서 클럭을 추출하기 위한 것으로, 특히 변조방식에 무관하게 클럭을 추출하기 위하여 클럭 주파수의 0.5배에 해당하는 클럭 버스트를 송신 신호에 주기적으로 삽입하며 수신단에서 이 클럭 버스트를 검출하여 그 정보를 이용하여 시스템에 필요한 클럭을 생성하도록 한 변조방식에 무관한 클럭 복원 방법에 관한 것이다.

종래의 기술로는 신호 자체를 처리하여 클럭 주파수에 해당하는 강한 스펙트럼 성분을 찾는 방법과, 알고 있는 패턴의 주기적인 상관관계를 이용한 Maximum Likelihood 알고리즘이 있다.

그런데, DWMT 시스템의 경우 각 심볼간에 시간축상 오버랩(overlap)으로 인해 사이클릭 프리픽스(cyclic prefix)나 프리앰블(preamble) 패턴을 이용한 클럭 복원 방식의 적용이 난해하다. 프리앰블(Preamble) 패턴을 삽입하는 방식을 적용한다면 매우 긴 프리앰블을 사용해야 하기 때문에 오버헤드가 너무 크다. 또 하드웨어 구현면에서도 복잡도가 증가하게 된다.

따라서 본 발명은 변조방식에 의해 클럭 추출이 난해한 통신 시스템에서 변조방식에 무관한 클럭 복원 방식을 이용하여 간단한 하드웨어로 클럭을 추출할 수 있도록 한 변조방식과 무관한 클럭 추출방법 및 그 장치를 제공하기 위한 것이다.

본 발명은 모뎀과 같은 통신 시스템에서 아날로그 디지털 변환기를 구동하는클럭과 데이터 복원을 위한 클럭, 프레임 클럭 등을 수신된 신호로부터 생성하기 위한 것으로, 클럭의 생성을 위하여 본 발명에서는 송신신호의 심볼 사이에 클럭 주파수의 0.5배에 해당하는 클럭 버스트 패턴을 주기적으로 삽입한다. 이 클럭 버스트 패턴은 중앙을 중심으로 위상 반전을 시켜 정위상 구간과 반전 위상 구간을 가지도록 한다. 수신단에서는 클럭 버스트를 찾아내어 이 클럭 버스트 정보만을 이용하여 각종 클럭을 생성하고 위상 정렬에 이용한다. 기존 동기 방식에 비해 간단한 알고리즘을 이용하여 최소의 하드웨어로 구현할 수 있다.

도 1은 본 발명에 의한 클럭 버스트 패턴을 삽입한 프레임의 구조도.

도 2는 본 발명에 의한 클럭 복원장치의 구성도.

도 3은 위상 고정 루프 제어부의 피크-투-피크 검출부의 구성도.

도 4는 위상 고정 루프 제어부의 델타 변조부의 구성도.

도 5는 위상 고정 루프의 위상 주파수 검출부의 구성도.

도 6은 클럭 생성부의 지연기의 구성도.

도 7은 본 발명에 의해 변조된 신호에 CBP를 주기적으로 삽입한 파형도.

도 8은 본 발명의 전처리부의 BPF를 통과한 후의 파형도.

도 9는 도 8의 세부 파형도.

도 10은 본 발명의 PLL-CONT부의 피크-투-피크 검출부의 출력 파형도.

도 11은 본 발명의 피크-투-피크 검출부와 델타 변조부의 출력 파형도.

도 12는 본 발명의 위상 정렬부에서 입력신호와 커패시터의 출력을 곱셈기를 통과한 후의 파형도.

도 13은 도 12의 파형을 LPF를 통과시킨 후의 파형도이다.

도 14는 도 7의 소구간을 본 파형으로서, 중간의 정 위상과, 반전 위상을 보인 파형도.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 전처리부 110 : 위상반전 제거부

120 : 대역통과필터 130 : 클램프 및 리미트부

200 : 위상고정루프 제어부 210 : 피크-투-피크 검출부

220 : 델타 변조부 221,227 : 제 1, 제 2 비교부

223 : 플립플롭 224 : 펄스열 카운터

225 : 쇼트 펄스 발생부 226 : 구간 검출부

300 : 위상 고정 루프부 310 : 위상 주파수 검출부

311, 312 : 제 1, 제 2플립플롭 313 : 펌프 업/다운 제어부

320 : 차지 펌프부 330 : 저역통과필터

340 : 전압제어발진기 400 : 클럭 생성부

410 : 분주기 420 : 지연기

430 : 지류제거용 콘덴서 500 : 위상 정렬부

510 : 곱셈기 520 : 저역통과필터

530 : 제로크로싱 검출부 540 : 업 카운터

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

도 1 은 본 발명에 의한 송신신호에 삽입되는 클럭 버스트 패턴 구성도로서, 이에 도시된 바와 같이, 송신신호의 심볼 사이에 정상 위상(normal phase)신호(11)와 반전 위상(reversed phase)신호(12)로 이루어진 클럭 버스트 패턴(CBP; clock burst pattern)을 주기적으로 삽입한다.

이는, 아날로그 디지털 변환기 구동 클럭, 데이터 복원을 위한 클럭, 프레임 클럭 등을 생성하기 위하여 도 1에 도시된 바와 같이, 송신신호의 심볼 사이에 클럭 주파수의 0.5배에 해당하는 클럭 버스트 패턴(10)을 주기적으로 삽입한다. 또 심볼의 위상 정렬을 위하여 클럭 버스트 패턴(10)의 중앙에서 위상을 반전시켜 정위상 신호(11)와 반전 위상신호(12)로 구성한다. 수신단에서는 클럭 버스트 패턴을 찾아내어 이 클럭 버스트 패턴(10) 정보만을 이용하여 각종 클럭을 생성하고 데이터 위상을 정렬한다.

도 2는 본 발명에 의한 클럭 복원 및 동기 알고리즘의 전체 구조를 보인 블록도로서, 이에 도시된 바와 같이, 수신신호의 위상반전 효과를 제거하고 대역통과 필터링한 후 심볼 주파수의 2배 주파수성분만을 통과시키는 전처리부(Pre- Processing)(100)와; 그 전처리부(100)의 대역통과 필터링된 신호의 피크-투-피크신호를 검출하여 그 입력 심볼의 데이터 구간에서 위상 고정 루프가 동작하는 것을 방지하도록 제어신호를 생성하는 위상 고정 루프 제어부(PLL-CONT)(200)와; 위상 고정 루프 제어부(200)의 출력을 제어신호로 사용하여 클럭 버스트 패턴 동안 정상 동작을 하고, 데이터 구간에서는 홀드(hold) 상태를 유지하면서 상기 전처리부(100)의 출력 클럭에 포함된 지터를 줄이기 위한 위상고정 루프(Phase Locked Loop)부(300)와; 그 위상 고정 루프부(300)의 출력신호를 분주기를 통해 원하는 분주비로 분주시키고 지연기를 통해 지연시켜 클럭신호를 생성하는 클럭 생성부(400)와; 그 클럭생성부(400)의 클럭신호를 상기 수신신호에 곱하여 클럭 버스트의 위상 반전 위치에서 영점 교차가 생기도록 하고, 그 영점 교차 지점으로부터 카운팅하여 심볼 시작점을 추출하는 위상 정렬(Alignment)부(500)로 구성된다.

상기 전처리부(100)는, 수신신호의 제곱을 취하여 위상 반전 효과를 제거하는 위상반전 제거부(110)와, 그 위상 반전 효과를 제거한 수신신호를 필터링하여 수신신호에서 심볼주파수의 2배주파수 이외의 주파수 성분을 제거하는 대역통과필터(120)와, 그 대역통과필터(120)를 통과한 수신신호를 위상 고정 루프부(300)의 입력으로 사용하기 위해 구형파를 생성하는 클램프 및 리미트(CLAMP &LIMIT)부(130)로 구성된다.

상기 위상 고정 루프 제어부(200)는, 상기 전처리부(100)의 대역 통과 필터(120)의 출력을 입력받아 피크치를 검출하는 피크-투-피크 검출부(210)와, 그 피크-투-피크 검출부(210)의 +, -피크 검출신호에 의해 구동되어 클럭 버스트 구간 동안은 '1'과 '0'을 반복하는 펄스열을 생성하고, 데이터 구간 동안은 '1' 또는 '0'을 연속으로 생성하여 상기 펄스열의 카운트에 의해 클럭 버스트의 끝을 찾아 그곳부터 다음의 클럭 버스트 시작까지 위상 고정 루프부(300)의 제어신호를 생성하는 델타 변조부(220)로 구성된다.

상기 위상 고정 루프부(PLL)(300)는, 상기 위상고정루프 제어부(200)의 제어신호에 의거하여 클럭 버스트 패턴 신호 구간에서는 정상동작하고 데이터 구간에서는 홀드 상태를 유지하면서 상기 전처리부(100)로부터 입력되는 출력신호를 입력받아 클럭 버스트 패턴의 위상과 전압제어 발진기의 출력 주파수의 위상 차이 만큼 펌프 업(pump up)/펌프 다운(pump down) 신호를 발생하는 위상 주파수 검출부(310)와, 그 위상 주파수 검출부(310)의 펌프 업/다운 신호에 의해 차지 전압을 펌프업/다운 시키는 차지 펌프(320)와, 그 차지 펌프(320)의 차지신호를 저역통과 필터링하는 저역 통과 필터(330)와, 그 저역 통과 필터(330)의 출력신호에 의거해서 전압 제어 발진을하여 발진된 주파수 신호를 출력함과 아울러 상기 위상 주파수 검출부(310)에 인가하는 전압 제어 발진기(VCO)(340)로 구성된다.

상기 클럭 생성부(400)는, 상기 위상 고정 루프부(300)의 전압 제어 발진기의 출력신호를 시스템에서 필요로하는 분주비로 분주하여 클럭을 생성하는분주기(410)와, 그 분주기(410)의 클럭신호를 상기 전처리부(100)와 위상고정루프(300)의 신호처리에 따른 지연을 보상하기 위한 지연기(420)와, 그 지연기(420)의 출력 클럭신호의 직류성분을 제거하여 교류성분의 클럭신호를 출력하는 직류 차단용 콘덴서(430)로 구성된다.

상기 위상 정렬부(500)는, 상기 수신신호와 상기 클럭 생성부(400)의 출력신호를 곱하는 곱셈기(510)와, 그 곱셈기(510)의 출력신호를 저역 통과 필터링하여 클럭 버스트의 위상 반전 위치에서 영점 교차가 이루어지도록 하는 저역 통과 필터(520)와, 그 저역통과 필터(520)의 출력신호에서 제로 크로싱(ZERO-CROSSING) 포인트를 검출하는 제로 크로싱 검출부(530)와, 그 제로 클로싱 검출신호에 의해 제로클로싱 지점부터 업 카운팅을 하여 데이터의 시작점을 찾아서 출력하는 업 카운터(540)로 구성된다.

상기 위상 고정 루프 제어부(200)의 피크-투-피크 검출부(210)는 도 3에 도시된 바와 같이, 전처리부(100)의 대역통과 필터(120)로부터 출력되는 수신신호를 콘덴서(C1)을 통해 직류 성분을 제거하고 애노우드가 접지된 다이오드(D1)에 의해 정류한 후 역류 방지용 다이오드(D2)를 통하여 타단부가 접지된 콘덴서(C2) 및 그와 병렬 연결된 저항(R)을 통해서 피크 검출신호를 출력하도록 이루어진다. 이는 콘덴서(C2)와 저항(R)을 적절하게 조절하여 임의의 DC레벨을 중심으로 +, -신호를 생성하게 된다.

도 4는 본 발명에 의한 위상 고정 루프 제어부의 델타 변조부의 구성도로서, 이에 도시된 바와 같이, 상기 피크-투-피크 검출부(210)의 피크 검출신호와 클럭버스트 구간과 데이터 구간에 의해 충방전이 제어된 구간 검출신호를 비교하는 제 1비교기(221)와, 상기 제 1비교기(221)의 출력신호에 의해 클럭 버스트 구간에서 시스템 클럭(CLK)에 동기되는 펄스열 신호를 출력하는 플립플롭(223)과, 그 플립플롭(223)의 비반전 출력신호를 미리 정해둔 펄스열 개수 만큼 카운트하여 클럭 버스트 구간의 끝점을 검출한 후, 데이터 구간의 정해진 시간을 카운트하여 클럭 버스트 구간의 시작점을 검출하여, 클럭 버스트 구간의 시작과 끝점에 따른 제어신호를 상기 위상 고정 루프(300)에 출력하는 카운터(224)와, 시스템 클럭(CLK)을 이용하여 쇼트 펄스(short pulse)를 발생하는 쇼트 펄스 발생부(225)와, 상기 플립플롭(223)의 비반전 출력신호와, 그의 반전신호를 상기 쇼트 펄스 발생부(225)의 쇼트 펄스와 앤드 조합하여 클럭 버스트 구간에서는 펄스열에 따른 충/방전을 반복하고, 데이터 구간에서는 방전을 제어하여 그 충방전이 제어된 구간 검출신호를 상기 합산기(221)에 제공하는 구간 검출부(226)와, 피크-투-피크 검출부(210)의 피크 검출 신호가 임의의 레벨(500㎷)보다 작은 경우 구간 검출부(226)의 콘덴서(C11)이 이전의 전압값을 유지하도록 제어신호를 발생하는 제 2비교기(222)로 구성된다.

그 구간 검출부(226)는 상기 플립플롭(223)의 비반전 출력신호와 그의 반전 출력신호를 각각 상기 쇼트 펄스 발생부(225)의 쇼트 펄스와 앤드조합하는 제 1,제 2앤드게이트(AND1)(AND2)와, 그 제 1 앤드게이트(AND1)의 출력신호에 의해 전류원(I)의 전류를 공급받아 충전하고, 제 2 앤드게이트(AND2)의 출력신호에 의해 그 충전 전류를 다른 전류원(I)을 통해 방전시켜 충전전위를 상기 구간 검출 신호로 출력하는 콘덴서(C11)로 구성된다.

도 5는 본 발명에 의한 위상 고정 루프부(300)의 위상 주파수 검출부의 구성도로서, 이에 도시된 바와 같이, 클럭 버스트 구간에서 동작하여 전처리부(100)의 출력신호를 클럭신호로 인가받아 펌프업(pump up)신호로서 차지 펌프(320)로 출력하는 제 1플립플롭(311)과, 클럭 버스트 구간에서 동작하여 상기 전압제어 발진기(340)의 출력신호를 클럭신호로 인가받아 펌프 다운(pump down)신호로서 상기 차지 펌프(320)로 출력하는 제 2 플립플롭(312)과, 상기 제 1, 제 2플립플롭(311)(312)의 펌프 업, 펌프 다운 신호를 비교하여 그 위상차 신호와 상기 위상 고정 루프 제어부(200)의 제어신호를 앤드 조합하여 클럭 버스트 구간이면서 상기 위상 차가 발생된 구간에서만 상기 제 1,제 2 플립플롭(311)(312)을 동작시키는 펌프 업/다운 제어부(313)로 구성된다. 여기서 리세트신호()는 시스템 리세트 신호이다.

도 6은 상기 클럭 생성부(400)의 지연기(420)의 구성도로서, 이에 도시된 바와 같이, 상기 분주기(420)의 클럭신호를 버퍼링 하는 인버터, 그 인버터의 신호를 적분하는 저항 및 콘덴서로 1단의 지연회로가 구성되고, 그 지연회로가 다단으로 직렬연결되어 상기 전처리부(100)와 상기 위상 고정 루프(300)에서 수신신호의 처리에 따른 위상 지연을 보상함과 아울러 클럭 펄스를 정형화시키는 역할을 한다.

이와 같이 구성된 본 발명의 작용을 설명하면 다음과 같다.

먼저, 본 발명에서는 상기 송신신호의 심볼 사이에 삽입 하는 클럭 버스트 패턴으로, 정상 위상(normal phase)신호(11)와, 반전 위상(reversedphase)신호(12)로 이루어지고, 페이 로드 구간(데이터) 주파수의 0.5배에 해당되는 주파수를 가지도록 이루어진다. 도 7은 본 발명에 의해 변조된 신호에 CBP를 주기적으로 삽입한 파형도이고, 도 14는 도 7의 소구간을 본 파형으로서, 중간의 정 위상과, 반전 위상을 보인 파형도이다. 이와 같이 송신 신호에 클럭 버스트 패턴을 삽입하여 송신하고, 수신단에서 이를 이용하여 클럭을 복원하게 된다.

상기 전처리부(100)는, 위상 반전 제거부(110)에서 수신신호의 제곱을 취하여 위상 반전 효과를 제거하고, 대역 통과 필터(120)를 통과시켜 심볼 주파수의 2배 주파수 이외의 주파수 성분을 제거한다. 그리고 클램프 및 리미트부(130)에서 위상 고정 루프의 입력으로 사용할 구형파를 생성한다.

도 8은 본 발명의 전처리부의 BPF를 통과한 후의 파형도이고, 도 9는 도 8의 세부 파형을 나타내고 있다. 전처리부의 대역통과 필터를 통과한 후의 파형은, 클럭 버스트 패턴(CBP) 구간에서는 일정한 크기의 정현파 형태를 나타내고, 페이로드(pay load) 구간에서는 필터의 영향으로 신호가 감쇠된 것을 알 수 있다. 그리고 도 9에 나타난 바와 같이, 클럭 버스트 패턴의 전후에 큰 입력신호가 있어서 감쇠가 적은 파형이 있으며, 클럭 버스트 패턴 구간에서는 일정 크기와 주파수의 정현파 형태를 가진다.

상기 위상 고정 루프 제어부(200)에서는 입력 심볼의 데이터 구간에서 위상 고정 루프(300)가 동작하는 것을 방지하는 역할을 한다. 상기 전처리부(100)의 대역 통과 필터(120)의 출력을 도 3과 같은 피크-투-피크 검출부(peak-to-peak detector)(210)를 통과시켜 델타 변조부(220)를 구동하기 위한 신호를 생성한다.도 3의 R과 C₂를 적절히 조절하여 임의의 DC 레벨을 중심으로 +, -의 신호를 생성한다.

도 10은 본 발명의 PLL-CONT부의 피크-투-피크 검출부의 출력 파형도를 나타내는 것으로, 세부 파형을 보면 클럭 버스트 패턴 구간에서 일정 DC 레벨을 중심으로 +, -를 반복함을 알 수 있다.

델타 변조부(220)는 도 4와 같이 피크-투-피크 검출부(210)의 출력신호와 구간 검출부(226)의 구간 검출신호를 합산기를 통해 합산하여 제 1비교기를 통해 비교하여 버스트 구간에서는 구형파 신호를, 데이터 구간에서는 + 또는 -신호를 출력한다.

비교부(221)의 출력신호는 플립플롭(223)을 통해 클럭 버스트 구간에서 펄스열 신호를 출력하게 되며, 카운터(224)에서 상기 펄스열 신호를 카운트하여 클럭 버스트 구간의 클럭 버스트 구간의 시작과 끝점에 따른 제어신호를 상기 위상 고정 루프(300)에 출력한다. 이때, 클럭 버스트 구간에서는 플립플롭(223)의 비반전 출력신호에 의해 제 1 앤드 게이트(AND1)를 통해서는 콘덴서(C11)의 충전이, 제 2앤드 게이트(AND2)를 통해서는 콘덴서(C11)의 방전이 반복 제어된다. 그 충/방전 제어는 상기 플립플롭(223)의 펄스열에 의해 제어되고, 충전 타이밍 및 방전 타이밍은 쇼트 펄스 발진부(225)의 쇼트 펄스의 주파수에 의해 충전 또는 방전이 제어된다.

따라서, 위상 고정 루프 제어부(200)는 클럭 버스트 구간 동안은 '1'과 '0'을 반복하는 펄스열을 생성하고, 데이터 구간 동안은 '1' 또는 '0'을 연속으로 생성하여 콘덴서(C11)의 전압이 증가하거나 감소하는 경향을 띠게 된다. 그리고 카운터(224)는 출력 펄스열을 이용하여 클럭 버스트의 끝을 찾아 그곳부터 다음의 클럭 버스트 시작까지 위상 고정 루프(300)의 제어신호를 생성한다.

도 11은 피크-투-피크 검출부와 델타 변조부의 출력 파형을 나타내는 것으로서, 이에 도시된 바와 같이, CBP 구간에서는 펄스열이 생성이 되고, payload 구간에서는 증가하거나, 감소하는 것을 알 수 있다. 펄스열이 ( CBP 개수 - α )개 이상이면 그 부분을 CBP 끝으로 인식하고, 또 이 지점으로부터 (payload 길이 + β)만큼 카운팅하여 그 부분을 CBP의 시작으로 인식한다. 이렇게 CBP의 시작과 끝을 인식하여 그 구간에서는 PLL이 동작하도록하고 그 외의 구간에서는 PLL이 홀드하도록 제어 신호를 발생한다.

상기 제어신호는 도 5와 같이 위상 고정 루프의 위상 주파수 검출기(310)의 제어신호로서 인가되며, D 플립플롭(311)(312)을 클리어(clear)시켜 전압 제어 발진기(VCO)(340)가 더 이상 주파수가 변하지 않도록 한다. 즉, 데이터 구간 동안은 위상 고정 루프가 홀드하도록 한다.

위상 고정 루프부(300)는 위상 고정 루프 제어부(200)의 출력을 제어신호로 사용하여 클럭 버스트 패턴 동안 정상 동작을 하고, 데이터 구간에서는 홀드 상태를 유지한다. 위상 고정 루프(PLL)의 역할은 전처리부(100)의 출력 클럭에 포함된 지터를 줄인다.

그리고, 클럭생성부(400)는, 전압 제어 발진기(VCO) 출력을 분주기(410)를 이용하여 각종 클럭 신호를 생성하고, 이 때 수신신호가 전처리부(100)와 위상 고정 루프부(300)를 통과하는 동안의 지연을 보상하기 위해 도 6과 같은 지연기(420)를 사용하며, 직류 성분을 제거하기 위해 커패시터(430)를 통과시켜 출력한다.

위상 정렬부(500)에서는 수신신호와 클럭생성부(400) 출력신호의 곱을 이용하여 클럭 버스트와 데이터의 경계를 식별하는 역할을 한다. 곱셈기(510)의 출력을 저역 통과 필터(520)를 통과시켜 클럭 버스트의 위상 반전 위치에서 영점 교차가 생기도록 한다. 그리고 제로 크로싱 검출부(530)에서 영점 교차점을 검출하고, 카운터(540)가 상기 영점 교차 지점으로부터 카운팅하여 데이터의 시작점을 찾는다.

도 12는 본 발명의 위상 정렬부에서 입력신호와 커패시터의 출력을 곱셈기를 통과한 후의 파형도를 나타내는 것으로서, 입력신호는 페이로드(payload) 구간에 랜덤한 신호 대신 정현파를 사용하였고, CBP는 명시한 파형을 사용하였다. 따라서, 도 12와 같이 CBP의 위상 반전(phase reversal) 부분에서 0을 기준으로 대칭이 되는 것을 알수 있다.

그리고, 도 13은 도 12의 파형을 저역통과 필터(LPF)를 통과시킨 후의 파형으로서, 위상반전(phase reversal) 부분에서 제로 크로싱(zero- crossing)이 생기는 것을 알수 있다. 저역 통과 필터(LPF) 출력의 제로 크로싱 점과 반전위상(reversed-phase) 구간의 정보를 이용하여 이미 알고 있는 반전 위상만큼 카운팅하여 페이로드(payload)의 시작점을 찾는다.

본 발명에 의하면, 송신단에서 데이터 심볼과 심볼 사이에 클럭 버스트 패턴을 삽입하고, 수신단에서 그 클럭버스트를 이용하여 클럭을 복원하여 데이터의 시작 및 끝점을 정확히 검출할 수 있으므로, 변조 방식에 의해 클럭 추출이 난해한 통신 시스템에서 변조 방식에 무관한 클럭 복원 방식을 이용하여 간단한 하드웨어로 클럭 추출이 가능해지는 효과가 있다.

Claims

송신신호에 클럭 버스트 패턴을 삽입하여 수신단에서 각종 클럭의 생성과 심볼의 위상 정렬을 위하여 클럭을 생성하는 클럭 복원장치에 있어서,

수신신호의 제곱을 취하여 위상반전 효과를 제거하고 대역통과 필터링하여 심볼 주파수의 2배 주파수 성분만을 통과시킨 후 구형파 신호로 출력하는 전처리부(100)와;

그 전처리부(100)의 대역통과 필터링된 신호의 피크-투-피크신호를 검출하여 그 입력 심볼의 데이터 구간에서 위상 고정 루프가 동작하는 것을 방지하도록 제어신호를 생성하는 위상 고정 루프 제어부(PLL-CONT)(200)와;

위상 고정 루프 제어부(200)의 출력을 제어신호로 사용하여 클럭 버스트 구간 동안 정상 동작을 하고, 데이터 구간에서는 홀드(hold) 상태를 유지하면서 상기 전처리부(100)의 출력 클럭에 포함된 지터를 줄이기 위한 위상고정 루프부(300)와;

그 위상 고정 루프부(300)의 출력신호를 분주기를 통해 원하는 분주비로 분주시키고 지연기를 통해 지연량을 보상하여 정형화된 클럭신호를 생성하는 클럭 생성부(400)와;

그 클럭생성부(400)의 클럭신호를 상기 수신신호에 곱하고 저역통과 필터링하여 클럭 버스트의 위상 반전 위치에서 영점 교차가 생기도록 하고, 그 영점 교차 지점으로부터 카운팅하여 심볼 시작점을 추출하는 위상 정렬부(500)로 구성된 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.
제 1 항에 있어서, 상기 위상 고정 루프 제어부(200)는,

상기 전처리부(100)의 대역 통과 필터(120)의 출력을 입력받아 피크치를 검출하는 피크-투-피크 검출부(210)와,

그 피크-투-피크 검출부(210)의 +, -피크 검출신호에 의해 구동되어 클럭 버스트 구간 동안은 '1'과 '0'을 반복하는 펄스열을 생성하고, 데이터 구간 동안은 '1' 또는 '0'을 연속으로 생성하여 상기 펄스열의 카운트에 의해 클럭 버스트의 끝을 찾아 그곳부터 다음의 클럭 버스트 시작까지 위상 고정 루프부(300)의 제어신호를 생성하는 델타 변조부(220)로 구성된 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.
제 2 항에 있어서, 상기 델타 변조부(220)는,

상기 피크-투-피크 검출부(210)의 피크 검출신호와 클럭 버스트 구간과 데이터 구간에 의해 충방전이 제어된 구간 검출신호를 비교하는 제 1비교기(221)와,

상기 제 1비교기(221)의 출력신호에 의해 클럭 버스트 구간에서 시스템 클럭(CLK)에 동기되는 펄스열 신호를 출력하는 플립플롭(223)과,

그 플립플롭(223)의 비반전 출력신호를 미리 정해둔 펄스열 개수 만큼 카운트하여 클럭 버스트 구간의 끝점을 검출한 후, 데이터 구간의 정해진 시간을 카운트하여 클럭 버스트 구간의 시작점을 검출하여, 클럭 버스트 구간의 시작과 끝점에따른 제어신호를 상기 위상 고정 루프(300)에 출력하는 카운터(224)와,

시스템 클럭(CLK)을 이용하여 쇼트 펄스(short pulse)를 발생하는 쇼트 펄스 발생부(225)와,

상기 플립플롭(223)의 비반전 출력신호와 그의 반전 출력신호를 각각 상기 쇼트 펄스 발생부(225)의 쇼트 펄스신호와 앤드조합하는 제 1, 제 2앤드게이트(AND1)(AND2) 및 그 제 1 앤드게이트(AND1)의 출력신호에 의해 전류원(I)의 전류를 공급받아 충전하고, 제 2 앤드게이트(AND2)의 출력신호에 의해 그 충전 전류를 다른 전류원(I)을 통해 방전시키면서 상기 제 1비교기(221)에 구간 검출 신호로 출력하는 콘덴서(C11)로 이루어진 구간 검출부(226)와,

피크-투-피크 검출부(210)의 피크 검출 신호가 임의의 레벨(500㎷)보다 작은 경우 구간 검출부(226)의 콘덴서(C11)이 이전의 전압값을 유지하도록 제어신호를 발생하는 제 2비교기(222)로 구성된 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.
제 1 항에 있어서, 상기 위상 고정 루프부(PLL)(300)는,

상기 위상고정루프 제어부(200)의 제어신호에 의거하여 클럭 버스트 패턴 신호 구간에서는 정상동작하고 데이터 구간에서는 홀드 상태를 유지하면서 상기 전처리부(100)로부터 입력되는 출력신호를 입력받아 클럭 버스트 패턴의 위상과 전압제어 발진기의 출력 주파수의 위상 차이 만큼 펌프 업(pump up)/펌프 다운(pumpdown) 신호를 발생하는 위상 주파수 검출부(310)와,

그 위상 주파수 검출부(310)의 펌프 업/다운 신호에 의해 차지 전압을 펌프업/다운 시키는 차지 펌프(320)와,

그 차지 펌프(320)의 차지신호를 저역통과 필터링하는 저역 통과 필터(330)와,

그 저역 통과 필터(330)의 출력신호에 의거해서 전압 제어 발진을하여 발진된 주파수 신호를 출력함과 아울러 상기 위상 주파수 검출부(310)에 인가하는 전압 제어 발진기(VCO)(340)로 구성된 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.
제 4 항에 있어서, 상기 위상 주파수 검출부(310)는,

클럭 버스트 구간에서 동작하여 전처리부(100)의 출력신호를 클럭신호로 인가받아 펌프업(pump up)신호로서 차지 펌프(320)로 출력하는 제 1플립플롭(311)과,

클럭 버스트 구간에서 동작하여 상기 전압제어 발진기(340)의 출력신호를 클럭신호로 인가받아 펌프 다운(pump down)신호로서 상기 차지 펌프(320)로 출력하는 제 2 플립플롭(312)과,

상기 제 1, 제 2플립플롭(311)(312)의 펌프 업, 펌프 다운 신호를 비교하여 그 위상차 신호와 상기 위상 고정 루프 제어부(200)의 제어신호를 앤드 조합하여 클럭 버스트 구간이면서 상기 위상 차가 발생된 구간에서만 상기 제 1,제 2 플립플롭(311)(312)을 동작시키는 펌프 업/다운 제어부(313)로 구성된 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.
제 1 항에 있어서, 상기 위상 정렬부(500)는,

상기 수신신호와 상기 클럭 생성부(400)의 출력신호를 곱하는 곱셈기(510)와,

그 곱셈기(510)의 출력신호를 저역 통과 필터링하여 클럭 버스트의 위상 반전 위치에서 영점 교차가 이루어지도록 하는 저역 통과 필터(520)와,

그 저역통과 필터(520)의 출력신호에서 제로 크로싱(ZERO-CROSSING) 포인트를 검출하는 제로 크로싱 검출부(530)와,

그 제로 클로싱 검출신호에 의해 제로클로싱 지점부터 업 카운팅을 하여 데이터의 시작점을 찾아서 출력하는 업 카운터(540)로 구성된 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.
제 1 항 내지 제 6 항중 어느 한 항에 있어서,

상기 송신신호의 심볼 사이에 삽입 하는 클럭 버스트 패턴은,

정상 위상(normal phase)신호(11)와, 반전 위상(reversed phase)신호(12)로 이루어지고,

페이 로드 구간(데이터) 주파수의 0.5배에 해당되는 주파수를 가지는 것을 특징으로 하는 변조방식에 무관한 클럭 복원장치.