JP2536428B2 - 同期検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期検出回路に係り、特
にディジタル通信用のクロック再生回路用の同期検出回
路に関する。

【０００２】ディジタル通信システムの受信機におい
て、復調されたディジタル信号の符号識別を行うために
は受信信号に同期したクロック信号が必要となる。この
クロック信号を受信信号から再生するために、クロック
再生回路が設けられる。かかるクロック再生回路には、
受信信号と同期させたクロック信号を出力するために、
受信信号と出力クロック信号とが同期しているか否か
（クロック再生回路が同期状態にあるか否か）を確実に
判定する同期検出回路が必要とされる。

【０００３】

【従来の技術】クロック再生回路用の同期検出回路とし
て、位相同期ループを構成するディジタル位相比較器の
出力信号の周波数スペクトラムが再生クロックと同期外
れを生じているか否かにより変化することを利用して同
期外れを検出するようにした同期検出回路が、従来より
知られている（特開昭６０−１５８７２５号公報）。

【０００４】図６はこの従来の同期検出回路の一例のブ
ロック図を示す。同図において、入力端子１は位相同期
ループ６０を介して同期検出回路７０に接続されてい
る。位相同期ループ６０は位相比較器６１の出力位相誤
差電圧をループフィルタ６２により平滑化した後電圧制
御発振器６３の制御電圧として印加し、電圧制御発振器
６３より位相比較器６１へ供給される電圧制御発振器６
３の出力発振周波数を可変制御する構成で、周知のフェ
ーズ・ロックト・ループ（ＰＬＬ）回路を構成してい
る。

【０００５】同期検出回路７０は低域フィルタ７１、検
波器７２、直流増幅器７３、シュミット回路７４及び表
示回路７５よりなり、位相比較器６１の出力位相誤差電
圧の低周波数帯域の信号成分に基づいて位相同期ループ
６０の同期状態を検出する。すなわち、位相比較器６１
は電圧制御発振器６３の出力発振周波数が入力端子１を
介して入力される受信信号の周波数に追従して変化して
いる同期状態時には、位相比較器６１の２入力信号の位
相差によるビートを含まない位相誤差電圧を出力するの
に対し、これら２入力信号が同期外れ状態にあるとき
は、位相誤差電圧中にそれら２入力信号の差の周波数の
逆数に相当する周期のビートが生じる。

【０００６】このビートは位相同期ループ６０の同期状
態時の位相誤差電圧よりもかなり大なるレベルの低周波
数成分を含むため、同期検出回路７０内の低域フィルタ
７１はこの低周波数成分を濾波して検波器７２に出力す
る。検波器７２により包絡線検波された信号は、直流増
幅器７３により直流増幅されてシュミット回路７４に入
力されここで所定レベル以上であるかどうか判定され、
所定レベル以上のときは同期外れ状態であるとして表示
回路７５により表示される。

【０００７】

【発明が解決しようとする課題】しかるに、上記の従来
の同期検出回路は受信信号が入力されない場合、位相比
較器６１よりビートが出力されないため、非同期状態で
あるにも拘らず、同期状態であるという誤った判定をす
る欠点がある。また、位相比較器６１として受信信号の
レベルにより出力レベルが変化するような位相比較器を
使用した場合、受信信号のレベルに応じてシュミット回
路７４の動作点を変更する必要があり、確実な同期／非
同期の判定が困難である。

【０００８】本発明は以上の点に鑑みなされたもので、
再生クロックの前縁のタイミングで入力データを積分し
た信号と、再生クロックの前縁を中心に所定時間進んだ
又は遅れたタイミングで入力データを積分した信号との
振幅比が、同期している時と同期が外れている時とで変
化する現象を利用することにより、上記の課題を解決し
た同期検出回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するため、位相同期ループに入力される入力データの
クロックを再生して再生クロックを得るクロック再生手
段と、再生クロックの前縁のタイミングで入力データの
積分を開始し、再生クロックの周期に等しい時間単位で
積分を行う第１の積分手段と、再生クロックの前縁に対
して所定時間ずれたタイミングで入力データの積分を開
始し、再生クロックの周期に等しい時間単位で積分を行
う第２の積分手段と、第１の積分手段の出力信号から２
値の符号を判定して復調信号を出力する符号判定器と、
復調信号の立ち上がり及び立ち下がりの各遷移を検出し
て遷移検出パルスを出力する遷移検出器と、第１及び第
２の積分手段の両出力信号の振幅を遷移検出パルスのタ
イミングで比較する振幅比較手段と、振幅比較手段の比
較結果に応じて同期検出信号を出力すると共に、同期検
出信号を記憶する同期状態記憶器とを有する構成とした
ものである。

【００１０】

【作用】位相同期ループが入力データに対して同期状態
にある時と同期状態にない時とでは、上記の第１の積分
手段の出力積分信号振幅と第２の積分手段の出力積分信
号の振幅との差が、上記遷移検出パルスのタイミングに
おいて大きく変化する。そこで、本発明では振幅比較器
により第１及び第２の積分手段の両出力信号の振幅を遷
移検出パルスのタイミングで比較し、その比較結果に基
づいて上記同期状態記憶器より同期検出信号を出力す
る。位相同期ループの入力データがない時は、同期状態
にない時と同じとなる。

【００１１】また、本発明では前記再生クロックがクロ
ック入力端子に入力され、前記遷移検出パルスがクリア
端子に入力され、再生クロックが所定数入力される間に
遷移検出パルスが一度も入力されない時に信号を出力す
るカウンタを設け、カウンタの出力信号により前記同期
状態記憶器の記憶内容を同期状態記憶器から非同期状態
を示す同期検出信号が出力されるように設定するように
したため、入力データが入力されない時でも非同期状態
を検出することができる。

【００１２】更に、本発明では前記位相同期ループ内の
位相比較器は、再生クロックの前縁に対して所定時間早
いタイミングで前記入力データの積分を開始し、再生ク
ロックの周期に等しい時間単位で積分を行う第１の積分
器と、再生クロックの前縁に対して所定時間遅いタイミ
ングで入力データの積分を開始し、再生クロックの周期
に等しい時間単位で積分を行う第２の積分器と、第１及
び第２の積分器の両出力信号の振幅差を検出して誤差信
号として出力する誤差信号生成手段とより構成されると
きは、第１の積分器又は第２の積分器を前記第２の積分
手段として用いるようにしているため、同期検出回路の
一部と位相同期ループの一部とを共用することができ
る。

【００１３】

【実施例】次に、本発明の一実施例について説明する。
図１は本発明の一実施例のブロック図を示す。本実施例
の同期検出回路３０は位相同期ループ１０と復調回路２
０の出力信号が供給される。位相同期ループ１０は位相
比較器１１、ループフィルタ１２及び電圧制御発振器１
３よりなる。

【００１４】位相同期ループ１０の位相比較器１１は、
受信信号（受信データ）ａを積分する積分器１１１ａ及
び１１１ｂと、この積分器１１１ａ及び１１１ｂの出力
信号を受信データａのビット周期（シンボル時間）に等
しい期間Ｔ保持するサンプルホールド回路１１２ａ及び
１１２ｂと、サンプルホールド回路１１２ａ及び１１２
ｂの出力信号を絶対値化する全波整流器１１３ａ及び１
１３ｂと、受信データａのパルス幅Ｔに等しい周期でタ
イミングがΔＴずつずれた３種類の制御パルスを発生す
るタイミング発生器１１４と、全波整流器１１３ａ及び
１１３ｂの各出力信号の振幅差を得るための加算器１１
５とより構成されている。

【００１５】復調回路２０はタイミング発生器１１４か
らの中心位相の制御パルスにより積分・放電を繰り返す
積分器２１と、積分器２１の出力信号を上記期間Ｔ保持
するサンプルホールド回路２２と、このサンプルホール
ド回路２２の出力信号を一定のしきい値を基に「１」、
「０」を識別する符号判定器２３と、同期ステータス信
号により符号判定器２３の出力信号をオン、オフするス
イッチ回路２４とより構成されている。積分器２１とサ
ンプルホールド回路２２とは前記第１の積分手段を構成
している。

【００１６】同期検出回路３０は、サンプルホールド回
路２２の出力信号を絶対値化する全波整流器３１と、符
号判定器２３から出力される復調信号の遷移を検出して
遷移検出パルスを出力する遷移検出器３２と、全波整流
器３１、１１３ｂの各出力信号を遷移検出器３５から遷
移検出パルスが出力された時入力信号をサンプルした後
所定時間保持するサンプルホールド回路３３及び３４
と、これらのサンプルホールド回路３３及び３４の両出
力信号の振幅を比較する振幅比較器３５と、復調信号の
遷移と遷移の間のクロック数をカウントするカウンタ３
６と、振幅比較器３５及びカウンタ３６の両出力信号の
論理和をとるＯＲ回路３７と、ＯＲ回路３７の出力信号
によりリセットされ、振幅比較器３５から出力される比
較結果を記憶する同期状態記憶部３８とより構成されて
いる。

【００１７】図２は本発明の一実施例の回路図を示す。
同図中、図１と同一構成部分には同一符号を付してあ
る。図２において、全波整流器３１は２の補数表現の４
ビットバイナリデータを絶対値化する排他的論理和回路
３１１、３１２及び３１３と加算器３１４とからなる。

【００１８】遷移検出器３２は、図１の符号判定器２３
から端子５１を介して入力される復調信号を、図１のタ
イミング発生器１１４から端子５２を介して入力される
制御パルスによりラッチするＤ型フリップフロップ３２
１と、この制御パルスの位相反転パルスにより上記復調
信号をラッチするためのインバータ３２２及びＤ型フリ
ップフロップ３２３と、Ｄ型フリップフロップ３２１及
び３２３の出力信号の論理積をとるＡＮＤ回路３２４及
び３２５と、ＡＮＤ回路３２４及び３２５の出力信号の
論理和をとるＯＲ回路３２６とよりなる。

【００１９】サンプルホールド回路３３及び３４は４ビ
ットのラッチ回路からなる。振幅比較器３５は入力デー
タの上位３ビットと上位２ビットとの加算を行うことに
より、入力データの３／４倍のデータを得る４ビット加
算器３５１と、４ビット加算器３５１の出力データとサ
ンプルホールド回路３４の出力とを比較するコンパレー
タ３５２と、コンパレータ３５２の出力信号の論理和を
とるＯＲ回路３５３と、ＯＲ回路３５３の出力信号と遷
移検出器３２の出力信号との論理積をとるＡＮＤ回路３
５４とより構成されている。

【００２０】同期状態記憶器３８は、ＡＮＤ回路３８
１、８ビットシフトレジスタ３８２及びインバータ３８
３とよりなる。シフトレジスタ３８２は遷移検出器３２
の出力パルスによってカウントアップし、振幅比較器３
５から出力されるセット信号により入力がセットされ、
ＡＮＤ回路３５４とカウンタ３６の両出力信号の論理和
をとるＯＲ回路３７の出力信号によりリセットされる。
この同期状態記憶器３８内のシフトレジスタ３８２から
端子４２へ同期検出信号が出力される。カウンタ３６は
端子５２を介して入力される制御パルスによりカウント
アップし、遷移検出器３２の出力パルスによりリセット
される６４進カウンタである。

【００２１】次に、図３乃至図５のタイムチャートを併
せ参照して本実施例の動作について説明する。まず、図
１に示した位相同期ループ１０及び復調回路２０の動作
について図３のタイムチャートと共に説明する。図３
（Ａ）に示すようにビット周期Ｔの受信データａは図１
の位相同期ループ１０内の積分器１１１ａ及び１１１ｂ
にそれぞれ入力され、ここでタイミング発生器１１４か
らの制御パルスによりビット周期Ｔに等しい期間積分さ
れる。ただし、積分器１１１ａの積分開始時間は推定さ
れる信号の変化点（すなわち、後述する再生クロックｊ
の前縁で、ここでは立ち上がり）に対し、ΔＴだけ早く
され（アーリゲート）、積分器１１１ｂのそれはΔＴだ
け遅くされている（レイトゲート）。

【００２２】これにより、積分器１１１ａからは図３
（Ｂ）にｂで示す如き積分信号が出力されてサンプルホ
ールド回路１１２ａに供給され、ここでタイミング発生
器１１４の出力制御パルスにより、積分開始時点（積分
終了時点）のレベルがサンプリングされた後上記期間Ｔ
だけレベルが保持されることにより、図３（Ｅ）にｅで
示すパルス（アーリ信号）が得られる。

【００２３】同様に、他方の積分器１１１ｂからは図３
（Ｃ）にｃで示す如き積分信号が出力されてサンプルホ
ールド回路１１２ｂに供給され、ここでタイミング発生
器１１４の出力制御パルスにより、積分開始時点（積分
終了時点）のレベルがサンプリングされた後上記期間Ｔ
だけレベルが保持されることにより、図３（Ｆ）にｆで
示すパルス（レイト信号）が得られる。

【００２４】サンプルホールド回路１１２ａ及び１１２
ｂの両出力パルスｅ及びｆは、全波整流器１１３ａ、１
１３ｂによりレベルが絶対値化された後、加算器１１５
に供給される。加算器１１５は２入力信号の一方の信号
を極性反転して他方の信号と加算することにより、加算
器１１５からは全波整流器１１３ａと１１３ｂの両出力
信号の振幅差に比例した、図３（Ｈ）に示す如き誤差信
号ｈが取り出される。

【００２５】この誤差信号ｈはループフィルタ１２を通
して電圧制御発振器１３に制御電圧として印加され、そ
の出力発振周波数を可変制御する。この電圧制御発振器
１３の出力信号はタイミング発生器１１４に基準信号と
して印加される。これにより、電圧制御発振器１３の出
力信号周波数は上記誤差信号ｈに比例して制御され、受
信データａのクロック信号に同期するように制御され
る。

【００２６】また、復調回路２０ではまず、端子１を介
して入力された受信データａを、積分器２１によりタイ
ミング発生器１１４よりの制御パルスに基づき前記期間
Ｔ毎に積分する。この積分器２１の積分開始時間は、推
定される信号の変化点であり、これにより積分器２１か
らは図３（Ｄ）にｄで示す信号が取り出される。サンプ
ルホールド回路２２はこの積分信号ｄを入力信号として
受け、タイミング発生器１１４の出力制御パルスによ
り、積分開始時点（積分終了時点）のレベルをサンプリ
ングした後上記期間Ｔだけレベルを保持することによ
り、図３（Ｇ）にｇで示すパルス（オンタイム信号）を
出力する。

【００２７】符号判定器２３は、上記のオンタイム信号
ｇと所定のしきい値とをレベル比較し、それにより
「１」、「０」の論理値の判定を行い、図４（Ａ）及び
図５（Ａ）に示すような信号ｉを出力する。スイッチ回
路２４は後述する同期検出信号（同期ステータス）ｏが
「同期」状態を示す論理値の時はオンとなり、上記の出
力信号ｉを復調信号として端子４１へ出力する。一方、
スイッチ回路２４は同期検出信号ｏが「非同期」状態を
示す論理値の時はオフとなり、符号判定器２３の出力信
号ｉの端子４１への通過を阻止する。

【００２８】上記の積分器２１の積分開始タイミング及
びサンプルホールド回路２２のホールドタイミングは、
前記したようにタイミング発生器１１４の出力制御パル
スにより制御される。例えば、ΔＴ＝Ｔ／４に設定した
場合、位相同期ループ１０が受信データａに同期してい
るときには、復調信号ｉの変化点におけるアーリ信号ｅ
及びレイト信号ｆの振幅が図３に示すように、オンタイ
ム信号ｇの振幅の１／２倍になる。

【００２９】次に、同期検出回路３０の動作について図
１、図２、図４及び図５と共に説明する。符号判定器２
３から取り出された復調信号ｉは、図２の端子５１を介
して遷移検出器３２内のＤ型フリップフロップ３２１の
データ入力端子Ｄに入力される。このＤ型フリップフロ
ップ３２１は、図１のタイミング発生器１１４から積分
器２１及びサンプルホールド回路２２に供給される制御
パルスと同じ制御パルスｊが図２の端子５２を介してク
ロック入力端子に印加される。この制御パルスｊは図４
（Ｂ）及び図５（Ｂ）に示す如く、復調信号ｉ（図４
（Ａ）、図５（Ａ））の信号変化点に同期した、周期Ｔ
で、かつ、一定幅のパルスで、再生クロックである。

【００３０】Ｄ型フリップフロップ３２１はこの復調信
号ｉを再生クロックｊの前縁（ここでは立ち上がり）で
ラッチした信号をそのＱ出力端子よりＤ型フリップフロ
ップ３２３のデータ入力端子Ｄに印加する。Ｄ型フリッ
プフロップ３２３はそのデータ入力端子Ｄの入力信号
を、インバータ３２２により極性反転した信号の立ち上
がり、すなわち再生クロックｊの後縁（ここでは立ち下
がり）でラッチした信号をそのＱ出力端子より出力す
る。また、Ｄ型フリップフロップ３２１、３２３はその
Ｑ出力端子の出力信号と逆極性の信号をそのＱバー出力
端子より出力する。

【００３１】従って、ＡＮＤ回路３２４によりＤ型フリ
ップフロップ３２１のＱ出力端子の出力信号とＤ型フリ
ップフロップ３２３のＱバー出力端子の出力信号との論
理積をとると、復調信号ｉの立ち上がり部分に同期し
た、再生クロックｊのパルス幅と同じパルス幅のパルス
が得られる。同様に、ＡＮＤ回路３２５によりＤ型フリ
ップフロップ３２３のＱ出力端子の出力信号とＤ型フリ
ップフロップ３２１のＱバー出力端子の出力信号との論
理積をとると、復調信号ｉの立ち下がり部分に同期し
た、再生クロックｊのパルス幅と同じパルス幅のパルス
が得られる。

【００３２】そこで、これらＡＮＤ回路３２４及び３２
５の両出力パルスをＯＲ回路３２を通すと、図３（Ｃ）
及び図４（Ｃ）に示す如く、復調信号ｉの立ち上がり及
び立ち下がりのそれぞれの信号変化点に対応した位置に
のみ現れるパルスｋが取り出される。このパルスｋは遷
移検出パルスとして図２のカウンタ３６のクリア端子
と、サンプルホールド回路３３、３４の各クロック端子
と、ＡＮＤ回路３５４及び３８１にそれぞれ入力され
る。

【００３３】一方、前記オンタイム信号ｇは２の補数表
現の４ビットバイナリデータである。このオンタイム信
号ｇの最上位の符号ビットと下位の各ビットとの排他的
論理和を図２に示す全波整流器３１内の排他的論理和回
路３１１、３１２及び３１３によりとられた信号が４ビ
ット加算器３１４の入力端子Ａ０、Ａ１及びＡ２にそれ
ぞれ入力される。また、オンタイム信号ｇの最上位の符
号ビットは加算器３１４の桁上げ信号入力端子Ａｉにも
入力される。

【００３４】これにより、オンタイム信号ｇが正数の場
合はそのまま加算器３１４より出力され、負数の場合は
各ビットの「１」と「０」の値が反転され、更に「１」
が加算されて加算器３１４より出力される。すなわち、
４ビット加算器３１４の出力端子からは、オンタイム信
号ｇの絶対値が取り出される。この４ビット加算器３１
４から出力されたオンタイム信号ｇの絶対値はサンプル
ホールド回路３３の４ビット入力端子に入力され、ここ
で前記遷移検出パルスｋの立ち下がりのタイミングでラ
ッチされて出力される。

【００３５】サンプルホールド回路３３の出力信号は、
上位の３ビットが加算器３５の入力端子Ａ２〜Ａ０に入
力され、上位の２ビットが加算器３５の入力端子Ｂ１及
びＢ０に入力される。これにより、サンプルホールド回
路３３の出力信号は、右へ１ビットシフトされて１／２
倍された値と、右へ２ビットシフトされて１／４倍され
た値との加算が加算器３５において行われ、それにより
３／４倍の加算結果が加算器３５より取り出されてコン
パレータ３５２の第１の４ビット入力端子Ａ０〜Ａ３に
入力される。

【００３６】一方、図１の全波整流器１１３ｂより取り
出されたレイト信号の絶対値は、図２のサンプルホール
ド回路３４の４ビット入力端子に入力され、ここで前記
遷移検出パルスｋの立ち下がりのタイミングでラッチさ
れて出力され、更にコンパレータ３５２の第２の４ビッ
ト入力端子Ｂ０〜Ｂ３に入力される。コンパレータ３５
２は、これらの第１の４ビット入力端子Ａ０〜Ａ３に入
力された第１の値（オンタイム信号ｇの絶対値の３／４
倍の値）Ａと第２の４ビット入力端子Ｂ０〜Ｂ３に入力
されたレイト信号の絶対値Ｂとを大小比較し、その比較
結果に応じて３つの出力端子のどれか一つよりハイレベ
ルの信号を出力する。

【００３７】ここで、図１に示した位相同期ループ１０
が受信データａに同期していない時には、オンタイム信
号ｇとレイト信号ｆの振幅に差がなくなるため、コンパ
レータ３５２はＡ＝Ｂ、あるいはＡ＜Ｂなる比較結果を
得、図２に示した出力端子Ａ＝Ｂ、あるいはＡ＜Ｂより
ハイレベルの信号を出力し、出力端子Ａ＞Ｂからは図５
（Ｅ）に示す如くローレベルの同期セット信号ｎを出力
する。従って、この非同期状態時はＯＲ回路３５３の出
力信号はハイレベルとなり、ＡＮＤ回路３５４をゲート
「開」状態とする。

【００３８】これにより、前記遷移検出パルスｋがＡＮ
Ｄ回路３５４を通して図５（Ｆ）に示す如くクリア信号
ｍとして取り出され、更にＯＲ回路３７を通過してシフ
トレジスタ３８２のクリア端子に印加され、これをクリ
アする。このクリアにより、シフトレジスタ３８２の各
段のフリップフロップのＱ出力端子はそれぞれローレベ
ルとなり、８段目のフリップフロップのＱ出力端子Ｑ_H
から出力端子４２には図５（Ｆ）に示す如くローレベル
の同期検出信号ｏが出力される。この同期検出信号ｏが
ローレベルであることにより、位相同期ループ１０が受
信データａと非同期状態であることがわかる。

【００３９】また、本実施例では６４進カウンタ３６の
クロック入力端子ＣＫには再生クロックｊが入力される
ようにされているが、６４進カウンタ３６はクリア入力
端子ＣＬに遷移検出パルスｋが入力されており、また出
力端子ＣＲに出力するキャリー信号が、ＯＲ回路３７を
通してシフトレジスタ３８２のクリア入力端子ＣＬに加
えられる。従って、再生クロックの６４周期の期間以上
復調信号ｉに遷移がない場合、６４進カウンタ３６から
出力されるキャリー信号によりシフトレジスタ３８２が
クリアされ、出力端子４２へ出力される同期検出信号ｏ
が非同期状態を示すローレベルとなる。

【００４０】次に、非同期状態にある位相同期ループ１
０が同期状態になった時の動作について説明する。非同
期状態の時は同期信号ｏがローレベルであり、インバー
タ３８３によりハイレベルとされた後ＡＮＤ回路３８１
に入力され、これをゲート「開」状態とする。これによ
り、前記遷移検出パルスｋがＡＮＤ回路３８１を通して
シフトレジスタ３８２のクロック入力端子ＣＫに入力さ
れる。

【００４１】一方、位相同期ループ１０が受信データａ
に同期している時は、復調信号ｉの信号変化点において
オンタイム信号ｇの振幅がレイト信号ｆの振幅の２倍に
なるので、コンパレータ３５２の出力端子Ａ＞Ｂより出
力される同期セット信号ｎが図４（Ｅ）に示す如くハイ
レベルとなる。この同期セット信号ｎはシフトレジスタ
３８２のシリアルデータ入力端子ＳＩに入力される。

【００４２】同期セット信号ｎが上記のようにハイレベ
ルに切り替わると、遷移検出パルスｋがＡＮＤ回路３８
１を通してシフトレジスタ３８２のクロック入力端子Ｃ
Ｋに入力される毎に、シリアルデータ入力端子ＳＩのハ
イレベルの入力が１段出力側に進められる。従って、図
４（Ｃ）に示すように、同期セット信号ｎがハイレベル
に切り替わってから８個目の遷移パルスｋが入力された
時点で、シフトレジスタ３８２の８段目のフリップフロ
ップのＱ出力端子Ｑ_H から出力端子４２に出力される同
期検出信号ｏが図４（Ｆ）に示す如くハイレベルに切り
替わる。

【００４３】また、これと同時にインバータ３８３の出
力信号がローレベルとなるため、ＡＮＤ回路３８１がゲ
ート「閉」状態に切り替わり、これ以降の遷移検出パル
スｋのシフトレジスタ３８２のクロック入力端子ＣＫへ
の入力が禁止される。従って、これ以降は、位相同期ル
ープ１０の同期状態が維持されている限り、シフトレジ
スタ３８２より出力される同期検出信号ｏは同期状態を
示すハイレベルに保持される。

【００４４】このように、本実施例によれば、受信デー
タａと再生クロックｊとが同期したことを同期検出信号
ｏにより確実に検出することができる。従って、本実施
例によれば、誤動作を防止するために確実なデータの伝
送が特に要求される、人工衛星の制御用データの伝送に
適用した場合、同期検出信号ｏにより非同期時の誤った
データの出力を確実に抑圧することができ、出力側回路
の誤動作を防止するのに有効である。

【００４５】なお、上記実施例では、ΔＴ＝Ｔ／４とし
た場合について説明したが、本発明はこれに限定される
ものではなく、タイミング発生器１１４の構成を実施例
と異ならせることにより、任意の値に設定することが可
能である。また、加算器３１４及び３５１のビット数、
サンプルホールド回路３３及び３４を構成するラッチ回
路のビット数、シフトレジスタ３８２の段数、カウンタ
３６の設定カウント値なども所望の適宜の値に設定する
ようにしてもよいことは勿論である。

【００４６】更に、オンタイム信号ｇとレイト信号ｆの
振幅を比較して同期判定を行うように説明したが、オン
タイム信号ｇとアーリ信号ｅの振幅を比較するようにし
ても同様に同期判定を行うことができる。また、マイク
ロプロセッサにより上記の実施例のアルゴリズムをソフ
トウェアにより処理することも可能である。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
再生クロックの前縁のタイミングで入力データを積分し
た信号と、再生クロックの前縁を中心に所定時間進んだ
又は遅れたタイミングで入力データを積分した信号との
振幅比が、位相同期ループが同期している時と同期が外
れている時とで変化することに着目し、振幅比較器によ
り第１及び第２の積分手段の両出力信号の振幅を遷移検
出パルスのタイミングで比較した比較結果に基づいて同
期状態記憶器より同期検出信号を出力するようにしたた
め、確実に同期／非同期の判定ができる。

【００４８】 また、本発明によれば、再生クロックが
所定数入力される間に遷移検出パルスが一度も入力され
ない時に、同期状態記憶器から非同期状態を示す同期検
出信号が出力されるように設定することにより、入力デ
ータが入力されない時でも非同期状態を検出できるよう
にしたため、位相同期ループが非同期状態であるにも拘
らず、同期状態と誤って判定することを防止することが
でき、正確な同期検出ができる。

【００４９】更に、本発明によれば、同期検出回路の一
部を位相同期ループの一部と共用することができるよう
な構成としたため、同期検出回路専用の回路部分を極力
少なくでき、これにより簡単な回路構成とすることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の一実施例の回路図である。

【図３】図１の動作説明用タイムチャートである。

【図４】図１及び図２の非同期時から同期時の動作説明
用タイムチャートである。

【図５】図１及び図２の同期時から非同期時の動作説明
用タイムチャートである。

【図６】従来の一例のブロック図である。

【符号の説明】

１ 受信データ入力端子 １０ 位相同期ループ １１ 位相比較器 １３ 電圧制御発振器 ２０ 復調回路 ２１、１１１ａ、１１１ｂ 積分器 ２２、３３、３４、１１２ａ、１１２ｂ サンプルホー
ルド回路 ２３ 符号判定器 ２４ スイッチ回路 ３０ 同期検出回路 ３１、１１３ａ、１１３ｂ 全波整流器 ３２ 遷移検出器 ３５ 振幅比較器 ３６ ６４進カウンタ ３８ 同期状態記憶器 １１４ タイミング発生器 １１５、３１４、３５１ 加算器 ３５１ コンパレータ ３８２ シフトレジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 位相同期ループに入力される入力データ
   のクロックを再生して再生クロックを得るクロック再生
   手段と、 該再生クロックの前縁のタイミングで該入力データの積
   分を開始し、該再生クロックの周期に等しい時間単位で
   積分を行う第１の積分手段と、 該再生クロックの前縁に対して所定時間ずれたタイミン
   グで該入力データの積分を開始し、該再生クロックの周
   期に等しい時間単位で積分を行う第２の積分手段と、 前記第１の積分手段の出力信号から２値の符号を判定し
   て復調信号を出力する符号判定器と、 該復調信号の立ち上がり及び立ち下がりの各遷移を検出
   して遷移検出パルスを出力する遷移検出器と、 前記第１及び第２の積分手段の両出力信号の振幅を該遷
   移検出パルスのタイミングで比較する振幅比較手段と、 該振幅比較手段の比較結果に応じて同期検出信号を出力
   すると共に、該同期検出信号を記憶する同期状態記憶器
   とを有することを特徴とする同期検出回路。
2. 【請求項２】 前記再生クロックがクロック入力端子に
   入力され、前記遷移検出パルスがクリア端子に入力さ
   れ、該再生クロックが所定数入力される間に該遷移検出
   パルスが一度も入力されない時に信号を出力するカウン
   タを設け、該カウンタの出力信号により前記同期状態記
   憶器の記憶内容を該同期状態記憶器から非同期状態を示
   す同期検出信号が出力されるように設定することを特徴
   とする請求項１記載の同期検出回路。
3. 【請求項３】 前記位相同期ループ内の位相比較器は、
   前記再生クロックの前縁に対して所定時間早いタイミン
   グで前記入力データの積分を開始し、該再生クロックの
   周期に等しい時間単位で積分を行う第１の積分器と、前
   記再生クロックの前縁に対して所定時間遅いタイミング
   で該入力データの積分を開始し、該再生クロックの周期
   に等しい時間単位で積分を行う第２の積分器と、該第１
   及び第２の積分器の両出力信号の振幅差を検出して誤差
   信号として出力する誤差信号生成手段とよりなり、前記
   第１の積分器又は前記第２の積分器を前記第２の積分手
   段として用いることを特徴とする請求項１記載の同期検
   出回路。