JP2003018002A - クロック信号再生回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック再生のためのＰＬＬで、受信データ
である入力データがなくなった場合に、同期判定部にお
いて雑音による誤った同期判定を防止し、雑音に追従し
て動作することを防止すると共に、短時間で初期捕捉を
可能とする。 【解決手段】 ＰＬＬ１０とこのＰＬＬの同期状態を検
出する位相同期検出回路３０とを有するクロック再生回
路で、入力データがない場合に、ＰＬＬの入力として、
入力データに代えて固定値Ａを供給するスイッチ４３を
設け、この固定値Ａとして、入力データがない場合の雑
音の平均値より大なる所定値としておくことで、同期検
出が誤ってなされることが防止される。また、入力デー
タがない場合に、電圧制御発振器１３の制御電圧を固定
値Ｂとするスイッチ１４を設け、この固定値Ｂとして、
電圧制御発振器１３の発振周波数をノミナル値から所定
値ずれた値としておくことで、入力データの供給が再開
されたときの初期捕捉が短時間で可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック再生回路に
関し、特に入力データからこの入力データに同期したク
ロックを再生するための位相同期ループ機能及びその同
期状態を検出する同期検出機能を有するクロック再生回
路に関するものである。

【０００２】

【従来の技術】ディジタル通信システムの受信機におい
ては、復調されたディジタル信号の符号識別を行うため
に受信信号に同期したクロック信号（以下、単にクロッ
クと称す）が必要となる。このクロックを受信信号から
再生するために、クロック再生回路が用いられる。この
クロック再生回路は位相同期ループ回路構成であり、一
般にＰＬＬ(Phase Locked Loop)回路として広く知られ
たものである。

【０００３】この位相同期ループ回路の一例が特開平７
−８７０７１号公報に開示されている。この公報におい
ては、上述した位相同期ループの他に、この位相同期ル
ープが同期状態にあるかどうか（受信信号と再生クロッ
クとが同期しているかどうか）を確実に判定するための
位相同期検出回路も開示されており、またこの位相同期
ループによる再生クロックを用いた復調回路も開示され
ている。

【０００４】図５に、この特開平７−８７０７１号公報
に開示のブロック図を示している。図５を参照すると、
位相同期ループ１０と、復調回路２０と、同期検出回路
３０とが示されており、同期検出回路３０は位相同期ル
ープ１０と復調回路２０の出力信号が供給される。位相
同期ループ１０は位相比較器１１、ループフィルタ１２
及び電圧制御発振器１３よりなる。

【０００５】位相同期ループ１０の位相比較器１１は、
入力データ１である受信信号（受信データ）ａを積分す
る積分器１１１ａ及び１１１ｂと、この積分器１１１ａ
及び１１１ｂの出力信号を受信データａのビット周期
（シンボル時間）に等しい期間Ｔ保持するサンプルホー
ルド回路１１２ａ及び１１２ｂと、サンプルホールド回
路１１２ａ及び１１２ｂの出力信号を絶対値化する全波
整流器１１３ａ及び１１３ｂと、受信データａのパルス
幅Ｔに等しい周期でタイミングがΔＴずつずれた３種類
の制御パルスを発生するタイミング発生器１１４と、全
波整流器１１３ａ及び１１３ｂの各出力信号の振幅差を
得るための加算器１１５とより構成されている。

【０００６】復調回路２０はタイミング発生器１１４か
らの中心位相の制御パルスにより積分・放電を繰り返す
積分器２１と、積分器２１の出力信号を上記期間Ｔ保持
するサンプルホールド回路２２と、このサンプルホール
ド回路２２の出力信号を一定のしきい値を基に「１」、
「０」を識別する符号判定器２３と、同期ステータス信
号により符号判定器２３の出力信号をオン、オフするス
イッチ回路２４とより構成されている。積分器２１とサ
ンプルホールド回路２２とは第１の積分手段を構成して
いる。

【０００７】同期検出回路３０は、サンプルホールド回
路２２の出力信号を絶対値化する全波整流器３１と、符
号判定器２３から出力される復調信号の遷移を検出して
遷移検出パルスを出力する遷移検出器３２と、全波整流
器３１，１１３ｂの各出力信号を遷移検出器３５から遷
移検出パルスが出力された時入力信号をサンプルした後
所定時間保持するサンプルホールド回路３３及び３４
と、これらのサンプルホールド回路３３及び３４の両出
力信号の振幅を比較する振幅比較器３５と、復調信号の
遷移と遷移の間のクロック数をカウントするカウンタ３
６と、振幅比較器３５及びカウンタ３６の両出力信号の
論理和をとるＯＲ回路３７と、ＯＲ回路３７の出力信号
によりリセットされ、振幅比較器３５から出力される比
較結果を記憶する同期状態記憶部３８とより構成されて
いる。

【０００８】図５の動作を図６のタイミングチャートを
参照しつつ説明する。図６（Ａ）示すようにビット周期
Ｔの受信データａは図５の位相同期ループ１０内の積分
器１１１ａ及び１１１ｂにそれぞれ入力され、ここでタ
イミング発生器１１４からの制御パルスによりビット周
期Ｔに等しい期間積分される。ただし、積分器１１１ａ
の積分開始時間は推定される信号の変化点（すなわち、
後述する再生ブロックｊの前縁で、ここでは立ち上が
り）に対し、ΔＴだけ早くされ（アーリゲート）、積分
器１１１ｂのそれはΔＴだけ遅くされている（レイトゲ
ート）。

【０００９】これにより、積分器１１１ａからは図６
（Ｂ）にｂで示す如き積分信号が出力されてサンプルホ
ールド回路１１２ａに供給され、ここでタイミング発生
器１１４の出力制御パルスにより、積分開始時点（積分
終了時点）のレベルがサンプリングされた後上記期間Ｔ
だけレベルが保持されることにより、図６（Ｅ）にｅで
示すパルス（アーリ信号）が得られる。

【００１０】同様に、他方の積分器１１１ｂからは図６
（Ｃ）にｃで示す如き積分信号が出力されてサンプルホ
ールド回路１１２ｂに供給され、ここでタイミング発生
器１１４の出力制御パルスにより、積分開始時点（積分
終了時点）のレベルがサンプリングされた後上記期間Ｔ
だけレベルが保持されることにより、図６（Ｆ）にｆで
示すパルス（レイト信号）が得られる。

【００１１】サンプルホールド回路１１２ａ及び１１２
ｂの両出力パルスｅ及びｆは、全波整流器１１３ａ，１
１３ｂによりレベルが絶対値化された後、加算器１１５
に供給される。加算器１１５は２入力信号の一方の信号
を極性反転して他方の信号と加算することにより、加算
器１１５からは全波整流器１１３ａと１１３ｂの両出力
信号の振幅差に比例した、図６（Ｈ）に示す如き誤差信
号ｈが取り出される。

【００１２】この誤差信号ｈはループフィルタ１２を通
して電圧制御発振器１３に制御電圧として印加され、そ
の出力発振周波数を可変制御する。この電圧制御発振器
１３の出力信号はタイミング発生器１１４に基準信号と
して印加される。これにより、電圧制御発振器１３の出
力信号周波数は上記誤差信号ｈに比例して制御され、受
信データａのクロック信号に同期するように制御され
る。

【００１３】また、復調回路２０ではまず、端子１を介
して入力された受信データａを、積分器２１によりタイ
ミング発生器１１４よりの制御パルスに基づき前記期間
Ｔ毎に積分する。この積分器２１の積分開始時間は、推
定される信号の変化点であり、これにより積分器２１か
らは図６（Ｄ）にｄで示す信号が取り出される。サンプ
ルホールド回路２２はこの積分信号ｄを入力信号として
受け、タイミング発生器１１４の出力制御パルスによ
り、積分開始時間（積分終了時点）のレベルをサンプリ
ングした後上記期間Ｔだけレベルを保持することによ
り、図６（Ｇ）にｇで示すパルス（オンタイム信号）を
出力する。

【００１４】符号判定器２３は、上記のオンタイム信号
ｇと所定のしきい値とをレベル比較し、それにより
「１」、「０」の論理値の判定を行い、スイッチ回路２
４を介して出力端子４１に対して復調データｉを出力す
る。スイッチ回路２４は後述する同期検出信号（同期ス
テータス）ｏが「同期」状態を示す論理値の時はオンと
なり、上記の出力信号ｉを復調信号として端子４１へ出
力する。一方、スイッチ回路２４は同期検出信号ｏが
「非同期」状態を示す論理値の時はオフとなり、符号判
定器２３の出力信号ｉの端子４１へ通過を阻止する。

【００１５】上記の積分器２１の積分開始タイミング及
びサンプルホールド回路２２のホールドタイミングは、
前記したようにタイミング発生器１１４の出力制御パル
スにより制御される。例えば、ΔＴ＝Ｔ／４に設定した
場合、位相同期ループ１０が受信データａに同期してい
るときには、復調信号ｉの変化点におけるアーリ信号ｅ
及びレイト信号ｆの振幅が図６に示すように、オンタイ
ム信号ｇの振幅の１／２倍になる。

【００１６】次に同期検出回路３０の動作について説明
する。同期検出回路３０では、位相同期ループ１０及び
復調回路２０で得られるレイト信号ｆの振幅とオンタイ
ム信号ｇの振幅とを比較し、位相同期ループ１０の同期
状態の判定を行っている。レイト信号ｆとオンタイム信
号ｇとは、互いに正負の値をとり、かつ変化のタイミン
グがずれているために直接比較はできない。そこで、全
波整流器１１３ｂ及び３１で全波整流を行って正の振幅
に変換後、サンプルホールド回路３３，３４により同じ
タイミングで振幅をホールドし、サンプルホールド後の
値を振幅比較器３５で比較して同期判定を行っている。

【００１７】振幅比較器３５では、予め定められた閾値
以上振幅差がある場合に「同期」状態と判定し、同期信
号ｎを出力する。逆に、予め定められた閾値より小さい
振幅差がある場合「非同期」状態と判定し、非同期信号
ｍを出力する。振幅比較器３５から出力される同期信号
ｎ及び非同期信号ｍに基づいて、同期判定結果が同期状
態記憶器３８により保持され、同期ステータスｏとして
出力される。

【００１８】上記判定結果は復調信号ｉに遷移があった
タイミングのみ有効であることから、復調信号ｉの遷移
を遷移検出器３２で検出し、遷移検出器３２の出力信号
である遷移信号ｋに基づいてサンプルホールド回路３
３，３４のホールドを行っている。また、長期間復調信
号ｉに遷移がない場合には、振幅比較器３５の判定結果
は無効であるので、遷移信号ｋの発生間隔をカウンタ３
６で計測し、一定期間遷移が発生しない場合、同期状態
記憶器３８をオアゲート３７を介してリセットし、同期
ステータスｏを「非同期」状態としているのである。

【００１９】

【発明が解決しようとする課題】上述した図５に示す従
来の回路構成では、受信データがなく雑音のみになった
場合には、同期検出回路３０において、同期判定が誤っ
てなされることがあり、「非同期」状態であるにもかか
わらず「同期」状態を示すステータスを出力することで
ある。その理由は、再生クロックの前縁のタイミングで
入力データを積分した信号ｇと、再生クロックの前縁に
対して所定時間進んだまたは遅れたタイミングで入力信
号を積分した信号ｆとの振幅比（差）が、同期している
ときと同期が外れているときとで変化する現象を利用し
て、同期外れを検出しているが、その振幅比（差）が２
倍程度しかないために、雑音のみの入力に対しては、原
理的に同期測定誤りが生ずることは避けられない。ま
た、雑音入力を積分すると、振幅比較器３５の動作範囲
外の小さな値となる場合があり、正確な同期検出ができ
ないためである。

【００２０】本発明の目的は、受信データである入力デ
ータがなくなった場合に、同期判定部において雑音によ
る誤った同期判定を防止することが可能なクロック再生
回路を提供することである。

【００２１】本発明の他の目的は、入力データがなくな
った場合に、雑音に追従して動作することを防止すると
共に、短時間で初期捕捉（同期確立）が可能なクロック
再生回路を提供することである。

【００２２】

【課題を解決するための手段】本発明によれば、電圧制
御発振手段、この電圧制御発振手段による発振クロック
の前縁タイミングに対して前後に所定時間だけずれたタ
イミングで入力データの積分をそれぞれ開始して前記発
振クロックの周期に等しい時間単位で積分を行う第一及
び第二の積分手段、これ等第一及び第二の積分手段の積
分出力に基づいて前記入力デーと前記発振クロックとの
位相差を生成して前記電圧制御発振器の制御電圧とする
位相比較手段を有し、前記入力データに同期した再生ク
ロックを生成するための位相同期ループと、前記発振ク
ロックの前縁タイミングで入力データの積分を開始し、
前記発振クロックの周期に等しい時間単位で積分を行う
第三の積分手段、この第三の積分手段の積分出力と前記
第二の積分手段の積分出力と比較する比較手段を有し、
この比較結果に応じて前記位相同期ループの同期検出を
行う同期検出回路と、を含むクロック再生回路であつ
て、前記第三の積分手段の出力と所定の基準値とを比較
する比較手段と、この比較結果に応じて前記入力データ
と第一の固定値とを切替え制御する入力切替え手段とを
含むことを特徴とするクロック再生回路が得られる。

【００２３】そして、前記第一の固定値は前記入力デー
タがない場合の雑音の平均値より大なる値であることを
特徴とし、また前記比較手段の比較結果に応じて前記制
御電圧と第二の固定値とを切替え制御する制御電圧切替
え手段を、更に含むことを特徴とする。そして、前記第
二の固定値は前記電圧制御発振器の発振周波数が前記入
力データのノミナル周波数から所定値ずれる様な値であ
ることを特徴とする。

【００２４】本発明の作用を述べる。入力データに位相
同期したクロックを再生するための位相同期ループ（Ｐ
ＬＬ）機能と、このＰＬＬの同期状態を検出する位相同
期検出機能とを有するクロック再生回路において、入力
データがない場合には、ＰＬＬの入力として、入力デー
タに代えて第一の固定値を供給するよう切替える切替え
回路を設け、この第一の固定値として、入力データがな
い場合の雑音の平均値より大なる所定値としておくこと
で、位相同期検出器機能部における同期検出が誤ってな
されることが防止される。

【００２５】また、入力データがない場合には、電圧制
御発振器の制御電圧を第二の固定値に切替える切替え回
路を更に設け、この第二の固定値として、電圧制御発振
器の発振周波数をノミナル値から所定値ずれた発振周波
数に対応する値としておくことで、入力データの供給が
再開されたときの初期捕捉が短時間で可能となる。

【００２６】

【発明の実施の形態】以下に図面を参照して本発明の実
施例につき詳述する。図１は本発明の実施例の回路構成
図であり、図５と同等部分は同一符号にて示している。
図５の従来構成と異なる部分についてのみ説明する。図
１において、位相同期ループ１０への入力データ供給端
子１と積分器１１１ａ，１１ｂとの間にスイッチ回路４
３を設け、また位相同期ループ１０内のループフィルタ
１２と電圧制御発振器１３との間に、スイッチ回路１４
を設けている。

【００２７】スイッチ回路４３は、位相同期ループ１０
への入力として、入力データ１と固定値Ａとを切替える
ためのものであり、またスイッチ回路１４は、電圧制御
発振器１３の制御電圧として、ループフィルタ１２の出
力と固定値Ｂとを切替えるものである。これ等スイッチ
回路４３，１４の切替え制御は、同期検出回路３０内に
新たに設けられた振幅比較器３９の比較出力によりなさ
れる。この振幅比較器３９は、全波整流器３１の出力す
なわち、復調回路２０内の積分器２１による積分出力ｄ
をサンプルホールド回路２２で保持した信号ｇに応じた
振幅と基準値とを比較する。

【００２８】これ等新たに追加したスイッチ回路４３，
１４及び振幅比較器３９を除く回路の動作は、図５のそ
れと同等であり、図６のタイミングチャートに従って動
作するので、その説明は省略し、新たに追加した機能に
ついての動作を以下に説明する。

【００２９】振幅比較器３９で入力信号「信号無し」と
判定され場合、位相同期ループ１０には、スイッチ回路
４３から固定値Ａが入力される。この場合位相同期ルー
プ内の２つの積分器１１１ａ，１１１ｂの出力が等しく
なるので、加算器１１５から出力される誤差信号ｈがゼ
ロとなる。この固定値Ａは、入力信号がない場合に入力
される雑音の平均値より大きな値とする。これにより、
「信号無し」の場合、位相同期ループ１０の「同期」、
「非同期」を判定する振幅比較器３５の判定出力が確実
に「非同期」状態となる。

【００３０】固定値Ｂは、電圧制御発振器１３の発振周
波数が入力信号のノミナル周波数から少しずれた値とな
るような値に設定する。これにより、同期可能なレベル
の信号が入力された場合、入力信号を積分する積分器２
１の出力ｄの振幅が上記周波数差に応じて周期的に変化
するので、入力信号の有無の判定をその初期位相に係わ
らず、確実に行なえる。もし、電圧制御発振器１３の発
振周波数をノミナル値に一致させている場合、入力信号
の周波数とほぼ一致する可能性が有る。この様に周波数
がほぼ一致しており且つ、入力信号のビットの始まりの
タイミングと積分器の積分タイミングのずれが約１／２
ビットになっている場合、初期捕捉時に良く使用される
「１」、「０」データの繰り返しのプリアンブルが入力
されると、積分器２１の積分出力がほぼゼロとなり、正
常な入力信号が入力されていても、「信号有り」と判定
できなくなる問題がある。

【００３１】受信データａの遷移点と積分器２１の積分
開始点とが一致し、オンタイム信号ｇが最大になる場合
のタイムチャートを図２に示す。また、受信データａの
変化点と積分器２１の積分開始点が１／２ビットずれ、
オンタイム信号ｇが最小になる場合のタイムチャートを
図３に示す。電圧制御発振器１３の発振周波数によって
決定される積分器２１の積分開始信号の周期Ｔｉと受信
データａのビット周期Ｔとが一致していない場合（非同
期状態）、オンタイム信号ｇの振幅は図２に示した最大
値から図３に示した最小値の間で変化しており、オンタ
イム信号ｇの絶対値は図４の様に周期的な変化をする。
オンタイム信号ｇの絶対値が変化する周期Ｔｂは、積分
開始信号の周期Ｔｉとビット周期Ｔの偏差とビットレー
トにより決定され、ビットレートが１ｋｂｐｓ、偏差が
１×（１０の−６乗）の場合Ｔｂは約１，０００秒にな
る。

【００３２】入力信号の有無は、オンタイム信号ｇの絶
対値が基準値を越えているかどうかを比較器３９で比較
して判定している。比較器３９に入力する基準値をオン
タイム信号ｇの最大振幅の１／２に設定した場合、Ｔｂ
が約１，０００秒となる前記の例では、約５００秒間入
力信号無しと判定される期間が存在し正常な初期捕捉が
できなくなる。

【００３３】本発明では、上記問題を解決するために、
電圧制御発振器１３の周波数をノミナル値からずらす構
成としている。一例として、電圧制御発振器１３の周波
数偏差を５％に設定すると、Ｔｂは約１，０００秒から
約２１ミリ秒に短縮でき、短時間で信号の有無を判定で
きる。また、基準値を上記の値に設定した場合、受信デ
ータａの遷移点と積分器２１の積分開始点ずれが１／２
ビット以下でないと入力信号有りと判定されない。従っ
て、入力信号有りと判定され、位相同期ループ１０の入
力が固定値Ａから受信データａに切り替えられた時点の
位相誤差は、１／２ビット以下になり、位相同期ループ
１０の同期捕捉が短時間で行なえる。

【００３４】なお、上記実施例では、入力信号が無い場
合の電圧制御発振器の周波数をノミナル値から５％ずら
した場合について説明したが、本発明はこれに限定され
るものではなく、任意の値に設定することができる。ま
た、電圧制御発振器を数値制御発振器など周波数の変更
が可能な他の発振器に置き換えることが可能である。更
には、マイクロプロセッサにより上記実施例のアルゴリ
ズムをソフトウエアにより処理することも可能である。

【００３５】

【発明の効果】本発明による第１の効果は、正規の入力
信号が無い時に入力される雑音により、誤った同期判定
を行なうことが防止でき、同期判定結果を使用したスケ
ルチ動作を確実に行なえることである。その理由は、入
力信号を積分してサンプルホールド後、全波整流してあ
る基準振幅値と比較することにより入力の有無を判定
し、入力が無い場合位相同期ループの入力を固定値とす
ることにより、位相同期ループに雑音が入力されなくな
るためである。

【００３６】また本発明による第２の効果は、入力信号
の初期位相にかかわらず、短時間で初期捕捉が行なえる
ことである。その理由は、初期捕捉時に位相同期ループ
内の電圧制御発振器の発振周波数をノミナル値からずら
しておくことにより、受信データの遷移点とオンタイム
積分器の積分開始点のずれに伴うオンタイム積分器出力
の低下時間を短縮できること、及び受信データの遷移点
とオンタイム積分器の積分開始点のずれが小さくなって
積分器の出力に十分な出力が得られた段階で、入力信号
有りと判定し位相同期ループの入力を固定値から受信デ
ータに切り替えることにより、位相同期ループの引き込
み時間が短縮できるためである。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１の受信データの遷移点とオンタイム積分器
の積分開始点が一致した場合の動作説明用タイムチャー
トである。

【図３】図１の受信データの遷移点とオンタイム積分器
の積分開始点が１／２ビットずれた場合の動作説明用タ
イムチャートである。

【図４】図１の受信データの遷移周期とオンタイム積分
器の積分周期がずれている場合の動作説明用タイムチャ
ートである。

【図５】従来の一例のブロック図である。

【図６】従来例及び本発明の動作例を示すタイミングチ
ャートである。

【符号の説明】

１ 受信データ入力端子 １０ 位相同期ループ １１ 位相比較器 １２ ループフィルタ １３ 電圧制御発振器 ２０ 復調回路 ２１，１１１ａ，１１１ｂ 積分器 ２２，３３，３４，１１２ａ，１１２ｂ サンプルホー
ルド回路 ２３ 符号判定器 １４，２４，４３ スイッチ回路 ３０ 同期検出回路 ３１，１１３ａ，１１３ｂ 全波整流器 ３２ 遷移検出器 ３５，３９ 振幅比較器 ３６ カウンタ ３７ ＯＲ回路 ３８ 同期状態記憶器 ４１ 復調信号出力端子 ４２ 同期ステータス信号出力端子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB02 CC01 CC21 CC41 DD02 DD06 DD09 DD13 DD17 EE09 EE15 GG19 HH10 JJ09 KK29 5K047 AA02 AA04 AA13 GG11 MM35 MM46 MM50 MM62 MM63

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振手段、この電圧制御発振手
   段による発振クロックの前縁タイミングに対して前後に
   所定時間だけずれたタイミングで入力データの積分をそ
   れぞれ開始して前記発振クロックの周期に等しい時間単
   位で積分を行う第一及び第二の積分手段、これ等第一及
   び第二の積分手段の積分出力に基づいて前記入力デーと
   前記発振クロックとの位相差を生成して前記電圧制御発
   振器の制御電圧とする位相比較手段を有し、前記入力デ
   ータに同期した再生クロックを生成するための位相同期
   ループと、 前記発振クロックの前縁タイミングで入力データの積分
   を開始し、前記発振クロックの周期に等しい時間単位で
   積分を行う第三の積分手段、この第三の積分手段の積分
   出力と前記第二の積分手段の積分出力と比較する比較手
   段を有し、この比較結果に応じて前記位相同期ループの
   同期検出を行う同期検出回路と、を含むクロック再生回
   路であつて、 前記第三の積分手段の出力と所定の基準値とを比較する
   比較手段と、 この比較結果に応じて前記入力データと第一の固定値と
   を切替え制御する入力切替え手段とを含むことを特徴と
   するクロック再生回路。
2. 【請求項２】 前記第一の固定値は前記入力データがな
   い場合の雑音の平均値より大なる値であることを特徴と
   する請求項１記載のクロック再生回路。
3. 【請求項３】 前記比較手段の比較結果に応じて前記制
   御電圧と第二の固定値とを切替え制御する制御電圧切替
   え手段を、更に含むことを特徴とする請求項１または２
   記載のクロック再生回路。
4. 【請求項４】 前記第二の固定値は、前記電圧制御発振
   器の発振周波数が前記入力データのノミナル周波数から
   所定値ずれる様な値であることを特徴とする請求項３記
   載のクロック再生回路。