KR102599059B1 - 트랜지션 검출기 및 이를 포함하는 클록 데이터 복원기 - Google Patents

Abstract

본 발명의 트랜지션 검출기는, 제1 보상 클록 신호에 따라, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공하는 제1 적분기; 제2 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공하는 제2 적분기; 및 제3 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공하는 제3 적분기를 포함하고, 상기 제1 적분 신호 및 상기 제2 적분 신호가 제1 기준 전압보다 크고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작을 때, 상기 제1 트레이닝 패턴 신호의 트랜지션 발생을 검출할 수 있다.

Description

트랜지션 검출기 및 이를 포함하는 클록 데이터 복원기{TRANSITION DETECTOR AND CLOCK DATA RECOVERY UNIT INCLUDING THE SAME}

본 발명은 트랜지션 검출기 및 이를 포함하는 클록 데이터 복원기에 관한 것이다.

송신기와 수신기가 단일 채널(single channel)로 연결되는 송수신 시스템에서 신호의 품질 저하(degradation)를 야기하는 주된 노이즈는 부호간 간섭(inter-symbol interference, ISI)이다.

송신기와 수신기가 복수의 채널들로 연결되는 고속 병렬 링크 시스템(high-speed parallel link system)에서는 부호간 간섭과 더불어 크로스토크-유도 지터(crosstalk-induced jitter, CIJ)가 더 발생하게 된다.

수신기 측에서는 복수의 채널들 각각에 대응하는 복수의 클록 데이터 복원기들(clock data recovery units)을 사용하기 때문에, 클록 데이터 복원기들에 필요한 칩 면적(chip area)이 넓게 요구되고, 소비 전력 및 구성 비용이 상승하는 문제점이 있다.

클록 데이터 복원기는 클록 신호 복원을 위해서 트랜지션 검출기를 필요로 하는데, 종래의 트랜지션 검출기는 트랜지션 검출을 위해 디지털 데이터를 이용한다. 따라서, 종래의 트랜지션 검출기는 트랜지션이 발생한 특정 시점이 아닌 특정 UI(unit interval)만 검출할 수 있기 때문에, 부호간 간섭 및 크로스토크-유도 지터에 강인한 클록 신호를 복원하는데 한계가 있다.

해결하고자 하는 기술적 과제는, 부호간 간섭 및 크로스토크-유도 지터에 강인한 클록 신호를 복원할 수 있는 트랜지션 검출기 및 이를 포함하는 클록 데이터 복원기를 제공하는 데 있다.

본 발명의 한 실시예에 따른 트랜지션 검출기는, 제1 보상 클록 신호에 따라, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공하는 제1 적분기; 제2 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공하는 제2 적분기; 및 제3 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공하는 제3 적분기를 포함하고, 상기 제1 적분 신호 및 상기 제2 적분 신호가 제1 기준 전압보다 크고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작을 때, 상기 제1 트레이닝 패턴 신호의 트랜지션 발생을 검출한다.

상기 제2 보상 클록 신호는 상기 제1 보상 클록 신호보다 위상이 지연되고, 상기 제3 보상 클록 신호는 상기 제2 보상 클록 신호보다 위상이 지연될 수 있다.

상기 트랜지션 검출기는, 상기 제1 적분 신호가 상기 제1 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제1 적분 신호가 상기 제1 기준 전압보다 작은 경우 논리 값 0을 출력하는 제1 비교기; 상기 제2 적분 신호가 상기 제1 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제2 적분 신호가 상기 제1 기준 전압보다 작은 경우 논리 값 0을 출력하는 제2 비교기; 및 상기 제3 적분 신호가 상기 제1 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작은 경우 논리 값 0을 출력하는 제3 비교기를 더 포함할 수 있다.

상기 트랜지션 검출기는, 상기 제1 비교기 및 상기 제2 비교기의 출력 값들을 입력받는 제1 NAND 게이트; 및 상기 제1 NAND 게이트 및 상기 제3 비교기의 출력 값들을 입력받는 제1 NOR 게이트를 더 포함할 수 있다.

상기 트랜지션 검출기는, 상기 NOR 게이트의 출력 값을 반전시켜 제1 검출 신호를 출력하는 제1 인버터를 더 포함할 수 있다.

상기 트랜지션 검출기는, 턴-온 레벨의 초기화 신호에 대응하여 트레이닝 모드의 제1 모드 신호를 제공하는 제1 모드 신호 유지부를 더 포함하고, 상기 제1 모드 신호 유지부는 턴-온 레벨의 상기 초기화 신호 공급 이후 첫 번째 턴-온 레벨의 상기 제1 검출 신호에 대응하여 노멀 모드의 상기 제1 모드 신호를 제공하고, 이후 상기 제1 검출 신호의 레벨 변경과 무관하게 상기 노멀 모드의 상기 제1 모드 신호를 유지할 수 있다.

상기 제1 모드 신호 유지부는: 게이트 전극에 상기 제1 검출 신호를 인가받고, 일전극이 제1 전원에 연결되고, 타전극이 제1 센싱 노드에 연결되는 제1 트랜지스터; 일전극이 상기 제1 전원에 연결되고, 타전극이 상기 제1 센싱 노드에 연결되는 제2 트랜지스터; 게이트 전극에 상기 초기화 신호를 인가받고, 일전극이 상기 제1 센싱 노드에 연결되고, 타전극이 제2 전원에 연결되는 제3 트랜지스터; 및 입력단이 상기 제1 센싱 노드에 연결되고, 출력단이 상기 제2 트랜지스터의 게이트 전극에 연결된 제2 인버터를 포함할 수 있다.

상기 제1 모드 신호 유지부는: 입력단이 상기 제1 센싱 노드에 연결된 제3 인버터; 및 입력단이 상기 제3 인버터의 출력단과 연결되고, 상기 제1 모드 신호를 출력하는 제4 인버터를 더 포함할 수 있다.

상기 트랜지션 검출기는, 제1 보상 클록 신호에 따라, 제2 트레이닝 패턴 신호를 적분하여 제4 적분 신호를 제공하는 제4 적분기; 제2 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제5 적분 신호를 제공하는 제5 적분기; 및 제3 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제6 적분 신호를 제공하는 제6 적분기를 더 포함하고, 상기 제4 적분 신호 및 상기 제5 적분 신호가 제2 기준 전압보다 작고, 상기 제6 적분 신호가 상기 제2 기준 전압보다 클 때, 상기 제2 트레이닝 패턴 신호의 트랜지션 발생을 검출할 수 있다.

상기 트랜지션 검출기는, 상기 제4 적분 신호가 상기 제2 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제4 적분 신호가 상기 제2 기준 전압보다 작은 경우 논리 값 0을 출력하는 제4 비교기; 상기 제5 적분 신호가 상기 제2 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제5 적분 신호가 상기 제2 기준 전압보다 작은 경우 논리 값 0을 출력하는 제5 비교기; 및 상기 제6 적분 신호가 상기 제2 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제6 적분 신호가 상기 제2 기준 전압보다 작은 경우 논리 값 0을 출력하는 제6 비교기를 더 포함할 수 있다.

상기 트랜지션 검출기는, 상기 제4 비교기 및 상기 제5 비교기의 출력 값들을 입력받는 제2 NOR 게이트; 및 상기 제2 NOR 게이트 및 상기 제6 비교기의 출력 값들을 입력받고, 제2 검출 신호를 출력하는 제2 NAND 게이트를 더 포함할 수 있다.

상기 트랜지션 검출기는, 턴-온 레벨의 상기 초기화 신호에 대응하여 트레이닝 모드의 제2 모드 신호를 제공하는 제2 모드 신호 유지부를 더 포함하고, 상기 제2 모드 신호 유지부는 턴-온 레벨의 상기 초기화 신호 공급 이후 첫 번째 턴-온 레벨의 상기 제2 검출 신호에 대응하여 노멀 모드의 상기 제2 모드 신호를 제공하고, 이후 상기 제2 검출 신호의 레벨 변경과 무관하게 상기 노멀 모드의 상기 제2 모드 신호를 유지할 수 있다.

상기 제2 모드 신호 유지부는: 게이트 전극에 상기 제2 검출 신호를 인가받고, 일전극이 상기 제1 전원에 연결되고, 타전극이 제2 센싱 노드에 연결되는 제4 트랜지스터; 일전극이 상기 제1 전원에 연결되고, 타전극이 상기 제2 센싱 노드에 연결되는 제5 트랜지스터; 게이트 전극에 상기 초기화 신호를 인가받고, 일전극이 상기 제2 센싱 노드에 연결되고, 타전극이 상기 제2 전원에 연결되는 제6 트랜지스터; 및 입력단이 상기 제2 센싱 노드에 연결되고, 출력단이 상기 제5 트랜지스터의 게이트 전극에 연결된 제5 인버터를 포함할 수 있다.

상기 제2 모드 신호 유지부는: 입력단이 상기 제2 센싱 노드에 연결된 제6 인버터; 및 입력단이 상기 제6 인버터의 출력단과 연결되고, 상기 제2 모드 신호를 출력하는 제7 인버터를 더 포함할 수 있다.

상기 제1 트레이닝 패턴 신호는 1 주기 중 1 UI 동안 하강 펄스를 포함하며 1 주기 중 나머지 UI들 동안 하이 레벨을 유지하고, 상기 제2 트레이닝 패턴 신호는 1 주기 중 1 UI 동안 상승 펄스를 포함하며 1 주기 중 나머지 UI들 동안 로우 레벨을 유지할 수 있다.

상기 제1 트레이닝 패턴 신호는 1 주기 중 1 UI 동안 하강 펄스를 포함하고, 상기 제2 트레이닝 패턴 신호는 1 주기 중 1 UI 동안 상승 펄스를 포함할 수 있다.

본 발명의 한 실시예에 따른 클록 데이터 복원기는, 제1 보상 클록 신호에 따라, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공하는 제1 적분기; 상기 제1 보상 클록 신호보다 위상이 지연된 제2 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공하는 제2 적분기; 및 상기 제2 보상 클록 신호보다 위상이 지연된 제3 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공하는 제3 적분기를 포함하고, 상기 제1 적분 신호 및 상기 제2 적분 신호가 제1 기준 전압보다 크고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작을 때, 상기 제3 보상 클록 신호의 위상을 제1 위상으로 저장한다.

상기 클록 데이터 복원기는, 상기 제1 보상 클록 신호에 따라, 제2 트레이닝 패턴 신호를 적분하여 제4 적분 신호를 제공하는 제4 적분기; 상기 제2 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제5 적분 신호를 제공하는 제5 적분기; 및 상기 제3 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제6 적분 신호를 제공하는 제6 적분기를 더 포함하고, 상기 제4 적분 신호 및 상기 제5 적분 신호가 제2 기준 전압보다 작고, 상기 제6 적분 신호가 상기 제2 기준 전압보다 클 때, 상기 제3 보상 클록 신호의 위상을 제2 위상으로 저장할 수 있다.

상기 클록 데이터 복원기는, 상기 제1 위상 및 상기 제2 위상 중 더 지연된 위상을 갖는 상기 제3 보상 클록 신호를 샘플링 클록 신호로 제공할 수 있다.

상기 제1 트레이닝 패턴 신호는 1 주기 중 1 UI 동안 하강 펄스를 포함하며 1 주기 중 나머지 UI들 동안 하이 레벨을 유지하고, 상기 제2 트레이닝 패턴 신호는 1 주기 중 1 UI 동안 상승 펄스를 포함하며 1 주기 중 나머지 UI들 동안 로우 레벨을 유지할 수 있다.

본 발명에 따른 트랜지션 검출기 및 이를 포함하는 클록 데이터 복원기는 부호간 간섭 및 크로스토크-유도 지터에 강인한 클록 신호를 복원할 수 있다.

도 1은 본 발명의 한 실시예에 따른 수신기 및 이를 포함하는 송수신기를 설명하기 위한 도면이다.
도 2는 한 송신 신호에 대한 수신 신호를 설명하기 위한 도면이다.
도 3은 다른 송신 신호에 대한 수신 신호를 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 수신 유닛을 설명하기 위한 도면이다.
도 5는 인접 채널의 인접 수신 신호와 대상 채널의 수신 신호의 관계에 따른 모드를 설명하기 위한 도면이다.
도 6은 인접 수신 신호에 의한 크로스토크-유도 지터를 설명하기 위한 도면이다.
도 7은 인접 수신 신호에 의한 크로스토크-유도 지터의 다른 예를 설명하기 위한 도면이다.
도 8은 2 개의 인접 채널의 인접 수신 신호와 대상 채널의 수신 신호의 관계에 따른 크로스토크-유도 지터를 설명하기 위한 도면이다.
도 9는 트레이닝 모드에서 채널들을 통해서 동일한 제1 트랜지션 방향을 갖는 제1 트레이닝 패턴 신호들을 수신하는 이유를 설명하기 위한 도면이다.
도 10은 트레이닝 모드에서 채널들을 통해서 동일한 제2 트랜지션 방향을 갖는 제2 트레이닝 패턴 신호들을 수신하는 이유를 설명하기 위한 도면이다.
도 11 및 도 12는 채널들의 제1 트레이닝 패턴 신호들 중 센싱 채널의 제1 트레이닝 패턴 신호를 이용하여 클록 신호를 복원하는 이유를 설명하기 위한 도면이다.
도 13 및 도 14는 채널들의 제2 트레이닝 패턴 신호들 중 센싱 채널의 제2 트레이닝 패턴 신호를 이용하여 클록 신호를 복원하는 이유를 설명하기 위한 도면이다.
도 15는 본 발명의 한 실시예에 따른 클록 데이터 복원기를 설명하기 위한 도면이다.
도 16은 본 발명의 한 실시예에 따른 트랜지션 검출기를 설명하기 위한 도면이다.
도 17은 도 16의 트랜지션 검출기에 사용될 수 있는 예시적인 제1 트레이닝 패턴 신호를 설명하기 위한 도면이다.
도 18 내지 20은 제1 트레이닝 패턴 신호에 기초하여 도 16의 트랜지션 검출기의 동작을 설명하기 위한 도면이다.
도 21은 본 발명의 다른 실시예에 따른 트랜지션 검출기를 설명하기 위한 도면이다.
도 22는 도 21의 트랜지션 검출기에 사용될 수 있는 예시적인 제2 트레이닝 패턴 신호를 설명하기 위한 도면이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.

도 1은 본 발명의 한 실시예에 따른 수신기 및 이를 포함하는 송수신기를 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 한 실시예에 따른 송수신기(TCS)는 송신기(DV1) 및 수신기(DV2)를 포함한다.

송신기(DV1)는 대응하는 채널들(CH1~CH(2n-1))과 연결된 송신 유닛들(TX1~TX(2n-1))을 포함한다.

수신기(DV2)는 대응하는 채널들(CH1~CH(2n-1))과 연결된 수신 유닛들(RX1~RX(2n-1))을 포함한다.

또한, 수신기(DV2)는 클록 데이터 복원기(CDR)를 포함한다. 클록 데이터 복원기(CDR)는 채널들(CH1~CH(2n-1)) 중 센싱 채널(CHn)과 센싱 라인(SL)을 통해 연결되고, 수신 유닛들(RX1~RX(2n-1))과 클록 라인(CL)을 통해 연결될 수 있다. 실시예에 따라, 클록 데이터 복원기(CDR)는 송신 유닛들(TX1~TX(2n-1))과 모드 라인(ML)을 통해 연결될 수 있다.

송수신기(TCS)는 트레이닝 모드(training mode) 및 노멀 모드(normal mode) 중 하나의 모드에서 동작할 수 있다. 트레이닝 모드는 클록 데이터 복원기(CDR)가 샘플링 클록 신호를 생성하기 위한 모드이며, 노멀 모드는 생성된 샘플링 클록 신호를 이용하여 데이터 신호들을 샘플링하기 위한 모드이다. 트레이닝 모드 동안에는 채널들(CH1~CH(2n-1))을 통해서 트레이닝 패턴 신호들이 전송되며, 노멀 모드 동안에는 채널들(CH1~CH(2n-1))을 통해서 데이터 신호들이 전송될 수 있다.

먼저, 트레이닝 모드에 대해 설명한다.

한 실시예에서, 수신 유닛들(RX1~RX(2n-1))은 트레이닝 모드에서 채널들(CH1~CH(2n-1))을 통해서 서로 동일한 트랜지션 방향(transition direction)을 갖는 트레이닝 패턴 신호들(training pattern signals)을 수신할 수 있다.

이때, 클록 데이터 복원기(CDR)는 트레이닝 모드에서 센싱 채널(CHn)의 트레이닝 패턴 신호의 트랜지션 시점과 샘플링 시점이 대응하도록 위상이 조절된 샘플링 클록 신호를 생성할 수 있다. 실시예에 따라, 클록 데이터 복원기(CDR)는 샘플링 클록 신호가 생성된 경우 모드 라인(ML)을 통해서 노멀 모드에 대응하는 모드 신호를 제공할 수 있다.

다른 실시예에서, 수신 유닛들(RX1~RX(2n-1))은 트레이닝 모드에서 채널들(CH1~CH(2n-1))을 통해서 서로 동일한 제1 트랜지션 방향을 갖는 제1 트레이닝 패턴 신호들 및 서로 동일한 제2 트랜지션 방향을 갖는 제2 트레이닝 패턴 신호들을 수신할 수 있다. 이때, 제1 트랜지션 방향과 상기 제2 트랜지션 방향은 서로 다를 수 있다.

이때, 클록 데이터 복원기(CDR)는 트레이닝 모드에서 센싱 채널의 제1 트레이닝 패턴 신호의 제1 트랜지션 시점과 대응하는 제1 샘플링 시점과 제2 트레이닝 패턴 신호의 제2 트랜지션 시점과 대응하는 제2 샘플링 시점 중 더 지연된 위상에 대응하도록 샘플링 클록 신호를 생성할 수 있다.

이하에서, 노멀 모드에 대해 설명한다.

송신 유닛들(TX1~TX(2n-1))은 노멀 모드에 대응하는 모드 신호를 수신한 경우, 대응하는 채널들(CH1~CH(2n-1))을 통해서 각각의 데이터 신호를 제공할 수 있다.

클록 데이터 복원기(CDR)는 노멀 모드에서 샘플링 클록 신호를 클록 라인(CL)을 통해서 수신 유닛들(RX1~RX(2n-1))에 공급할 수 있다.

수신 유닛들(RX1~RX(2n-1))은 노멀 모드에서 샘플링 클록 신호를 이용하여 대응하는 채널들(CH1~CH(2n-1))을 통해 수신되는 각각의 데이터 신호를 샘플링할 수 있다.

본 실시예에 따르면, 복수의 채널들(CH1~CH(2n-1)) 각각에 대해서 클록 데이터 복원기들이 불필요하며, 센싱 채널(CHn)에 대한 하나의 클록 데이터 복원기(CDR)만 필요하므로, 칩 요구 면적이 감소되고, 소비 전력이 저감될 수 있다.

하나의 센싱 채널(CHn)에 기초하여 복수의 채널들(CH1~CH(2n-1))에 대한 샘플링 클록 신호를 생성하더라도, 데이터 샘플링에 문제가 없음은 도 11 내지 14를 참조하여 후술된다.

이때, 복수의 채널들(CH1~CH(2n-1)) 중 센싱 채널(CHn)을 결정하는 것이 중요하다. 한 실시예에 따르면, 센싱 채널(CHn)은 채널들(CH1~CH(2n-1)) 중 동일한 송신 신호들에 대해서 가장 느린 위상을 갖는 수신 신호를 수신하는 채널일 수 있다. 다른 실시예에 따르면, 센싱 채널(CHn)은 채널들(CH1~CH(2n-1)) 중 가장 중간에 위치한 채널일 수 있다.

여기서 n은 2 이상의 자연수일 수 있다. 다만, 도 1에서 마지막 채널(CH(2n-1))이 2n-1 번째 채널, 즉 홀수 번째 채널로 도시되었지만, 본 실시예는 마지막 채널이 짝수 번째 채널일 경우에도 적용될 수 있다. 예를 들어, 마지막 채널은 2n 번째 채널일 수도 있다. 예를 들어, 센싱 채널(CHn)이 4 번째 채널인 경우, 마지막 채널은 8 번째 채널일 수도 있다. 또한, 마지막 채널이 8 번째 채널인 경우, 센싱 채널(CHn)은 5 번째 채널일 수도 있다.

즉, 본 실시예의 센싱 채널(CHn)을 결정함에 있어서, 몇 번째 채널인지가 중요한 것이 아니라, 채널들(CH1~CH(2n-1)) 중 동일한 송신 신호들에 대해서 가장 느린 위상을 갖는 수신 신호를 수신하는 채널을 센싱 채널(CHn)로 결정하는 것이 중요하다.

채널들(CH1~CH(2n-1))의 물리적인 구조가 평면 상에 평행하게 단순 배치되는 경우에는, 센싱 채널(CHn)은 채널들(CH1~CH(2n-1)) 중 가장 중간에 위치한 채널일 수 있다. 하지만, 채널들(CH1~CH(2n-1))이 입체적인 구조로 제공되는 경우(예를 들어, 배선 피복 내부에 복수의 채널들이 번들로 존재하는 경우), 제조자(manufacturer)는 샘플 트레이닝 신호들을 미리 전송해보는 방식으로 가장 느린 위상을 갖는 수신 신호를 수신하는 채널을 알아내고, 이러한 채널을 센싱 채널(CHn)로 결정할 수 있다. 즉, 센싱 채널(CHn)은 제품마다 달리 결정될 수 있다.

또한, 본 실시예에 따르는 경우 크로스토크-유도 지터 문제를 효과적으로 해결할 수 있음은 도 6 내지 도 14를 참조하여 후술되고, 부호간 간섭 문제를 효과적으로 해결할 수 있음은 도 17 및 도 22를 참조하여 후술된다.

도 2는 한 송신 신호에 대한 수신 신호를 설명하기 위한 도면이고, 도 3은 다른 송신 신호에 대한 수신 신호를 설명하기 위한 도면이다.

도 2 및 3에서는 크로스토크-유도 지터가 없는 경우를 가정한다. 도 2 및 3에서 인접한 샘플링 시점 간의 간격은 1UI(unit interval)이다.

도 2 및 3에서 수신 신호의 변동 가능한 레벨은 최저 레벨(LL1) 이상 최고 레벨(HL1) 이하 중 하나일 수 있다. 최저 레벨(LL1)과 최고 레벨(HL1) 사이에 중간 레벨(IL1)이 있다. 이때, 수신 신호가 통과하는 채널은 이상적이라고 가정한다. 이상적인 채널과 실제 채널의 차이에 대해서는 도 17 및 도 22와 관련된 설명을 참조한다.

도 2를 참조하면 송신기(DV1)에서 바이너리 레벨(binary level)이 0, 1, 0인 송신 신호를 임의의 한 채널을 통해 송신했을 때, 채널을 통과한 수신기(DV2)의 수신 신호(fr_a)가 예시적으로 도시되어 있다. 도 2에서 도시되지 않은 송신 신호의 나머지 데이터는 바이너리 레벨 0인 것으로 가정한다.

도 2와 같은 수신 신호(fr_a)의 형태는 채널이 로우 패스 필터(low pass filter)로 설계되는 경우 획득될 수 있다. 따라서, 한 실시예에 따르면 송신기(DV1)와 수신기(DV2)를 연결하는 복수의 채널들(CH1~CH(2n-1)) 각각은 로우 패스 필터로 설계될 수 있다.

도 2와 같은 응답 형태를 따르는 수신 신호를 듀오-바이너리 시그널(duo-binary signal)이라고 할 수 있다. 채널이 로우 패스 필터로 설계된 경우 이외에, 송신기(DV1)가 듀오-바이너리 시그널링을 위한 인코더를 갖춘 경우에도 도 2와 같은 응답 형태가 나올 수 있다.

다양한 듀오-바이너리 시그널링 방법이 있지만, 도 2의 수신 신호(fr_a)의 경우, 일반적으로, 샘플링 시점(sp1_a)의 커서가 프리 커서(pre-cursor), 샘플링 시점(sp2_a)의 커서가 메인 커서(main-cursor), 샘플링 시점(sp3_a)의 커서가 제1 포스트 커서(1st post-cursor), 샘플링 시점(sp4_a)의 커서가 제2 포스트 커서(2st post-cursor)가 된다. 듀오-바이너리 시그널링의 적절한 적용을 위해서 메인 커서와 제1 포스트 커서의 레벨(크기)이 동일할 수 있도록 알려진 다양한 방법이 이용될 수 있다.

도 3을 참조하면, 송신기(DV1)에서 바이너리 레벨이 0, 1, 1, 0인 송신 신호를 임의의 한 채널을 통해 송신했을 때, 채널을 통과한 수신기(DV2)의 수신 신호(spr_b)가 예시적으로 도시되어 있다. 도 3에서 도시되지 않은 송신 신호의 나머지 데이터는 바이너리 레벨 0인 것으로 가정한다.

도 3에서, 수신 신호(spr_b)는 첫 번째 바이너리 레벨 1에 대응하는 응답 신호(fr_b)와 두 번째 바이너리 레벨 1에 대응하는 응답 신호(sr_b)의 중첩 신호로 볼 수 있다. 응답 신호(fr_b)의 경우, 일반적으로, 샘플링 시점(sp1_b)의 커서가 프리 커서, 샘플링 시점(sp2_b)의 커서가 메인 커서, 샘플링 시점(sp3_b)의 커서가 제1 포스트 커서, 샘플링 시점(sp4_b)의 커서가 제2 포스트 커서가 된다. 응답 신호(sr_b)의 경우, 일반적으로, 샘플링 시점(sp2_b)의 커서가 프리 커서, 샘플링 시점(sp3_b)의 커서가 메인 커서, 샘플링 시점(sp4_b)의 커서가 제1 포스트 커서, 샘플링 시점(sp5_b)의 커서가 제2 포스트 커서가 된다.

이하에서 도 2 및 도 3을 참조하여 듀오-바이너리 시그널에 대한 디코딩 방법을 설명한다.

듀오-바이너리 시그널에 대한 디코딩을 수행함에 있어 1UI 이전 데이터의 결정 값이 필요할 수 있다. 1UI 이전 데이터의 결정 값이 1인 경우 현재 데이터를 결정함에 있어서, 제1 기준 전압(VH1)을 사용할 수 있다. 또한 1UI 이전 데이터의 결정 값이 0인 경우 현재 데이터를 결정함에 있어서, 제2 기준 전압(VL1)을 사용할 수 있다. 제1 기준 전압(VH1)은 수신 신호의 변동가능한 레벨 중 최고 레벨(HL1)과 중간 레벨(IL1)의 중간 값을 가질 수 있다. 제2 기준 전압(VL1)은 수신 신호의 변동 가능한 레벨 중 최저 레벨(LL1)과 중간 레벨(IL1)의 중간 값을 가질 수 있다.

예를 들어, 도 2를 참조하면 샘플링 시점(sp2_a)에서, 1UI 이전 데이터의 결정 값이 0이므로, 제2 기준 전압(VL1)을 기준으로 현재 데이터의 바이너리 레벨을 결정할 수 있다. 샘플링 시점(sp2_a)에서 샘플링된 수신 신호의 레벨은 중간 레벨(IL1)로서 제2 기준 전압(VL1)보다 높으므로 바이너리 레벨을 1로 결정할 수 있다.

다음으로, 도 2를 참조하면 샘플링 시점(sp3_a)에서, 1UI 이전 데이터의 결정 값이 1이므로, 제1 기준 전압(VH1)을 기준으로 현재 데이터의 바이너리 레벨을 결정할 수 있다. 샘플링 시점(sp3_a)에서 샘플링된 수신 신호의 레벨은 중간 레벨(IL1)로서 제1 기준 전압(VH1)보다 낮으므로 바이너리 레벨을 0으로 결정할 수 있다.

또 다른 예를 들어, 도 3을 참조하면 샘플링 시점(sp2_b)에서, 1UI 이전 데이터의 결정 값이 0이므로, 제2 기준 전압(VL1)을 기준으로 현재 데이터의 바이너리 레벨을 결정할 수 있다. 샘플링 시점(sp2_b)에서 샘플링된 수신 신호의 레벨은 중간 레벨(IL1)로서 제2 기준 전압(VL1)보다 높으므로 바이너리 레벨을 1로 결정할 수 있다.

다음으로, 도 3을 참조하면 샘플링 시점(sp3_b)에서, 1UI 이전 데이터의 결정 값이 1이므로, 제1 기준 전압(VH1)을 기준으로 현재 데이터의 바이너리 레벨을 결정할 수 있다. 샘플링 시점(sp3_b)에서 샘플링된 수신 신호의 레벨은 최고 레벨(HL1)로서 제1 기준 전압(VH1)보다 높으므로 바이너리 레벨을 1로 결정할 수 있다.

다음으로, 도 3을 참조하면 샘플링 시점(sp4_b)에서, 1UI 이전 데이터의 결정 값이 1이므로, 제1 기준 전압(VH1)을 기준으로 현재 데이터의 바이너리 레벨을 결정할 수 있다. 샘플링 시점(sp4_b)에서 샘플링된 수신 신호의 레벨은 중간 레벨(IL1)로서 제1 기준 전압(VH1)보다 낮으므로 바이너리 레벨을 0으로 결정할 수 있다.

상술한 결정 방법을 한 실시예에 따라 구체화한 것이 도 4에 따른 수신 유닛(RXi)이다.

도 4는 본 발명의 한 실시예에 따른 수신 유닛을 설명하기 위한 도면이다.

도 4에선 i 번째 채널(CHi)을 기준으로 수신 유닛(RXi)를 도시했지만, 다른 채널 및 수신 유닛에 대해서도 동일한 내용이 적용될 수 있다. i는 자연수일 수 있다. 만약, i 번째 채널(CHi)이 센싱 채널(CHn)이라면, 수신 유닛(RXi)은 센싱 라인(SL)과 더 연결될 수 있다.

도 4를 참조하면, 수신 유닛(RXi)는 제1 비교기(CMP1), 제2 비교기(CMP2), 및 다중화기(MUX)를 포함할 수 있다.

제1 비교기(comparator)(CMP1)는 클록 라인(CL)을 통해 공급되는 샘플링 클록 신호에 따라 수신 신호 및 제1 기준 전압(VH1)을 비교하여 논리 값을 제공할 수 있다. 수신 신호는 채널(CHi)을 통해 수신될 수 있다. 제1 비교기(CMP1)는 샘플링 클록 신호의 라이징 트랜지션(rising transition) 또는 폴링 트랜지션(falling transition)에 따라 동작하여 그 샘플링 시점에서의 수신 신호의 크기를 샘플링하여 제1 기준 전압(VH1)과 비교할 수 있다. 다른 실시예에서, 제1 비교기(CMP1)는 샘플링 클록 신호의 하이 레벨 구간(high level period) 또는 로우 레벨 구간(low level period)에 적분된 수신 신호의 크기를 이용하여 제1 기준 전압(VH1)과 비교할 수 있다. 제1 비교기(CMP1)는 수신 신호가 제1 기준 전압(VH1)보다 크면 하이 레벨의 논리 값을 제공하고 수신 신호가 제1 기준 전압(VH1)보다 작으면 로우 레벨의 논리 값을 제공할 수 있다.

제2 비교기(CMP2)는 샘플링 클록 신호에 따라 수신 신호 및 제2 기준 전압(VL1)을 비교하여 논리 값을 제공할 수 있다. 수신 신호는 채널(CHi)을 통해 수신될 수 있다. 제2 비교기(CMP2)는 샘플링 클록 신호의 라이징 트랜지션 또는 폴링 트랜지션에 따라 동작하여 그 샘플링 시점에서의 수신 신호의 크기를 샘플링하여 제2 기준 전압(VL1)과 비교할 수 있다. 다른 실시예에서, 제2 비교기(CMP2)는 샘플링 클록 신호의 하이 레벨 구간 또는 로우 레벨 구간에 적분된 수신 신호의 크기를 이용하여 제2 기준 전압(VL1)과 비교할 수 있다. 제2 비교기(CMP2)는 수신 신호가 제2 기준 전압(VL1)보다 크면 하이 레벨의 논리 값을 제공하고 수신 신호가 제2 기준 전압(VL1)보다 작으면 로우 레벨의 논리 값을 제공할 수 있다.

다중화기(multiplexer, MUX)는 제1 비교기(CMP1) 및 제2 비교기(CMP2)의 출력 값 중 하나를 현재 데이터(D[m])로 출력할 수 있다. 다중화기는 1UI 이전의 과거 데이터(D[m-1])를 기준으로 제1 비교기(CMP1) 및 제2 비교기(CMP2)의 출력 값 중 하나를 선택하여 현재 데이터(D[m])로 출력할 수 있다. 구체적으로, 과거 데이터(D[m-1])가 바이너리 레벨 1인 경우 제1 비교기(CMP1)의 출력 값을 현재 데이터(D[m])로 출력할 수 있다. 반면에, 과거 데이터(D[m-1])가 바이너리 레벨 0인 경우 제2 비교기(CMP2)의 출력 값을 현재 데이터(D[m])로 출력할 수 있다. 다중화기(MUX)의 출력 값이 하이 레벨의 논리 값인 경우 현재 데이터(D[m])의 바이너리 레벨은 1이고, 다중화기(MUX)의 출력 값이 로우 레벨의 논리 값인 경우 현재 데이터(D[m])의 바이너리 레벨은 0일 수 있다.

도 5는 인접 채널의 인접 수신 신호와 대상 채널의 수신 신호의 관계에 따른 모드를 설명하기 위한 도면이다.

크로스토크-유도 지터를 설명함에 있어서, 대상 채널을 희생 채널(victim)이라 하고, 희생 채널에 악영향을 끼치는 인접 채널을 가해 채널(aggressor)이라고 한다. 본 설명에서 희생 채널이자 대상 채널을 채널(CH2)로 가정하고, 가해 채널은 채널(CH1)으로 가정한다.

한편으로는 채널(CH2)에서 유도된 크로스토크-유도 지터가 채널(CH1)에 악영향을 미치고, 그 악영향이 다시 채널(CH2)로 돌아올 수도 있으나, 이러한 경우 비교적 영향이 미미하고 설명이 지나치게 복잡해지므로 이에 대한 설명은 생략한다.

희생 채널(CH2)과 가해 채널(CH1)의 트랜지션 방향이 서로 다른 경우를 오드 모드(odd mode)라고 한다. 도 5에 도시된 바와 같이 두 가지 경우가 있을 수 있다.

희생 채널(CH2)과 가해 채널(CH1)의 트랜지션 방향이 서로 동일한 경우를 이븐 모드(even mode)라고 한다. 도 5에 도시된 바와 같이 두 가지 경우가 있을 수 있다.

반면에, 채널에 천이가 없는 경우를 스태틱 모드(static mode)라고 한다. 도 5에서는 희생 채널(CH2)의 트랜지션 방향과 무관하게 가해 채널(CH1)에 천이가 없다. 이러한 경우, 도 5에 도시된 바와 같이 두 가지 경우가 있을 수 있다.

도 6은 인접 수신 신호에 의한 크로스토크-유도 지터를 설명하기 위한 도면이고, 도 7은 인접 수신 신호에 의한 크로스토크-유도 지터의 다른 예를 설명하기 위한 도면이다.

도 6을 참조하면, 희생 채널(CH2)과 가해 채널(CH1) 모두 라이징 트랜지션하는 이븐 모드의 경우가 도시되어 있다.

가해 채널(CH1)에서 라이징 트랜지션이 발생하면, 두 채널들(CH1, CH2) 간의 상호 인덕턴스(mutual-inductance)에 의해, 희생 채널(CH2)에는 그 반대 방향인 아래 방향으로 전압 강하가 일어난다.

따라서 희생 채널(CH2)의 전압이 다시 상승하기 위해서 일정 시간이 더 필요하게 되며, 이렇게 발생하는 지연(delay)이 이븐 모드에서의 크로스토크-유도 지터가 된다.

도 7을 참조하면, 희생 채널(CH2)과 가해 채널(CH1) 모두 폴링 트랜지션하는 이븐 모드의 경우가 도시되어 있다.

가해 채널(CH1)에서 폴링 트랜지션이 발생하면, 두 채널(CH1, CH2) 간의 상호 인덕턴스에 의해, 희생 채널(CH2)에는 그 반대 방향인 윗 방향으로 전압 상승이 일어난다.

따라서 희생 채널(CH2)의 전압이 다시 하강하기 위해서 일정 시간이 더 필요하게 되며, 이렇게 발생하는 지연이 이븐 모드에서의 크로스토크-유도 지터가 된다.

결과적으로, 이븐 모드에서는 그 트랜지션 방향과 무관하게 희생 채널(CH2)의 수신 신호가 지연되는 크로스토크-유도 지터가 발생하게 된다.

오드 모드의 경우에는 이븐 모드와 반대 방향의 크로스토크-유도 지터가 발생할 수 있으며, 설명은 생략한다. 참고로 스태틱 모드에서는 크로스토크-유도 지터가 발생하지 않을 수 있다.

도 8은 2 개의 인접 채널의 인접 수신 신호와 대상 채널의 수신 신호의 관계에 따른 크로스토크-유도 지터를 설명하기 위한 도면이다.

본 설명에서 희생 채널이자 대상 채널을 채널(CH2)로 가정하고, 가해 채널을 채널들(CH1, CH3)로 가정한다.

한편으로는 채널(CH2)에서 유도된 크로스토크-유도 지터가 채널들(CH1, CH3)에 악영향을 미치고, 그 악영향이 다시 채널(CH2)로 돌아올 수도 있으나, 이러한 경우 비교적 영향이 미미하고 설명이 지나치게 복잡해지므로 이에 대한 설명은 생략한다.

희생 채널(CH2)과 인접한 2 개의 가해 채널(CH1, CH3)의 트랜지션 방향이 서로 동일한 경우를 2-이븐 모드(2-even mode)라고 한다. 도 9에 도시된 바와 같이, 채널들(CH1, CH2, CH3)의 신호가 모두 라이징 트랜지션을 갖는 경우(2em_a)와, 채널들(CH1, CH2, CH3)의 신호가 모두 폴링 트랜지션을 갖는 경우(2em_b) 두 가지가 있을 수 있다.

도 8에 도시된 바를 참조하면, 2 개의 가해 채널들(CH1, CH3)에서 동일한 방향으로 천이가 발생할 경우 크로스토크-유도 지터가 가장 크게 일어나고, 1 개의 가해 채널에서만 천이가 발생할 경우 더 작은 크로스토크-유도 지터가 일어나며, 2 개의 가해 채널(CH1, CH3)에서 서로 반대 방향으로 천이가 발생할 경우 서로 상쇄되어 크로스토크-유도 지터가 일어나지 않음을 확인할 수 있다.

인접한 2 개의 가해 채널들(CH1, CH3)의 트랜지션 방향이 서로 동일하나, 희생 채널(CH2)의 트랜지션 방향과는 반대인 경우를 2-오드 모드(2-odd mode)라고 한다. 도 9를 참조하면 두 가지 경우(2om_a, 2om_b)가 도시되어 있다. 이 경우 크로스토크-유도 지터의 방향이 2-이븐 모드와는 반대가 된다.

인접한 2 개의 가해 채널들(CH1, CH3)에서 천이가 일어나지 않는 경우는 스태틱 모드가 된다.

도 9는 트레이닝 모드에서 채널들을 통해서 동일한 제1 트랜지션 방향을 갖는 제1 트레이닝 패턴 신호들을 수신하는 이유를 설명하기 위한 도면이다.

이하에서, 제1 트랜지션 방향은 폴링 트랜지션 방향을 의미할 수 있다. 또한, 제2 트랜지션 방향은 라이징 트랜지션 방향을 의미할 수 있다.

이를 설명하기 위해 도 2 및 3을 다시 참조하면, 다음과 같은 듀오-바이너리 시그널링의 특징에 대해 알 수 있다. 바이너리 레벨이 0에서 1로 천이하는 라이징 트랜지션의 경우 및, 바이너리 레벨이 1에서 0으로 천이하는 폴링 트랜지션의 경우 모두, 샘플링된 수신 신호의 레벨은 중간 레벨(IL1)이 된다.

예를 들어, 도 2의 송신 신호를 참조하면 바이너리 레벨은 0에서 1로 라이징 트랜지션하고, 곧바로 1에서 0으로 폴링 트랜지션한다. 이때 도 2의 수신 신호(fr_a)를 참조하면, 각각의 천이에 대응하는 샘플링 시점(sp2_a, sp3_a)에서 샘플링된 수신 신호의 레벨은 모두 중간 레벨(IL1)이다.

또한 예를 들어, 도 3의 송신 신호를 참조하면 바이너리 레벨은 0에서 1로 라이징 트랜지션하고, 1UI 동안 1로 유지된 후 0으로 폴링 트랜지션한다. 이때 도 3의 수신 신호(spr_b)를 참조하면, 각각의 천이에 대응하는 샘플링 시점(sp2_b, sp4_b)에서 샘플링된 수신 신호의 레벨은 모두 중간 레벨(IL1)이다.

본 실시예에서는 이러한 듀오-바이너리 시그널링의 특징에 기초하여 크로스토크-유도 지터에 대한 보상을 수행할 수 있다.

다시 도 9를 참조하면, 1UI 이전 신호가 바이너리 레벨 1이고, 현재 신호가 바이너리 레벨 0인 경우를 개념적으로 도시하고 있다. 즉, 폴링 트랜지션의 경우이다. 도 9에 도시된 것은 실제 신호가 아니며, 용이한 이해를 위해 각 바이너리 데이터에 대한 응답을 개념적으로 분리하고, 이를 과장하여 도시한 것이다. 예를 들어, 도 9의 샘플링 시점(sp_fs)은 도 2의 샘플링 시점(sp3_a)에 대응할 수 있고, 도 9의 이전 신호(prv_s_a)와 현재 신호(curr_s_a)가 중첩된 것이 도 2의 샘플링 시점(sp3_a)에서의 수신 신호(fr_a)일 수 있다.

도 9의 이전 신호들(prv_o_a, prv_s_a, prv_e_a)은 각각 오드 모드, 스태틱 모드, 이븐 모드일 경우에 바이너리 레벨 1에 대한 단일 비트 응답(single bit response)으로서, 신호를 명확히 도시하기 위해 전후의 바이너리 데이터는 레벨 0인 경우로 가정한다.

도 9의 현재 신호들(curr_o_a, curr_s_a, curr_e_a)은 각각 오드 모드, 스태틱 모드, 이븐 모드일 경우에 바이너리 레벨 0에 대한 단일 비트 응답으로서, 신호를 명확히 도시하기 위해 전후의 바이너리 데이터는 레벨 1인 경우로 가정한다.

샘플링 시점(sp_fs)은 스태틱 모드를 기준으로 위상이 조절된 샘플링 클록 신호(CLK_fs)의 샘플링 시점이며, 샘플링 시점(sp_fe)은 이븐 모드를 기준으로 위상이 조절된 샘플링 클록 신호(CLK_fe)의 샘플링 시점이다.

수신 신호들이 스태틱 모드이고, 샘플링 클록 신호(CLK_fs)를 이용하여 샘플링 시점(sp_fs)에서 샘플링하는 경우, 1UI 이전 신호(prv_s_a)의 제1 포스트 커서와 현재 신호(curr_s_a)의 메인 커서의 합은 중간 레벨(IL1)이 된다. 이전 신호(prv_s_a)의 바이너리 레벨이 1이므로 현재 신호(curr_s_a)를 판단함에 있어서 제1 기준 전압(VH1)을 사용한다. 1UI 이전 신호(prv_s_a)의 제1 포스트 커서와 현재 신호(curr_s_a)의 메인 커서의 합이 중간 레벨(IL1)로써 제1 기준 전압(VH1)보다 낮으므로, 현재 신호(curr_s_a)는 바이너리 레벨 0으로 결정될 수 있다.

반면, 수신 신호들이 이븐 모드이고, 샘플링 클록 신호(CLK_fs)를 이용하여 샘플링 시점(sp_fs)에서 샘플링하는 경우, 1UI 이전 신호(prv_e_a)의 제1 포스트 커서와 현재 신호(curr_e_a)의 메인 커서의 합은 중간 레벨(IL1) 보다 높게 된다. 이전 신호(prv_e_a)의 바이너리 레벨이 1이므로 현재 신호(curr_e_a)를 판단함에 있어서 제1 기준 전압(VH1)을 사용한다. 1UI 이전 신호(prv_e_a)의 제1 포스트 커서와 현재 신호(curr_e_a)의 메인 커서의 합이 제1 기준 전압(VH1)보다 낮으므로, 현재 신호(curr_e_a)는 바이너리 레벨 0으로 결정되어야 하는데, 마진(fm1)이 너무 작은 문제가 있다. 통신 환경에 따라 1UI 이전 신호(prv_e_a)의 제1 포스트 커서와 현재 신호(curr_e_a)의 메인 커서의 합이 제1 기준 전압(VH1)을 초과하는 경우, 디코딩에 있어서 오류가 발생하게 된다.

수신 신호들이 오드 모드이고, 샘플링 클록 신호(CLK_fs)를 이용하여 샘플링 시점(sp_fs)에서 샘플링하는 경우, 1UI 이전 신호(prv_o_a)의 제1 포스트 커서와 현재 신호(curr_o_a)의 메인 커서의 합은 중간 레벨(IL1) 보다 낮게 된다. 이전 신호(prv_o_a)의 바이너리 레벨이 1이므로 현재 신호(curr_o_a)를 판단함에 있어서 제1 기준 전압(VH1)을 사용한다. 1UI 이전 신호(prv_o_a)의 제1 포스트 커서와 현재 신호(curr_o_a)의 메인 커서의 합이 제1 기준 전압(VH1)보다 충분히 낮으므로, 현재 신호(curr_o_a)의 바이너리 레벨이 0으로 결정되는데 문제가 없다. 이 경우, 오히려 스태틱 모드보다 더 큰 마진을 갖게 된다.

상술한 바와 같이, 폴링 트랜지션의 경우, 보상을 실시해야 할 최악의 케이스(worst case)는 이븐 모드의 경우이다.

본 실시예에 따르면, 트레이닝 모드에서 채널들(CH1~CH(2n-1))을 통해서 "동일한 제1 트랜지션 방향을 갖는 제1 트레이닝 패턴 신호들", 즉 "이븐 모드의 폴링 트랜지션 방향을 갖는 제1 트레이닝 패턴 신호들"을 수신할 수 있다.

본 실시예에 따르면, 이러한 제1 트레이닝 패턴 신호의 트랜지션 시점과 샘플링 시점(sp_fe)이 대응하도록 위상이 조절된 샘플링 클록 신호(CLK_fe)를 생성할 수 있다. 위상 조절된 샘플링 시점(sp_fe)에서 이븐 모드의 경우 충분한 마진(fm2)을 갖게 됨을 확인할 수 있다. 스태틱 모드와 오드 모드의 경우는 더 큰 마진을 갖게 되므로 문제가 없다. 따라서, 샘플링 클록 신호(CLK_fe)에 따르는 경우, 모든 모드에서 크로스토크-유도 지터에 의한 디코딩 오류가 발생할 확률이 감소하게 된다.

도 10은 트레이닝 모드에서 채널들을 통해서 동일한 제2 트랜지션 방향을 갖는 제2 트레이닝 패턴 신호들을 수신하는 이유를 설명하기 위한 도면이다.

도 10을 참조하면, 1UI 이전 신호가 바이너리 레벨 0이고, 현재 신호가 바이너리 레벨 1인 경우를 개념적으로 도시하고 있다. 즉, 라이징 트랜지션의 경우이다. 도 10에 도시된 것은 실제 신호가 아니며, 용이한 이해를 위해 각 바이너리 데이터에 대한 응답을 개념적으로 분리하고, 이를 과장하여 도시한 것이다. 예를 들어, 도 10의 샘플링 시점(sp_rs)은 도 2의 샘플링 시점(sp2_a)에 대응할 수 있고, 도 10의 이전 신호(prv_s_b)와 현재 신호(curr_s_b)가 중첩된 것이 도 2의 샘플링 시점(sp2_a)에서의 수신 신호(fr_a)일 수 있다.

도 10의 이전 신호(prv_o_b, prv_s_b, prv_e_b)는 각각 오드 모드, 스태틱 모드, 이븐 모드일 경우에 바이너리 레벨 0에 대한 단일 비트 응답으로서, 신호를 명확히 도시하기 위해 전후의 바이너리 데이터는 레벨 1인 경우로 가정한다.

도 10의 현재 신호(curr_o_b, curr_s_b, curr_e_b)는 각각 오드 모드, 스태틱 모드, 이븐 모드일 경우에 바이너리 레벨 1에 대한 단일 비트 응답으로서, 신호를 명확히 도시하기 위해 전후의 바이너리 데이터는 레벨 0인 경우로 가정한다.

샘플링 시점(sp_rs)은 스태틱 모드를 기준으로 위상이 조절된 샘플링 클록 신호(CLK_rs)의 샘플링 시점이며, 샘플링 시점(sp_re)은 이븐 모드를 기준으로 위상이 조절된 샘플링 클록 신호(CLK_re)의 샘플링 시점이다.

수신 신호들이 스태틱 모드이고, 샘플링 클록 신호(CLK_rs)를 이용하여 샘플링 시점(sp_rs)에서 샘플링하는 경우, 1UI 이전 신호(prv_s_b)의 제1 포스트 커서와 현재 신호(curr_s_b)의 메인 커서의 합은 중간 레벨(IL1)이 된다. 이전 신호(prv_s_b)의 바이너리 레벨이 0이므로 현재 신호(curr_s_b)를 판단함에 있어서 제2 기준 전압(VL1)을 사용한다. 1UI 이전 신호(prv_s_b)의 제1 포스트 커서와 현재 신호(curr_s_b)의 메인 커서의 합이 중간 레벨(IL1)로써 제2 기준 전압(VL1)보다 높으므로, 현재 신호(curr_s_b)는 바이너리 레벨 1로 결정될 수 있다.

반면, 수신 신호들이 이븐 모드이고, 샘플링 클록 신호(CLK_rs)를 이용하여 샘플링 시점(sp_rs)에서 샘플링하는 경우, 1UI 이전 신호(prv_e_b)의 제1 포스트 커서와 현재 신호(curr_e_b)의 메인 커서의 합은 중간 레벨(IL1) 보다 낮게 된다. 이전 신호(prv_e_b)의 바이너리 레벨이 0이므로 현재 신호(curr_e_b)를 판단함에 있어서 제2 기준 전압(VL1)을 사용한다. 1UI 이전 신호(prv_e_b)의 제1 포스트 커서와 현재 신호(curr_e_b)의 메인 커서의 합이 제2 기준 전압(VL1)보다 높으므로, 현재 신호(curr_s_b)는 바이너리 레벨 1로 결정되어야 하는데, 마진(rm1)이 너무 작은 문제가 있다. 통신 환경에 따라 1UI 이전 신호(prv_e_b)의 제1 포스트 커서와 현재 신호(curr_e_b)의 메인 커서의 합이 제2 기준 전압(VL1) 미만이 되는 경우, 디코딩에 있어서 오류가 발생하게 된다.

수신 신호들이 오드 모드이고, 샘플링 클록 신호(CLK_rs)를 이용하여 샘플링 시점(sp_rs)에서 샘플링하는 경우, 1UI 이전 신호(prv_o_b)의 제1 포스트 커서와 현재 신호(curr_o_b)의 메인 커서의 합은 중간 레벨(IL1) 보다 높게 된다. 이전 신호(prv_o_b)의 바이너리 레벨이 0이므로 현재 신호(curr_o_b)를 판단함에 있어서 제2 기준 전압(VL1)을 사용한다. 1UI 이전 신호(prv_o_b)의 제1 포스트 커서와 현재 신호(curr_o_b)의 메인 커서의 합이 제2 기준 전압(VL1)보다 충분히 높으므로, 현재 신호(curr_o_b)의 바이너리 레벨이 1로 결정되는데 문제가 없다. 이 경우, 오히려 스태틱 모드보다 더 큰 마진을 갖게 된다.

상술한 바와 같이, 라이징 트랜지션의 경우에도, 보상을 실시해야 할 최악의 케이스는 이븐 모드의 경우이다.

본 실시예에 따르면, 트레이닝 모드에서 채널들(CH1~CH(2n-1))을 통해서 "동일한 제2 트랜지션 방향을 갖는 제2 트레이닝 패턴 신호들", 즉 "이븐 모드의 라이징 트랜지션 방향을 갖는 제2 트레이닝 패턴 신호들"을 수신할 수 있다.

본 실시예에 따르면, 이러한 제2 트레이닝 패턴 신호의 트랜지션 시점과 샘플링 시점(sp_re)이 대응하도록 위상이 조절된 샘플링 클록 신호(CLK_re)를 생성할 수 있다. 위상 조절된 샘플링 시점(sp_re)에서 이븐 모드의 경우 충분한 마진(rm2)을 갖게 됨을 확인할 수 있다. 스태틱 모드와 오드 모드의 경우는 더 큰 마진을 갖게 되므로 문제가 없다. 따라서, 샘플링 클록 신호(CLK_re)에 따르는 경우, 모든 모드에서 크로스토크-유도 지터에 의한 디코딩 오류가 발생할 확률이 감소하게 된다.

도 9의 폴링 트랜지션의 경우 및 도 10의 라이징 트랜지션의 경우 모두, 이븐 모드 기준으로 설정된 샘플링 클록 신호들(CLK_fe, CLK_re)의 위상은 스태틱 모드 기준으로 설정된 샘플링 클록 신호들(CLK_fs, CLK_rs)의 위상보다 지연된다.

따라서, 본 발명의 한 실시예에 따르면, 트레이닝 모드에서 제1 트레이닝 패턴 신호 및 제2 트레이닝 패턴 신호 중 어느 하나에 대해서만, 트레이닝을 실시하여도 마진들(fm2, rm2)을 확보할 수 있다.

본 발명의 다른 실시예에 따르면, 트레이닝 모드에서 제1 트레이닝 패턴 신호 및 제2 트레이닝 패턴 신호 모두에 대해서, 트레이닝을 실시할 수 있다. 이러한 경우, 클록 데이터 복원기(CDR)는 제1 트레이닝 패턴 신호의 제1 트랜지션 시점과 대응하는 제1 샘플링 시점(sp_fe)과 제2 트레이닝 패턴 신호의 제2 트랜지션 시점과 대응하는 제2 샘플링 시점(sp_re) 중 더 지연된 위상에 대응하도록 샘플링 클록 신호를 생성할 수 있다. 이러한 경우, 더 빠른 위상에 대응하는 트랜지션의 경우, 대응하는 기준 전압으로부터 마진이 더 확보되는 것이므로 디코딩 오류 문제 해결에 문제가 없다.

도 9 및 도 10에서는 샘플링 클록 신호의 라이징 트랜지션에 따라 샘플링이 수행되는 것으로 기재하고 있지만, 제품에 따라 샘플링 클록 신호의 폴링 트랜지션에 따라 샘플링이 수행될 수도 있다. 또한, 제품에 따라, 전류 적분(current integral) 방식의 샘플링이 적용되는 경우, 포착 시간(acquisition time) 확보를 위해 샘플링 시점(sp_fs, sp_fe, sp_rs, sp_re)보다 클록 신호(CLK_fs, CLK_fe, CLK_rs, CLK_re)의 천이 시점이 선행할 수 있다. 이하에서는 설명의 편의를 위해, 샘플링 클록 신호의 라이징 트랜지션에서 샘플링이 수행되는 것으로 설명한다.

도 11 및 도 12는 채널들의 제1 트레이닝 패턴 신호들 중 센싱 채널의 제1 트레이닝 패턴 신호를 이용하여 클록 신호를 복원하는 이유를 설명하기 위한 도면이다.

이하에서는 트레이닝 패턴 신호들이 이븐 모드로 제공되는 경우를 가정한다.

송신 유닛들(TX1~TX(2n-1))이 동일한 제1 트레이닝 패턴 신호들을 송신하더라도, 중간에 위치한 센싱 채널(CHn)은 크로스토크-유도 지터의 영향을 가장 많이 받으므로, 제1 트레이닝 패턴 신호(CHns)의 위상이 가장 지연될 수 있다. 샘플링 클록 신호(CLK_f3)는 제1 트레이닝 패턴 신호(CHns)의 트랜지션 시점과 샘플링 시점(sp_f3)이 대응하도록 위상이 조절된 신호일 수 있다.

채널들(CH(n-1), CH(n+1))을 통해 수신되는 제1 트레이닝 패턴 신호들(CH(n-1)s, CH(n+1)s)의 위상은 다른 제1 트레이닝 패턴 신호들보다는 위상이 지연되되 제1 트레이닝 패턴 신호(CHns)보다는 위상이 빠를 수 있다. 샘플링 클록 신호(CLK_f2)는 제1 트레이닝 패턴 신호들(CH(n-1)s, CH(n+1)s)의 트랜지션 시점과 샘플링 시점(sp_f2)이 대응하도록 위상이 조절된 신호일 수 있다.

최외곽에 위치하는 채널들(CH1, CH(2n-1))은 크로스토크-유도 지터의 영향을 가장 적게 받으므로, 채널들(CH1, CH(2n-1))을 통해 수신되는 제1 트레이닝 패턴 신호들(CH1s, CH(2n-1)s)의 위상은 다른 제1 트레이닝 패턴 신호들보다 위상이 빠를 수 있다. 샘플링 클록 신호(CLK_f1)는 제1 트레이닝 패턴 신호들(CH1s, CH(2n-1)s)의 트랜지션 시점과 샘플링 시점(sp_f1)이 대응하도록 위상이 조절된 신호일 수 있다.

샘플링 클록 신호(CLK_f1)을 이용하여 샘플링 시점(sp_f1)에서 샘플링하는 경우, 채널들(CH1, CH(2n-1))의 이전 신호들(prv_CH1s, prv_CH(2n-1)s)의 제1 포스트 커서들과 현재 신호들(curr_CH1s, curr_CH(2n-1)s)의 메인 커서들의 합은 각각 중간 레벨(IL1)이 되고, 제1 기준 전압(VH1)과 마진이 충분하므로, 바이너리 레벨 0으로 디코딩하는데 문제가 없다.

하지만, 채널들(CH(n-1), CH(n+1))의 이전 신호들(prv_CH(n-1)s, prv_CH(n+1)s)의 제1 포스트 커서들과 현재 신호들(curr_CH(n-1)s, curr_CH(n+1)s)의 메인 커서들의 합 및 채널(CHn)의 이전 신호(prv_CHns)의 제1 포스트 커서와 현재 신호(curr_CHns)의 메인 커서의 합은 각각 제1 기준 전압(VH1)을 초과하므로, 바이너리 레벨 1로 잘못 디코딩되어 오류가 발생하게 된다.

샘플링 클릭 신호(CLK_f2)을 이용하여 샘플링 시점(sp_f2)에서 샘플링하는 경우, 채널들(CH(n-1), CH(n+1))의 이전 신호들(prv_CH(n-1)s, prv_CH(n+1)s)의 제1 포스트 커서들과 현재 신호들(curr_CH(n-1)s, curr_CH(n+1)s)의 메인 커서들의 합은 각각 중간 레벨(IL1)이 되고, 제1 기준 전압(VH1)과 마진이 충분하므로, 바이너리 레벨 0으로 디코딩하는데 문제가 없다.

또한, 채널들(CH1, CH(2n-1))의 이전 신호들(prv_CH1s, prv_CH(2n-1)s)의 제1 포스트 커서들과 현재 신호들(curr_CH1s, curr_CH(2n-1)s)의 메인 커서들의 합은 각각 중간 레벨(IL1) 이하가 되므로, 제1 기준 전압(VH1)과 마진이 충분하므로, 바이너리 레벨 0으로 디코딩하는데 문제가 없다.

하지만, 채널(CHn)의 이전 신호(prv_CHns)의 제1 포스트 커서와 현재 신호(curr_CHns)의 메인 커서의 합은 제1 기준 전압(VH1)과의 마진(f2m)이 부족하여, 바이너리 레벨 1로 잘못 디코딩될 가능성이 존재한다.

샘플링 클록 신호(CLK_f3)을 이용하여 샘플링 시점(sp_f3)에서 샘플링하는 경우, 채널(CHn)의 이전 신호(prv_CHns)의 제1 포스트 커서와 현재 신호(curr_CHns)의 메인 커서의 합은 중간 레벨(IL1)이 되고, 제1 기준 전압(VH1)과 마진(f3m)이 충분하므로, 바이너리 레벨 0으로 디코딩하는데 문제가 없다. 다른 채널들(CH1, CH(n-1), CH(n+1), CH(2n-1))은 제1 기준 전압(VH1)과 더 큰 마진을 갖게 되므로, 바이너리 레벨 0으로 디코딩하는데 문제가 없다.

따라서, 가장 크로스토크-유도 지터가 강하게 작용하는 센싱 채널(CHn)의 제1 트레이닝 패턴 신호를 이용하여 샘플링 클록 신호(CLK_f3)를 생성하더라도, 다른 채널들(CH1, CH(n-1), CH(n+1), CH(2n-1))의 데이터 신호들을 정확히 샘플링하는데 문제가 없음을 확인할 수 있다.

도 13 및 도 14는 채널들의 제2 트레이닝 패턴 신호들 중 센싱 채널의 제2 트레이닝 패턴 신호를 이용하여 클록 신호를 복원하는 이유를 설명하기 위한 도면이다.

이하에서는 트레이닝 패턴 신호들이 이븐 모드로 제공되는 경우를 가정한다.

송신 유닛들(TX1~TX(2n-1))이 동일한 제2 트레이닝 패턴 신호들을 송신하더라도, 중간에 위치한 센싱 채널(CHn)은 크로스토크-유도 지터의 영향을 가장 많이 받으므로, 제2 트레이닝 패턴 신호(CHns')의 위상이 가장 지연될 수 있다. 샘플링 클록 신호(CLK_r3)는 제2 트레이닝 패턴 신호(CHns')의 트랜지션 시점과 샘플링 시점(sp_r3)이 대응하도록 위상이 조절된 신호일 수 있다.

채널들(CH(n-1), CH(n+1))을 통해 수신되는 제2 트레이닝 패턴 신호들(CH(n-1)s', CH(n+1)s')의 위상은 다른 제2 트레이닝 패턴 신호들보다는 위상이 지연되되 제2 트레이닝 패턴 신호(CHns')보다는 위상이 빠를 수 있다. 샘플링 클록 신호(CLK_r2)는 제2 트레이닝 패턴 신호들(CH(n-1)s', CH(n+1)s')의 트랜지션 시점과 샘플링 시점(sp_r2)이 대응하도록 위상이 조절된 신호일 수 있다.

최외곽에 위치하는 채널들(CH1, CH(2n-1))은 크로스토크-유도 지터의 영향을 가장 적게 받으므로, 채널들(CH1, CH(2n-1))을 통해 수신되는 제2 트레이닝 패턴 신호들(CH1s', CH(2n-1)s')의 위상은 다른 제2 트레이닝 패턴 신호들보다 위상이 빠를 수 있다. 샘플링 클록 신호(CLK_r1)는 제2 트레이닝 패턴 신호들(CH1s', CH(2n-1)s')의 트랜지션 시점과 샘플링 시점(sp_r1)이 대응하도록 위상이 조절된 신호일 수 있다.

샘플링 클록 신호(CLK_r1)을 이용하여 샘플링 시점(sp_r1)에서 샘플링하는 경우, 채널들(CH1, CH(2n-1))의 이전 신호들(prv_CH1s', prv_CH(2n-1)s')의 제1 포스트 커서들과 현재 신호들(curr_CH1s', curr_CH(2n-1)s')의 메인 커서들의 합은 각각 중간 레벨(IL1)이 되고, 제2 기준 전압(VL1)과 마진이 충분하므로, 바이너리 레벨 1으로 디코딩하는데 문제가 없다.

하지만, 채널들(CH(n-1), CH(n+1))의 이전 신호들(prv_CH(n-1)s', prv_CH(n+1)s')의 제1 포스트 커서들과 현재 신호들(curr_CH(n-1)s', curr_CH(n+1)s')의 메인 커서들의 합은 각각 제2 기준 전압(VL1)과 마진이 부족하여, 바이너리 레벨 0으로 잘못 디코딩될 수도 있다. 또한, 채널(CHn)의 이전 신호(prv_CHns')의 제1 포스트 커서와 현재 신호(curr_CHns')의 메인 커서의 합은 제2 기준 전압(VL1) 미만이므로, 바이너리 레벨 0으로 잘못 디코딩되어 오류가 발생하게 된다.

샘플링 클릭 신호(CLK_r2)을 이용하여 샘플링 시점(sp_r2)에서 샘플링하는 경우, 채널들(CH(n-1), CH(n+1))의 이전 신호들(prv_CH(n-1)s', prv_CH(n+1)s')의 제1 포스트 커서들과 현재 신호들(curr_CH(n-1)s', curr_CH(n+1)s')의 메인 커서들의 합은 각각 중간 레벨(IL1)이 되고, 제2 기준 전압(VL1)과 마진이 충분하므로, 바이너리 레벨 1로 디코딩하는데 문제가 없다.

또한, 채널들(CH1, CH(2n-1))의 이전 신호들(prv_CH1s', prv_CH(2n-1)s')의 제1 포스트 커서들과 현재 신호들(curr_CH1s', curr_CH(2n-1)s')의 메인 커서들의 합은 각각 중간 레벨(IL1) 이상이 되고, 제2 기준 전압(VL1)과 마진이 더욱 충분하므로, 바이너리 레벨 1로 디코딩하는데 문제가 없다.

하지만, 채널(CHn)의 이전 신호(prv_CHns')의 제1 포스트 커서와 현재 신호(curr_CHns')의 메인 커서의 합은 제2 기준 전압(VL1)과의 마진(r2m)이 부족하여, 바이너리 레벨 0으로 잘못 디코딩될 가능성이 존재한다.

샘플링 클록 신호(CLK_r3)을 이용하여 샘플링 시점(sp_r3)에서 샘플링하는 경우, 채널(CHn)의 이전 신호(prv_CHns')의 제1 포스트 커서와 현재 신호(curr_CHns')의 메인 커서의 합은 중간 레벨(IL1)이 되고, 제2 기준 전압(VL1)과 마진(r3m)이 충분하므로, 바이너리 레벨 1으로 디코딩하는데 문제가 없다. 다른 채널들(CH1, CH(n-1), CH(n+1), CH(2n-1))은 제2 기준 전압(VL1)과 더 큰 마진을 갖게 되므로, 바이너리 레벨 1으로 디코딩하는데 문제가 없다.

따라서, 가장 크로스토크-유도 지터가 강하게 작용하는 센싱 채널(CHn)의 제2 트레이닝 패턴 신호를 이용하여 샘플링 클록 신호(CLK_f3)를 생성하더라도, 다른 채널들(CH1, CH(n-1), CH(n+1), CH(2n-1))의 데이터 신호들을 정확히 샘플링하는데 문제가 없음을 확인할 수 있다.

도 15는 본 발명의 한 실시예에 따른 클록 데이터 복원기를 설명하기 위한 도면이다.

도 15를 참조하면, 클록 데이터 복원기(CDR)는 트랜지션 검출기(TDU) 및 위상 보정기(PCU)를 포함할 수 있다.

트랜지션 검출기(TDU)는 트레이닝 패턴 신호 및 보상 클록 신호(Comp_CLK)에 기초하여 트레이닝 모드 또는 노멀 모드에 대응하는 모드 신호를 제공할 수 있다. 트레이닝 패턴 신호는 제1 트레이닝 패턴 신호 또는 제2 트레이닝 패턴 신호일 수 있으며, 센싱 라인(SL)을 통해 수신될 수 있다. 모드 신호는 모드 라인(ML)을 통해 제공될 수 있다.

위상 보정기(PCU)는 모드 신호 및 외부 클록 신호(Ext_CLK)에 기초하여 보상 클록 신호(Comp_CLK) 및 샘플링 클록 신호 중 적어도 하나를 생성할 수 있다. 보상 클록 신호(Comp_CLK)는 트랜지션 검출기(TDU)로 제공될 수 있고, 샘플링 클록 신호는 클록 라인(CL)으로 제공될 수 있다.

먼저, 트랜지션 검출기(TDU)는 트레이닝 패턴 신호가 입력되는 경우 트레이닝 모드에 대응하는 모드 신호를 제공하고, 위상 보정기(PCU)는 트레이닝 모드에 대응하는 모드 신호가 입력되는 경우 외부 클록 신호(Ext_CLK)의 위상을 보정하여 보상 클록 신호(Comp_CLK)를 생성할 수 있다.

다음으로, 트랜지션 검출기(TDU)는 트레이닝 모드에서 보상 클록 신호(Comp_CLK)에 기초하여 트레이닝 패턴 신호의 트랜지션 시점의 검출에 성공하는 경우 노멀 모드에 대응하는 모드 신호를 제공할 수 있다. 반면에, 트랜지션 검출기(TDU)는 트레이닝 모드에서 보상 클록 신호(Comp_CLK)에 기초하여 트레이닝 패턴 신호의 트랜지션 시점의 검출에 실패하는 경우 트레이닝 모드에 대응하는 모드 신호를 계속하여 제공할 수 있다.

이때, 위상 보정기(PCU)는 트레이닝 모드가 유지되는 경우 외부 클록 신호(Ext_CLK)의 위상을 재보정하여 보상 클록 신호(Comp_CLK)를 재생성할 수 있다. 또한, 위상 보정기(PCU)는 트레이닝 모드가 종료되고 노멀 모드가 시작되는 경우 현재의 보상 클록 신호(Comp_CLK)와 동일한 위상을 갖는 샘플링 클록 신호를 생성할 수 있다.

도 16은 본 발명의 한 실시예에 따른 트랜지션 검출기를 설명하기 위한 도면이다.

도 16을 참조하면, 본 발명의 한 실시예에 따른 트랜지션 검출기(F_TDU)는 적분기들(INT1, INT2, INT3), 비교기들(CP1, CP2, CP3), 제1 NAND 게이트(NAND1), 제1 NOR 게이트(NOR1), 제1 인버터(INV1), 및 제1 모드 신호 유지부(MISU1)를 포함할 수 있다.

트랜지션 검출기(F_TDU)는 전술한 보상 클록 신호(Comp_CLK)로써, 제1 내지 제3 보상 클록 신호들(CCK1, CCK2, CCK3)을 수신할 수 있다. 제2 보상 클록 신호(CCK2)는 제1 보상 클록 신호(CCK1)보다 위상이 지연되고, 제3 보상 클록 신호(CCK3)는 제2 보상 클록 신호(CCK2)보다 위상이 지연될 수 있다. 제2 보상 클록 신호(CCK2)와 제1 보상 클록 신호(CCK1)의 위상 차이와 제3 보상 클록 신호(CCK3)와 제2 보상 클록 신호(CCK2)의 위상 차이는 동일할 수 있다.

또한, 트랜지션 검출기(F_TDU)는 센싱 라인(SL)을 통해 제1 트레이닝 패턴 신호를 수신할 수 있다.

제1 적분기(INT1)는 제1 보상 클록 신호(CCK1)에 따라, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공할 수 있다. 예를 들어, 제1 적분기(INT1)는 제1 보상 클록 신호(CCK1)가 하이 레벨인 기간 동안, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공할 수 있다.

제2 적분기(INT2)는 제2 보상 클록 신호(CCK2)에 따라, 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공할 수 있다. 예를 들어, 제2 적분기(INT2)는 제2 보상 클록 신호(CCK2)가 하이 레벨인 기간 동안, 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공할 수 있다.

제3 적분기(INT3)는 제3 보상 클록 신호(CCK3)에 따라, 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공할 수 있다. 예를 들어, 제3 적분기(INT3)는 제3 보상 클록 신호(CCK3)가 하이 레벨인 기간 동안, 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공할 수 있다.

실시예에 따라, 적분기들(INT1, INT2, INT3)은 모드 라인(ML)을 통해 제1 모드 신호를 수신할 수 있고, 트레이닝 모드의 제1 모드 신호에서 동작하고, 노멀 모드의 제1 모드 신호에서 동작이 중지될 수 있다.

제1 비교기(CP1)는 제1 적분 신호가 제1 기준 전압(VH2)보다 큰 경우 논리 값 1을 출력하고, 제1 적분 신호가 제1 기준 전압(VH2)보다 작은 경우 논리 값 0을 출력할 수 있다. 예를 들어, 제1 비교기(CP1)는 제1 보상 클록 신호(CCK1)의 반전 신호(CCK1B)가 하이 레벨일 때 동작하여 제1 적분 신호와 제1 기준 전압(VH2)을 비교할 수 있다.

제2 비교기(CP2)는 제2 적분 신호가 제1 기준 전압(VH2)보다 큰 경우 논리 값 1을 출력하고, 제2 적분 신호가 제1 기준 전압(VH2)보다 작은 경우 논리 값 0을 출력할 수 있다. 예를 들어, 제2 비교기(CP2)는 제2 보상 클록 신호(CCK2)의 반전 신호(CCK2B)가 하이 레벨일 때 동작하여 제2 적분 신호와 제1 기준 전압(VH2)을 비교할 수 있다.

제3 비교기(CP3)는 제3 적분 신호가 제1 기준 전압(VH2)보다 큰 경우 논리 값 1을 출력하고, 제3 적분 신호가 제1 기준 전압(VH2)보다 작은 경우 논리 값 0을 출력할 수 있다. 예를 들어, 제3 비교기(CP3)는 제3 보상 클록 신호(CCK3)의 반전 신호(CCK3B)가 하이 레벨일 때 동작하여 제3 적분 신호와 제1 기준 전압(VH2)을 비교할 수 있다.

실시예에 따라, 각각의 제1 내지 제3 비교기들(CP1, CP2, CP3)은 후단에 래치(latch)를 포함하여, 각각의 출력 값들을 일정 기간 동안 유지할 수 있다.

제1 NAND 게이트(NAND1)는 제1 비교기(CP1) 및 제2 비교기(CP2)의 출력 값들을 입력받을 수 있다.

제1 NOR 게이트(NOR1)는 제1 NAND 게이트(NAND1) 및 제3 비교기(CP3)의 출력 값들을 입력받을 수 있다.

제1 인버터(INV1)는 제1 NOR 게이트(NOR1)의 출력 값을 반전시켜 제1 검출 신호를 출력할 수 있다. 제1 검출 신호는 제1 검출 노드(DN1)에 인가될 수 있다.

제1 모드 신호 유지부(MISU1)는 턴-온 레벨의 초기화 신호에 대응하여 트레이닝 모드의 제1 모드 신호를 제공할 수 있다. 제1 모드 신호 유지부(MISU1)는 초기화 라인(RSL)을 통해서 초기화 신호를 수신하고, 모드 라인(ML)을 통해서 제1 모드 신호를 제공할 수 있다.

실시예에 따라, 제1 모드 신호 유지부(MISU1)는 턴-온 레벨의 초기화 신호 공급 이후 첫 번째 턴-온 레벨의 제1 검출 신호에 대응하여 노멀 모드의 제1 모드 신호를 제공하고, 이후 제1 검출 신호의 레벨 변경과 무관하게 노멀 모드의 제1 모드 신호를 유지할 수 있다.

즉, 제1 모드 신호 유지부(MISU1)는 제1 검출 신호에 기초하여 노멀 모드의 제1 모드 신호를 제공하기 시작하면, 이후 제1 검출 신호의 레벨 변동에 무관하게 노멀 모드의 제1 모드 신호를 계속하여 제공할 수 있다. 본 실시예에서, 제1 모드 신호 유지부(MISU1)가 트레이닝 모드의 제1 모드 신호를 제공하기 위해서는, 초기화 라인(RSL)을 통해서 턴-온 레벨의 초기화 신호의 수신이 필요하다.

여기서, "턴-온 레벨"이란 해당 신호가 인가되는 트랜지스터를 턴-온시킬 수 있는 신호의 레벨을 의미한다. 예를 들어, 제1 검출 신호가 게이트 전극에 인가되는 제1 트랜지스터(T1)는 P형 트랜지스터(예를 들어, PMOS)이므로, 제1 검출 신호의 턴-온 레벨은 로우 레벨일 수 있다. 또한, 초기화 신호가 게이트 전극에 인가되는 제3 트랜지스터(T3-1, T3-2)는 N형 트랜지스터(예를 들어, NMOS)이므로, 초기화 신호의 턴-온 레벨은 하이 레벨일 수 있다.

실시예에 따라, 제1 모드 신호 유지부(MISU1)는 트랜지스터들(T1, T2, T3-1, T3-2) 및 인버터들(INV2, INV3, INV4)을 포함할 수 있다.

제1 트랜지스터(T1)는 게이트 전극에 제1 검출 신호를 인가받고, 일전극이 제1 전원(VDD)에 연결되고, 타전극이 제1 센싱 노드(SN1)에 연결될 수 있다. 제1 트랜지스터(T1)는 P형 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 검출 노드(DN1)에 연결될 수 있다.

제2 트랜지스터(T2)는 게이트 전극이 제2 인버터(INV2)의 출력단과 연결되고, 일전극이 제1 전원(VDD)에 연결되고, 타전극이 제1 센싱 노드(SN1)에 연결될 수 있다. 제2 트랜지스터(T2)는 P형 트랜지스터일 수 있다.

제3 트랜지스터(T3-1, T3-2)는 게이트 전극에 초기화 신호를 인가받고, 일전극이 제1 센싱 노드(SN1)에 연결되고, 타전극이 제2 전원(VSS)에 연결될 수 있다. 제3 트랜지스터(T3-1, T3-2)는 N형 트랜지스터일 수 있다. 제3 트랜지스터(T3-1, T3-2)의 게이트 전극은 초기화 라인(RSL)에 연결될 수 있다. 제3 트랜지스터(T3-1, T3-2)는 도 16에 도시된 바와 같이 2 개의 서브 트랜지스터들(T3-1, T3-2)을 포함할 수 있다. 제2 전원(VSS)은 제1 전원(VDD)보다 전압 레벨이 더 낮을 수 있다.

제2 인버터(INV2)는 입력단이 제1 센싱 노드(SN1)에 연결되고, 출력단이 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.

제3 인버터(INV3)는 입력단이 제1 센싱 노드(SN1)에 연결될 수 있다.

제4 인버터(INV4)는 입력단이 제3 인버터(INV3)의 출력단과 연결되고, 제1 모드 신호를 출력할 수 있다. 예를 들어, 제4 인버터(INV4)는 출력단이 모드 라인(ML)과 연결될 수 있다.

도 17은 도 16의 트랜지션 검출기에 사용될 수 있는 예시적인 제1 트레이닝 패턴 신호를 설명하기 위한 도면이다.

도 17의 점선 파형은 이상적인 채널을 통과한 경우의 제1 트레이닝 패턴 신호(F_TRP)의 파형을 의미하고, 도 17의 실선 파형은 실제 채널을 통과한 경우의 제1 트레이닝 패턴 신호(F_TRP)의 파형을 의미한다.

제1 트레이닝 패턴 신호(F_TRP)의 1 주기는 j+k-UI일 수 있고, j-UI 동안의 바이너리 레벨과 k-UI 동안의 바이너리 레벨은 서로 다를 수 있다. 이때, j 및 k는 자연수 일 수 있다.

한 실시예에 의하면, k는 1일 수 있다. 예를 들어, 제1 트레이닝 패턴 신호(F_TRP)는 1 주기 중 1 UI 동안 하강 펄스를 포함하며 1 주기 중 나머지 UI들 동안 하이 레벨을 유지할 수 있다.

이러한 경우, j-UI 동안 트랜지션이 일어나지 않고 채널에 전압이 충전되기 때문에, 짧은 k-UI 동안 제1 트랜지션(폴링 트랜지션)이 충분히 일어나지 않을 수 있다. 즉, 도 17의 제1 트레이닝 패턴 신호(F_TRP)는 폴링 트랜지션 시의 부호간 간섭 문제에 있어서 최악의 케이스일 수 있다.

따라서, 최악의 케이스인 제1 트레이닝 패턴 신호(F_TRP)를 모든 채널들에 동시에 송신하고(이븐 모드), 센싱 채널에서 제1 트랜지션을 검출할 수 있도록 샘플링 클록 신호의 위상이 결정되는 경우, 크로스토크-유도 지터 및 부호간 간섭 모두에 강인한 샘플링 클록 신호의 위상을 획득할 수 있다.

본 실시예에 의하면, 송신 유닛(TX1~TX(2n-1))에 프리-엠퍼시스(pre-emphasis) 기법을 적용할 필요가 없으므로, 구성 비용이 절감될 수 있다.

도 18 내지 20은 제1 트레이닝 패턴 신호에 기초하여 도 16의 트랜지션 검출기의 동작을 설명하기 위한 도면이다.

구체적으로, 도 18 및 도 19는 도 17의 기간(t1f~t2f) 중 트랜지션 검출기(F_TDU)의 동작을 설명하기 위한 도면이고, 도 20은 도 17의 기간(t2f~t3f) 중 트랜지션 검출기(F_TDU)의 동작을 설명하기 위한 도면이다.

제1 기준 전압(VH2)은 적분 신호들(INT1s, INT2s, INT3s)의 변동 가능한 레벨 중 최고 레벨(HL2)과 중간 레벨(IL2)의 중간 값을 가질 수 있다. 제2 기준 전압(VL2)은 적분 신호들(INT1s, INT2s, INT3s)의 변동 가능한 레벨 중 최저 레벨(LL2)과 중간 레벨(IL2)의 중간 값을 가질 수 있다. 전압들(HL2, VH2, IL2, VL2, LL2)은 도 2 및 3을 참조하여 설명한 전압들(HL1, VH1, IL1, VL1, LL1)과 동일할 수도 있고, 다를 수도 있다.

트랜지션 검출기(F_TDU)는 제1 적분 신호(INT1s) 및 제2 적분 신호(INT2s)가 제1 기준 전압(VH2)보다 크고, 제3 적분 신호(INT3s)가 제1 기준 전압(VH2)보다 작을 때, 제1 트레이닝 패턴 신호(F_TRP)의 트랜지션 발생을 검출할 수 있다.

예를 들어, 제1 적분기(INT1)는 제1 보상 클록 신호(CCK1)가 하이 레벨인 기간 동안 제1 트레이닝 패턴 신호(F_TRP)를 적분하여 제1 적분 신호(INT1s)를 생성할 수 있다. 또한, 제2 적분기(INT2)는 제2 보상 클록 신호(CCK2)가 하이 레벨인 기간 동안 제1 트레이닝 패턴 신호(F_TRP)를 적분하여 제2 적분 신호(INT2s)를 생성할 수 있다. 또한, 제3 적분기(INT3)는 제3 보상 클록 신호(CCK3)가 하이 레벨인 기간 동안 제1 트레이닝 패턴 신호(F_TRP)를 적분하여 제3 적분 신호(INT3s)를 생성할 수 있다.

실시예에 따라, 적분기들(INT1, INT2, INT3)은 대응하는 보상 클록 신호들(CCK1, CCK2, CCK3)이 로우 레벨일 때 초기화되어, 출력 값이 최고 레벨(HL2)로 초기화될 수 있다.

도 18 및 도 19의 경우, 즉 기간(t1f~t2f)에서, 제1 적분 신호(INT1s)가 제2 적분 신호(INT2s)보다 크고, 제2 적분 신호(INT2s)는 제3 적분 신호(INT3s)보다 크다.

도 18의 경우에서, 제1 내지 제3 적분 신호들(INT1s, INT2s, INT3s)가 제1 기준 전압(VH2)보다 크기 때문에, 제1 내지 제3 비교기들(CP1, CP2, CP3)은 모두 논리 값 1을 출력하게 된다. 따라서, 제1 NAND 게이트(NAND1)는 논리 값 0을 출력하고, 제1 NOR 게이트(NOR1)는 논리 값 0을 출력한다. 따라서, 제1 인버터(INV1)는 논리 값 1을 제1 검출 신호로 출력하며, 제1 트랜지스터(T1)는 턴-오프 상태를 유지한다. 따라서, 도 18의 경우에서, 트레이닝 모드의 제1 모드 신호가 계속하여 출력되며, 위상 보정기(PCU)에 의해 제1 내지 제3 보상 클록 신호들(CCK1, CCK2, CCK3)의 위상이 변경 조정될 수 있다.

도 19의 경우에서, 제1 및 제2 적분 신호들(INT1s, INT2s)이 제1 기준 전압(VH2)보다 크고, 제3 적분 신호(INT3s)가 제1 기준 전압(VH2)보다 작다. 따라서, 제1 및 제2 비교기들(CP1, CP2)은 논리 값 1을 출력하고, 제3 비교기(CP3)는 논리 값 0을 출력한다. 따라서, 제1 NAND 게이트(NAND1)는 논리 값 0을 출력하고, 제1 NOR 게이트(NOR1)는 논리 값 1을 출력한다. 따라서, 제1 인버터(INV1)는 논리 값 0을 제1 검출 신호로 출력하며, 제1 트랜지스터(T1)는 턴-온된다.

이에 따라, 제1 전원(VDD)의 전압이 제1 센싱 노드(SN1)에 충전되고, 제3 및 제4 인버터들(INV3, INV4)에 의해 논리 값 1이 제1 모드 신호로써 출력된다. 제1 모드 신호의 논리 값 1은 노멀 모드를 의미하고, 논리 값 2는 트레이닝 모드를 의미할 수 있다. 따라서, 위상 보정기(PCU)는 제3 보상 클록 신호(CCK3)와 동일한 위상을 갖는 샘플링 클록 신호를 생성할 수 있다.

이후, 제1 검출 신호의 논리 값이 변동되어 제1 트랜지스터(T1)가 턴-온 또는 턴-오프되더라도, 제2 인버터(INV2)에 의해 제2 트랜지스터(T2)가 턴-온 상태를 유지하므로 제1 센싱 노드(SN1)의 전압은 유지된다. 따라서, 제1 검출 신호의 논리 값 변동과 무관하게 노멀 모드의 제1 모드 신호가 계속하여 출력된다.

추가적으로, 도 20의 경우에서 적분기들(INT1, INT2, INT3)이 동작하는 경우를 설명한다. 기간(t2f~t3f)에서, 제2 적분 신호(INT2s)가 제1 적분 신호(INT1s)보다 크고, 제3 적분 신호(INT3s)는 제2 적분 신호(INT2s)보다 크다.

도 20의 경우에서, 제2 및 제3 비교기들(CP2, CP3)은 논리 값 1을 출력하고, 제1 비교기(CP1)는 논리 값 0을 출력하며, 제1 검출 신호는 1이 된다. 따라서, 제1 트랜지스터(T1)는 턴-오프 상태이다.

도 21은 본 발명의 다른 실시예에 따른 트랜지션 검출기를 설명하기 위한 도면이다.

도 21을 참조하면, 본 발명의 한 실시예에 따른 트랜지션 검출기(R_TDU)는 적분기들(INT4, INT5, INT6), 비교기들(CP4, CP5, CP6), 제2 NAND 게이트(NAND2), 제2 NOR 게이트(NOR2), 및 제2 모드 신호 유지부(MISU2)를 포함할 수 있다.

트랜지션 검출기(R_TDU)는 전술한 보상 클록 신호(Comp_CLK)로써, 제1 내지 제3 보상 클록 신호들(CCK1, CCK2, CCK3)을 수신할 수 있다. 제2 보상 클록 신호(CCK2)는 제1 보상 클록 신호(CCK1)보다 위상이 지연되고, 제3 보상 클록 신호(CCK3)는 제2 보상 클록 신호(CCK2)보다 위상이 지연될 수 있다. 제2 보상 클록 신호(CCK2)와 제1 보상 클록 신호(CCK1)의 위상 차이와 제3 보상 클록 신호(CCK3)와 제2 보상 클록 신호(CCK2)의 위상 차이는 동일할 수 있다.

또한, 트랜지션 검출기(R_TDU)는 센싱 라인(SL)을 통해 제2 트레이닝 패턴 신호를 수신할 수 있다.

제4 적분기(INT4)는 제1 보상 클록 신호(CCK1)에 따라, 제2 트레이닝 패턴 신호를 적분하여 제4 적분 신호를 제공할 수 있다. 예를 들어, 제4 적분기(INT4)는 제1 보상 클록 신호(CCK1)가 하이 레벨인 기간 동안, 제2 트레이닝 패턴 신호를 적분하여 제4 적분 신호를 제공할 수 있다.

제5 적분기(INT5)는 제2 보상 클록 신호(CCK2)에 따라, 제2 트레이닝 패턴 신호를 적분하여 제5 적분 신호를 제공할 수 있다. 예를 들어, 제5 적분기(INT5)는 제2 보상 클록 신호(CCK2)가 하이 레벨인 기간 동안, 제2 트레이닝 패턴 신호를 적분하여 제5 적분 신호를 제공할 수 있다.

제6 적분기(INT6)는 제3 보상 클록 신호(CCK3)에 따라, 제2 트레이닝 패턴 신호를 적분하여 제6 적분 신호를 제공할 수 있다. 예를 들어, 제6 적분기(INT6)는 제3 보상 클록 신호(CCK3)가 하이 레벨인 기간 동안, 제2 트레이닝 패턴 신호를 적분하여 제6 적분 신호를 제공할 수 있다.

실시예에 따라, 적분기들(INT4, INT5, INT6)은 모드 라인(ML)을 통해 제2 모드 신호를 수신할 수 있고, 트레이닝 모드의 제2 모드 신호에서 동작하고, 노멀 모드의 제2 모드 신호에서 동작이 중지될 수 있다.

제4 비교기(CP4)는 제4 적분 신호가 제2 기준 전압(VL2)보다 큰 경우 논리 값 1을 출력하고, 제4 적분 신호가 제2 기준 전압(VL2)보다 작은 경우 논리 값 0을 출력할 수 있다. 예를 들어, 제4 비교기(CP4)는 제1 보상 클록 신호(CCK1)의 반전 신호(CCK1B)가 하이 레벨일 때 동작하여 제4 적분 신호와 제2 기준 전압(VL2)을 비교할 수 있다.

제5 비교기(CP5)는 제5 적분 신호가 제2 기준 전압(VL2)보다 큰 경우 논리 값 1을 출력하고, 제5 적분 신호가 제2 기준 전압(VL2)보다 작은 경우 논리 값 0을 출력할 수 있다. 예를 들어, 제5 비교기(CP5)는 제2 보상 클록 신호(CCK2)의 반전 신호(CCK2B)가 하이 레벨일 때 동작하여 제5 적분 신호와 제2 기준 전압(VL2)을 비교할 수 있다.

제6 비교기(CP6)는 제6 적분 신호가 제2 기준 전압(VL2)보다 큰 경우 논리 값 1을 출력하고, 제6 적분 신호가 제2 기준 전압(VL2)보다 작은 경우 논리 값 0을 출력할 수 있다. 예를 들어, 제6 비교기(CP6)는 제3 보상 클록 신호(CCK3)의 반전 신호(CCK3B)가 하이 레벨일 때 동작하여 제6 적분 신호와 제2 기준 전압(VL2)을 비교할 수 있다.

실시예에 따라, 각각의 제4 내지 제6 비교기들(CP4, CP5, CP6)은 후단에 래치를 포함하여, 각각의 출력 값들을 일정 기간 동안 유지할 수 있다.

제2 NOR 게이트(NOR2)는 제4 비교기(CP4) 및 제5 비교기(CP5)의 출력 값들을 입력받을 수 있다.

제2 NAND 게이트(NAND2)는 제2 NOR 게이트(NOR2) 및 제6 비교기(CP6)의 출력 값들을 입력받고, 제2 검출 신호를 출력할 수 있다. 제2 검출 신호는 제2 검출 노드(DN2)에 인가될 수 있다.

제2 모드 신호 유지부(MISU2)는 턴-온 레벨의 초기화 신호에 대응하여 트레이닝 모드의 제2 모드 신호를 제공할 수 있다. 제2 모드 신호 유지부(MISU2)는 초기화 라인(RSL)을 통해서 초기화 신호를 수신하고, 모드 라인(ML)을 통해서 제2 모드 신호를 제공할 수 있다.

실시예에 따라, 제2 모드 신호 유지부(MISU2)는 턴-온 레벨의 초기화 신호 공급 이후 첫 번째 턴-온 레벨의 제2 검출 신호에 대응하여 노멀 모드의 제2 모드 신호를 제공하고, 이후 제2 검출 신호의 레벨 변경과 무관하게 노멀 모드의 제2 모드 신호를 유지할 수 있다.

즉, 제2 모드 신호 유지부(MISU2)는 제2 검출 신호에 기초하여 노멀 모드의 제2 모드 신호를 제공하기 시작하면, 이후 제2 검출 신호의 레벨 변동에 무관하게 노멀 모드의 제2 모드 신호를 계속하여 제공할 수 있다. 본 실시예에서, 제2 모드 신호 유지부(MISU2)가 트레이닝 모드의 제2 모드 신호를 제공하기 위해서는, 초기화 라인(RSL)을 통해서 턴-온 레벨의 초기화 신호의 수신이 필요하다.

실시예에 따라, 제2 모드 신호 유지부(MISU2)는 트랜지스터들(T4, T5, T6-1, T6-2) 및 인버터들(INV5, INV6, INV7)을 포함할 수 있다.

제4 트랜지스터(T4)는 게이트 전극에 제2 검출 신호를 인가받고, 일전극이 제1 전원(VDD)에 연결되고, 타전극이 제2 센싱 노드(SN2)에 연결될 수 있다. 제4 트랜지스터(T4)는 P형 트랜지스터일 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2 검출 노드(DN2)에 연결될 수 있다.

제5 트랜지스터(T5)는 게이트 전극이 제5 인버터(INV5)의 출력단과 연결되고, 일전극이 제1 전원(VDD)에 연결되고, 타전극이 제2 센싱 노드(SN2)에 연결될 수 있다. 제5 트랜지스터(T5)는 P형 트랜지스터일 수 있다.

제6 트랜지스터(T6-1, T6-2)는 게이트 전극에 초기화 신호를 인가받고, 일전극이 제2 센싱 노드(SN2)에 연결되고, 타전극이 제2 전원(VSS)에 연결될 수 있다. 제6 트랜지스터(T6-1, T6-2)는 N형 트랜지스터일 수 있다. 제6 트랜지스터(T6-1, T6-2)의 게이트 전극은 초기화 라인(RSL)에 연결될 수 있다. 제6 트랜지스터(T6-1, T6-2)는 도 21에 도시된 바와 같이 2 개의 서브 트랜지스터들(T6-1, T6-2)을 포함할 수 있다.

제5 인버터(INV5)는 입력단이 제2 센싱 노드(SN2)에 연결되고, 출력단이 제5 트랜지스터(T5)의 게이트 전극에 연결될 수 있다.

제6 인버터(INV6)는 입력단이 제2 센싱 노드(SN2)에 연결될 수 있다.

제7 인버터(INV7)는 입력단이 제6 인버터(INV6)의 출력단과 연결되고, 제2 모드 신호를 출력할 수 있다. 예를 들어, 제7 인버터(INV7)는 출력단이 모드 라인(ML)과 연결될 수 있다.

도 22는 도 21의 트랜지션 검출기에 사용될 수 있는 예시적인 제2 트레이닝 패턴 신호를 설명하기 위한 도면이다.

도 22의 점선 파형은 이상적인 채널을 통과한 경우의 제2 트레이닝 패턴 신호(R_TRP)의 파형을 의미하고, 도 22의 실선 파형은 실제 채널을 통과한 경우의 제2 트레이닝 패턴 신호(R_TRP)의 파형을 의미한다.

제2 트레이닝 패턴 신호(R_TRP)의 1 주기는 j+k-UI일 수 있고, j-UI 동안의 바이너리 레벨과 k-UI 동안의 바이너리 레벨은 서로 다를 수 있다. 이때, j 및 k는 자연수 일 수 있다.

한 실시예에 의하면, k는 1일 수 있다. 예를 들어, 제2 트레이닝 패턴 신호(R_TRP)는 1 주기 중 1 UI 동안 상승 펄스를 포함하며 1 주기 중 나머지 UI들 동안 로우 레벨을 유지할 수 있다.

이러한 경우, j-UI 동안 트랜지션이 일어나지 않고 채널에서 전압이 방전되기 때문에, 짧은 k-UI 동안 제2 트랜지션(라이징 트랜지션)이 충분히 일어나지 않을 수 있다. 즉, 도 22의 제2 트레이닝 패턴 신호(R_TRP)는 라이징 트랜지션 시의 부호간 간섭 문제에 있어서 최악의 케이스일 수 있다.

따라서, 최악의 케이스인 제2 트레이닝 패턴 신호(R_TRP)를 모든 채널들에 동시에 송신하고(이븐 모드), 센싱 채널에서 제2 트랜지션을 검출할 수 있도록 샘플링 클록 신호의 위상이 결정되는 경우, 크로스토크-유도 지터 및 부호간 간섭 모두에 강인한 샘플링 클록 신호의 위상을 획득할 수 있다.

본 실시예에 의하면, 송신 유닛(TX1~TX(2n-1))에 프리-엠퍼시스 기법을 적용할 필요가 없으므로, 구성 비용이 절감될 수 있다.

도 21의 트랜지션 검출기(R_TDU)는 제4 적분 신호 및 제5 적분 신호가 제2 기준 전압(VL2)보다 작고, 제6 적분 신호가 제2 기준 전압(VL2)보다 클 때, 제2 트레이닝 패턴 신호(R_TRP)의 트랜지션 발생을 검출할 수 있다. 트랜지션 검출기(R_TDU)의 상세 동작은 도 16의 트랜지션 검출기(F_TDU)와 유사하므로, 중복된 설명은 생략한다. 참고로, 제1 트레이닝 패턴 신호(F_TRP)는 하이 레벨을 비교적 길게 유지하기 때문에 트랜지션 검출기(F_TDU)는 제1 기준 전압(VH2)을 기준으로 동작하고, 제2 트레이닝 패턴 신호(R_TRP)는 로우 레벨을 비교적 길게 유지하기 때문에 제2 기준 전압(VL2)을 기준으로 동작할 수 있다.

지금까지 설명한 바에 의하면, 도 15의 트랜지션 검출기(TDU)는 도 16의 트랜지션 검출기(F_TDU) 및 도 22의 트랜지션 검출기(R_TDU) 중 어느 하나로 구성될 수 있다.

다른 실시예에 의하면, 도 15의 트랜지션 검출기(TDU)는 트랜지션 검출기들(F_TDU, R_TDU)을 모두 포함할 수 있다.

예를 들어, 클록 데이터 복원기(CDR)는 트레이닝 모드의 제1 모드 신호를 모드 라인(ML)으로 송신할 수 있다. 송신 유닛들(TX1~TX(2n-1))은 트레이닝 모드의 제1 모드 신호를 수신하는 경우, 제1 트레이닝 패턴 신호(F_TRP)를 송신할 수 있다.

이에 따라, 클록 데이터 복원기(CDR)는 트랜지션 검출기(F_TDU)를 동작시키고, 모드 라인(ML)으로 노멀 모드의 제1 모드 신호가 출력될 수 있다. 이때, 클록 데이터 복원기(CDR)는 제3 보상 클록 신호(CCK3)의 위상을 제1 위상으로 저장할 수 있다.

다음으로, 클록 데이터 복원기(CDR)는 트레이닝 모드의 제2 모드 신호를 모드 라인(ML)으로 송신할 수 있다. 송신 유닛들(TX1~TX(2n-1))은 트레이닝 모드의 제2 모드 신호를 수신하는 경우, 제2 트레이닝 패턴 신호(R_TRP)를 송신할 수 있다.

이에 따라, 클록 데이터 복원기(CDR)는 트랜지션 검출기(R_TDU)를 동작시키고, 모드 라인(ML)으로 노멀 모드의 제2 모드 신호가 출력될 수 있다. 이때, 클록 데이터 복원기(CDR)는 제3 보상 클록 신호(CCK3)의 위상을 제2 위상으로 저장할 수 있다.

클록 데이터 복원기(CDR)는 제1 위상 및 제2 위상 중 더 지연된 위상을 갖는 제3 보상 클록 신호(CCK3)를 샘플링 클록 신호로 제공할 수 있다. 더 지연된 위상을 선택하는 이유에 대해서는 도 12 및 도 14에 대한 설명을 참조한다. 본 실시예에 의하면, 폴링 트랜지션 및 라이징 트랜지션 모두에 대해 강인한 샘플링 클록 신호의 위상을 획득할 수 있다.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

INT1, INT2, INT3: 적분기들
CP1, CP2, CP3: 비교기들
NAND1: 제1 NAND 게이트
NOR1: 제1 NOR 게이트
INV1: 제1 인버터
MISU1: 제1 모드 신호 유지부

Claims (20)

1. 제1 보상 클록 신호에 따라, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공하는 제1 적분기;
   제2 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공하는 제2 적분기; 및
   제3 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공하는 제3 적분기를 포함하고,
   상기 제1 적분 신호 및 상기 제2 적분 신호가 제1 기준 전압보다 크고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작을 때, 상기 제1 트레이닝 패턴 신호의 트랜지션 발생을 검출하는,
   트랜지션 검출기.
2. 제1 항에 있어서,
   상기 제2 보상 클록 신호는 상기 제1 보상 클록 신호보다 위상이 지연되고,
   상기 제3 보상 클록 신호는 상기 제2 보상 클록 신호보다 위상이 지연된,
   트랜지션 검출기.
3. 제2 항에 있어서,
   상기 제1 적분 신호가 상기 제1 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제1 적분 신호가 상기 제1 기준 전압보다 작은 경우 논리 값 0을 출력하는 제1 비교기;
   상기 제2 적분 신호가 상기 제1 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제2 적분 신호가 상기 제1 기준 전압보다 작은 경우 논리 값 0을 출력하는 제2 비교기; 및
   상기 제3 적분 신호가 상기 제1 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작은 경우 논리 값 0을 출력하는 제3 비교기를 더 포함하는,
   트랜지션 검출기.
4. 제3 항에 있어서,
   상기 제1 비교기 및 상기 제2 비교기의 출력 값들을 입력받는 제1 NAND 게이트; 및
   상기 제1 NAND 게이트 및 상기 제3 비교기의 출력 값들을 입력받는 제1 NOR 게이트를 더 포함하는,
   트랜지션 검출기.
5. 제4 항에 있어서,
   상기 NOR 게이트의 출력 값을 반전시켜 제1 검출 신호를 출력하는 제1 인버터를 더 포함하는,
   트랜지션 검출기.
6. 제5 항에 있어서,
   턴-온 레벨의 초기화 신호에 대응하여 트레이닝 모드의 제1 모드 신호를 제공하는 제1 모드 신호 유지부를 더 포함하고,
   상기 제1 모드 신호 유지부는 턴-온 레벨의 상기 초기화 신호 공급 이후 첫 번째 턴-온 레벨의 상기 제1 검출 신호에 대응하여 노멀 모드의 상기 제1 모드 신호를 제공하고, 이후 상기 제1 검출 신호의 레벨 변경과 무관하게 상기 노멀 모드의 상기 제1 모드 신호를 유지하는,
   트랜지션 검출기.
7. 제6 항에 있어서,
   상기 제1 모드 신호 유지부는:
   게이트 전극에 상기 제1 검출 신호를 인가받고, 일전극이 제1 전원에 연결되고, 타전극이 제1 센싱 노드에 연결되는 제1 트랜지스터;
   일전극이 상기 제1 전원에 연결되고, 타전극이 상기 제1 센싱 노드에 연결되는 제2 트랜지스터;
   게이트 전극에 상기 초기화 신호를 인가받고, 일전극이 상기 제1 센싱 노드에 연결되고, 타전극이 제2 전원에 연결되는 제3 트랜지스터; 및
   입력단이 상기 제1 센싱 노드에 연결되고, 출력단이 상기 제2 트랜지스터의 게이트 전극에 연결된 제2 인버터를 포함하는,
   트랜지션 검출기.
8. 제7 항에 있어서,
   상기 제1 모드 신호 유지부는:
   입력단이 상기 제1 센싱 노드에 연결된 제3 인버터; 및
   입력단이 상기 제3 인버터의 출력단과 연결되고, 상기 제1 모드 신호를 출력하는 제4 인버터를 더 포함하는,
   트랜지션 검출기.
9. 제8 항에 있어서,
   제1 보상 클록 신호에 따라, 제2 트레이닝 패턴 신호를 적분하여 제4 적분 신호를 제공하는 제4 적분기;
   제2 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제5 적분 신호를 제공하는 제5 적분기; 및
   제3 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제6 적분 신호를 제공하는 제6 적분기를 더 포함하고,
   상기 제4 적분 신호 및 상기 제5 적분 신호가 제2 기준 전압보다 작고, 상기 제6 적분 신호가 상기 제2 기준 전압보다 클 때, 상기 제2 트레이닝 패턴 신호의 트랜지션 발생을 검출하는,
   트랜지션 검출기.
10. 제9 항에 있어서,
    상기 제4 적분 신호가 상기 제2 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제4 적분 신호가 상기 제2 기준 전압보다 작은 경우 논리 값 0을 출력하는 제4 비교기;
    상기 제5 적분 신호가 상기 제2 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제5 적분 신호가 상기 제2 기준 전압보다 작은 경우 논리 값 0을 출력하는 제5 비교기; 및
    상기 제6 적분 신호가 상기 제2 기준 전압보다 큰 경우 논리 값 1을 출력하고, 상기 제6 적분 신호가 상기 제2 기준 전압보다 작은 경우 논리 값 0을 출력하는 제6 비교기를 더 포함하는,
    트랜지션 검출기.
11. 제10 항에 있어서,
    상기 제4 비교기 및 상기 제5 비교기의 출력 값들을 입력받는 제2 NOR 게이트; 및
    상기 제2 NOR 게이트 및 상기 제6 비교기의 출력 값들을 입력받고, 제2 검출 신호를 출력하는 제2 NAND 게이트를 더 포함하는
    트랜지션 검출기.
12. 제11 항에 있어서,
    턴-온 레벨의 상기 초기화 신호에 대응하여 트레이닝 모드의 제2 모드 신호를 제공하는 제2 모드 신호 유지부를 더 포함하고,
    상기 제2 모드 신호 유지부는 턴-온 레벨의 상기 초기화 신호 공급 이후 첫 번째 턴-온 레벨의 상기 제2 검출 신호에 대응하여 노멀 모드의 상기 제2 모드 신호를 제공하고, 이후 상기 제2 검출 신호의 레벨 변경과 무관하게 상기 노멀 모드의 상기 제2 모드 신호를 유지하는,
    트랜지션 검출기.
13. 제12 항에 있어서,
    상기 제2 모드 신호 유지부는:
    게이트 전극에 상기 제2 검출 신호를 인가받고, 일전극이 상기 제1 전원에 연결되고, 타전극이 제2 센싱 노드에 연결되는 제4 트랜지스터;
    일전극이 상기 제1 전원에 연결되고, 타전극이 상기 제2 센싱 노드에 연결되는 제5 트랜지스터;
    게이트 전극에 상기 초기화 신호를 인가받고, 일전극이 상기 제2 센싱 노드에 연결되고, 타전극이 상기 제2 전원에 연결되는 제6 트랜지스터; 및
    입력단이 상기 제2 센싱 노드에 연결되고, 출력단이 상기 제5 트랜지스터의 게이트 전극에 연결된 제5 인버터를 포함하는,
    트랜지션 검출기.
14. 제13 항에 있어서,
    상기 제2 모드 신호 유지부는:
    입력단이 상기 제2 센싱 노드에 연결된 제6 인버터; 및
    입력단이 상기 제6 인버터의 출력단과 연결되고, 상기 제2 모드 신호를 출력하는 제7 인버터를 더 포함하는,
    트랜지션 검출기.
15. 제14 항에 있어서,
    상기 제1 트레이닝 패턴 신호는 1 주기 중 하나의 단위 간격 동안 하강 펄스를 포함하며 1 주기 중 나머지 단위 간격들 동안 하이 레벨을 유지하고,
    상기 제2 트레이닝 패턴 신호는 1 주기 중 하나의 단위 간격 동안 상승 펄스를 포함하며 1 주기 중 나머지 단위 간격들 동안 로우 레벨을 유지하는,
    트랜지션 검출기.
16. 삭제
17. 제1 보상 클록 신호에 따라, 제1 트레이닝 패턴 신호를 적분하여 제1 적분 신호를 제공하는 제1 적분기;
    상기 제1 보상 클록 신호보다 위상이 지연된 제2 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제2 적분 신호를 제공하는 제2 적분기; 및
    상기 제2 보상 클록 신호보다 위상이 지연된 제3 보상 클록 신호에 따라, 상기 제1 트레이닝 패턴 신호를 적분하여 제3 적분 신호를 제공하는 제3 적분기를 포함하고,
    상기 제1 적분 신호 및 상기 제2 적분 신호가 제1 기준 전압보다 크고, 상기 제3 적분 신호가 상기 제1 기준 전압보다 작을 때, 상기 제3 보상 클록 신호의 위상을 제1 위상으로 저장하는,
    클록 데이터 복원기.
18. 제17 항에 있어서,
    상기 제1 보상 클록 신호에 따라, 제2 트레이닝 패턴 신호를 적분하여 제4 적분 신호를 제공하는 제4 적분기;
    상기 제2 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제5 적분 신호를 제공하는 제5 적분기; 및
    상기 제3 보상 클록 신호에 따라, 상기 제2 트레이닝 패턴 신호를 적분하여 제6 적분 신호를 제공하는 제6 적분기를 더 포함하고,
    상기 제4 적분 신호 및 상기 제5 적분 신호가 제2 기준 전압보다 작고, 상기 제6 적분 신호가 상기 제2 기준 전압보다 클 때, 상기 제3 보상 클록 신호의 위상을 제2 위상으로 저장하는,
    클록 데이터 복원기.
19. 제18 항에 있어서,
    상기 제1 위상 및 상기 제2 위상 중 더 지연된 위상을 갖는 상기 제3 보상 클록 신호를 샘플링 클록 신호로 제공하는,
    클록 데이터 복원기.
20. 제19 항에 있어서,
    상기 제1 트레이닝 패턴 신호는 1 주기 중 하나의 단위 간격 동안 하강 펄스를 포함하며 1 주기 중 나머지 단위 간격들 동안 하이 레벨을 유지하고,
    상기 제2 트레이닝 패턴 신호는 1 주기 중 하나의 단위 간격 동안 상승 펄스를 포함하며 1 주기 중 나머지 단위 간격들 동안 로우 레벨을 유지하는,
    클록 데이터 복원기.

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