JPH06197138A - ディジタルクロック再生回路 - Google Patents
ディジタルクロック再生回路Info
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- JPH06197138A JPH06197138A JP4343802A JP34380292A JPH06197138A JP H06197138 A JPH06197138 A JP H06197138A JP 4343802 A JP4343802 A JP 4343802A JP 34380292 A JP34380292 A JP 34380292A JP H06197138 A JPH06197138 A JP H06197138A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】同一クロックで動作させるシフトレジスタのラ
ッチの数を減らし、クロックの配線遅延のばらつきによ
る回路の誤動作を低減すること。 【構成】角度変調波を位相量子化回路１０で位相データ
とし、この位相データのビット数を微分回路１１で圧縮
し、微分位相データを出力する。微分位相データを直接
伸長する第１の積分回路１３ａの出力と、シフトレジス
タ１２を経由した微分位相データを伸長する第２の積分
回路１３ｂの出力とを検出器１４に入力し、検出器１４
でこれら２つを減算することによって得られるアイパタ
ーンより伝送タイミングを検出し、ＤＰＬＬ１５（ディ
ジタル位相同期ループ）に出力する。ＤＰＬＬ１５はこ
の信号に同期したクロック再生を行う。
ッチの数を減らし、クロックの配線遅延のばらつきによ
る回路の誤動作を低減すること。 【構成】角度変調波を位相量子化回路１０で位相データ
とし、この位相データのビット数を微分回路１１で圧縮
し、微分位相データを出力する。微分位相データを直接
伸長する第１の積分回路１３ａの出力と、シフトレジス
タ１２を経由した微分位相データを伸長する第２の積分
回路１３ｂの出力とを検出器１４に入力し、検出器１４
でこれら２つを減算することによって得られるアイパタ
ーンより伝送タイミングを検出し、ＤＰＬＬ１５（ディ
ジタル位相同期ループ）に出力する。ＤＰＬＬ１５はこ
の信号に同期したクロック再生を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を角度
変調して伝送された角度変調波からディジタル信号を復
調するのに必要なタイミングクロックを再生するディジ
タルクロック再生回路に関する。
変調して伝送された角度変調波からディジタル信号を復
調するのに必要なタイミングクロックを再生するディジ
タルクロック再生回路に関する。
【０００２】
【従来の技術】受信機で復調された角度変調波（ＰＳＫ
信号）をアイパターンの開いた最適点で識別するために
は、復調部において伝送タイミングに同期したクロック
信号を再生する必要がある。
信号）をアイパターンの開いた最適点で識別するために
は、復調部において伝送タイミングに同期したクロック
信号を再生する必要がある。
【０００３】従来、用いられているクロック再生回路と
しては特開平２−２７２８４０で開示されている方式が
知られている。この開示例の構成を簡略して図２に示
す。この再生回路は位相量子化回路１０、シフトレジス
タ１２、検出器１４、ディジタル位相同期ループ（以下
ＤＰＬＬと略す）１５から構成される。
しては特開平２−２７２８４０で開示されている方式が
知られている。この開示例の構成を簡略して図２に示
す。この再生回路は位相量子化回路１０、シフトレジス
タ１２、検出器１４、ディジタル位相同期ループ（以下
ＤＰＬＬと略す）１５から構成される。
【０００４】前記再生回路は、まずＰＳＫ信号を位相量
子化回路１０により変調成分を抽出した量子化された位
相データに変換する。この位相データは、シフトレジス
タ１２でＰＳＫ信号の１シンボルに相当する時間だけ遅
延されてから検出器１４に入力されるものと、シフトレ
ジスタ１２を経由せず、検出器１４に直接入力されるも
のとに分けられる。検出器１４ではこれらふたつのデー
タの減算を行う。これによって前記１シンボル期間の位
相の変化量が検出される。この位相の変化量を適当なオ
ーバサンプリングによってモニタするとアイパターンが
得られ、このアイパターンを基に検出タイミングを抽出
し、ＤＰＬＬ１５に入力する。入力された検出タイミン
グを基準にＤＰＬＬ１５はクロック再生を行う。
子化回路１０により変調成分を抽出した量子化された位
相データに変換する。この位相データは、シフトレジス
タ１２でＰＳＫ信号の１シンボルに相当する時間だけ遅
延されてから検出器１４に入力されるものと、シフトレ
ジスタ１２を経由せず、検出器１４に直接入力されるも
のとに分けられる。検出器１４ではこれらふたつのデー
タの減算を行う。これによって前記１シンボル期間の位
相の変化量が検出される。この位相の変化量を適当なオ
ーバサンプリングによってモニタするとアイパターンが
得られ、このアイパターンを基に検出タイミングを抽出
し、ＤＰＬＬ１５に入力する。入力された検出タイミン
グを基準にＤＰＬＬ１５はクロック再生を行う。
【０００５】
【発明が解決しようとする課題】前記開示例で使用する
シフトレジスタ１２は位相データのビット数とシフトす
る段数により回路規模が決定し、ビット数×段数のラッ
チ数が必要となる。ここで、ビット数は位相データの分
解能であり、段数はタイミング時刻の分解能である。シ
フトレジスタは全て同一のクロックで動かす必要があ
り、全てのラッチのクロックのタイミングの一致が重要
である。一方、クロックは配線の引き回しによる遅延時
間が配線の浮遊容量，抵抗、等の影響で発生する。よっ
て、回路規模が増大すると配線での遅延により、それぞ
れのラッチのクロックタイミングにばらつきが生じ、誤
動作の可能性が増大する。
シフトレジスタ１２は位相データのビット数とシフトす
る段数により回路規模が決定し、ビット数×段数のラッ
チ数が必要となる。ここで、ビット数は位相データの分
解能であり、段数はタイミング時刻の分解能である。シ
フトレジスタは全て同一のクロックで動かす必要があ
り、全てのラッチのクロックのタイミングの一致が重要
である。一方、クロックは配線の引き回しによる遅延時
間が配線の浮遊容量，抵抗、等の影響で発生する。よっ
て、回路規模が増大すると配線での遅延により、それぞ
れのラッチのクロックタイミングにばらつきが生じ、誤
動作の可能性が増大する。
【０００６】さらに再生タイミングがずれればシンボル
点（アイパターンの開口部）からずれた位置で復調する
事になり、位相判定に誤りが増加しビットエラーレート
（ＢＥＲ）特性の劣化につながり、回線品質が悪くな
る。
点（アイパターンの開口部）からずれた位置で復調する
事になり、位相判定に誤りが増加しビットエラーレート
（ＢＥＲ）特性の劣化につながり、回線品質が悪くな
る。
【０００７】本発明は、シフトレジスタの前段に微分回
路、後段に積分回路を設け、シフトレジスタの回路規模
（ビット数）を低減することにより、同一クロックで動
作するシフトレジスタの数を低減し、クロックの配線遅
延のばらつきによる誤動作の危険性を回避するものであ
る。
路、後段に積分回路を設け、シフトレジスタの回路規模
（ビット数）を低減することにより、同一クロックで動
作するシフトレジスタの数を低減し、クロックの配線遅
延のばらつきによる誤動作の危険性を回避するものであ
る。
【０００８】
【課題を解決するための手段】図１は、請求項１に記載
のディジタルクロック再生回路の動作原理を示すブロッ
ク図である。
のディジタルクロック再生回路の動作原理を示すブロッ
ク図である。
【０００９】本発明は、受信されたＰＳＫ信号の位相を
量子化した位相データに変換する位相量子化回路と、位
相量子化回路から得られる量子化データの位相の進み・
遅れを検出し、それに応じて量子化データのビット数を
圧縮した微分位相データを出力する微分回路と、前記微
分回路からの信号を１シンボル遅延させるシフトレジス
タと、そのシフトレジスタを経由した前記微分位相デー
タを伸張する第１の積分回路、またそれとは別に前記微
分回路からの圧縮された微分位相データを直接、伸張す
る第２の積分回路と、さらに、前記第１の積分回路出力
と第２の積分回路出力をそれぞれ入力し、その減算値で
あるアイパターンから、シンボルタイミングを検出する
検出器と、検出器で検出したシンボルタイミングに応じ
て再生クロックを発生するＤＰＬＬとを備えて構成す
る。
量子化した位相データに変換する位相量子化回路と、位
相量子化回路から得られる量子化データの位相の進み・
遅れを検出し、それに応じて量子化データのビット数を
圧縮した微分位相データを出力する微分回路と、前記微
分回路からの信号を１シンボル遅延させるシフトレジス
タと、そのシフトレジスタを経由した前記微分位相デー
タを伸張する第１の積分回路、またそれとは別に前記微
分回路からの圧縮された微分位相データを直接、伸張す
る第２の積分回路と、さらに、前記第１の積分回路出力
と第２の積分回路出力をそれぞれ入力し、その減算値で
あるアイパターンから、シンボルタイミングを検出する
検出器と、検出器で検出したシンボルタイミングに応じ
て再生クロックを発生するＤＰＬＬとを備えて構成す
る。
【００１０】
【作用】タイミング抽出回路において、シフトレジスタ
の前段と後段にそれぞれ微分回路，積分回路を設けるこ
とにより、シフトレジスタで遅延させる量子化した位相
データのビット数を削減し、シフトレジスタのラッチの
数を削減する。これにより、同一クロックで動作させる
ラッチの数を減らし、クロックの配線遅延のばらつきに
よる回路の誤動作を低減する。
の前段と後段にそれぞれ微分回路，積分回路を設けるこ
とにより、シフトレジスタで遅延させる量子化した位相
データのビット数を削減し、シフトレジスタのラッチの
数を削減する。これにより、同一クロックで動作させる
ラッチの数を減らし、クロックの配線遅延のばらつきに
よる回路の誤動作を低減する。
【００１１】
【実施例】以下図面に基づいて本発明の第１の実施例に
ついて説明する。
ついて説明する。
【００１２】図３において、線で囲んだ位相量子化回路
１０の構成を説明すると、３０はリミッタ、３１は位相
変調成分を取り出すのに必要な発振器、３２はリミッタ
３０の出力と発振器３１の発振出力との位相を比較して
位相変調成分を取り出し位相情報を得る位相比較回路、
３３は位相情報をディジタル信号（位相データ）に変換
するｎビットのＡ／Ｄ変換器、である。
１０の構成を説明すると、３０はリミッタ、３１は位相
変調成分を取り出すのに必要な発振器、３２はリミッタ
３０の出力と発振器３１の発振出力との位相を比較して
位相変調成分を取り出し位相情報を得る位相比較回路、
３３は位相情報をディジタル信号（位相データ）に変換
するｎビットのＡ／Ｄ変換器、である。
【００１３】次に、量子化した位相データを圧縮する微
分回路１１の構成を説明する。３４は得られた位相デー
タを１サンプル遅延させるラッチ、３５は直接入力され
た量子化データとラッチ３４の出力とを減算し、位相回
転量を検出してその値に対応した圧縮された位相微分デ
ータを出力する減算器で構成される。
分回路１１の構成を説明する。３４は得られた位相デー
タを１サンプル遅延させるラッチ、３５は直接入力され
た量子化データとラッチ３４の出力とを減算し、位相回
転量を検出してその値に対応した圧縮された位相微分デ
ータを出力する減算器で構成される。
【００１４】さらに、１２は圧縮された位相微分データ
を１シンボルに相当する時間だけ遅延させるシフトレジ
スタ、１３ａ及び１３ｂは圧縮された位相微分データを
伸長する積分回路（カウンタ）、１４は圧縮・伸長され
た位相データと、シフトレジスタにより１シンボル遅延
され圧縮・伸長された位相データとを減算し、得られた
アイパターンから零クロス点を検出ポイントとして検出
する検出器である。
を１シンボルに相当する時間だけ遅延させるシフトレジ
スタ、１３ａ及び１３ｂは圧縮された位相微分データを
伸長する積分回路（カウンタ）、１４は圧縮・伸長され
た位相データと、シフトレジスタにより１シンボル遅延
され圧縮・伸長された位相データとを減算し、得られた
アイパターンから零クロス点を検出ポイントとして検出
する検出器である。
【００１５】１５は、検出器１４で得られたクロックタ
イミングを基にクロックを再生するＤＰＬＬである。以
上によって本実施例は構成される。
イミングを基にクロックを再生するＤＰＬＬである。以
上によって本実施例は構成される。
【００１６】次に、実施例の回路の詳細な動作について
説明する。
説明する。
【００１７】図３，図４において、位相量子化回路１０
では、入力されたＰＳＫ信号はリミッタ３０により図４
に示す方形波のリミッタ出力となる。位相比較回路は発
振器３１からの角度変調波の搬送波周波数と同じ周波数
である発振器出力と、リミッタ出力位相を比較し、位相
差γｎ（ｎ＝１，２，３・・・）に比例した電圧を出力
する。この電圧信号をＡ／Ｄ変換器３３で量子化し、量
子化したでデータに対応する位相データに変換する。こ
の時の模式的な説明図を図５に示す。位相比較回路３２
から得られる位相情報γｎをこの場合は４ビットにディ
ジタル変換し量子化データとする。
では、入力されたＰＳＫ信号はリミッタ３０により図４
に示す方形波のリミッタ出力となる。位相比較回路は発
振器３１からの角度変調波の搬送波周波数と同じ周波数
である発振器出力と、リミッタ出力位相を比較し、位相
差γｎ（ｎ＝１，２，３・・・）に比例した電圧を出力
する。この電圧信号をＡ／Ｄ変換器３３で量子化し、量
子化したでデータに対応する位相データに変換する。こ
の時の模式的な説明図を図５に示す。位相比較回路３２
から得られる位相情報γｎをこの場合は４ビットにディ
ジタル変換し量子化データとする。
【００１８】微分回路１１の部分では、減算器３５で、
直接減算器３５に入力される位相データとラッチ３４で
１サンプル遅延させてから減算器３５に入力する位相デ
ータとの減算を行い、サンプル間隔の位相回転量を求
め、例えば、進み，変化無し，遅れの３段階で識別し
て、位相データのビット数を２ビットに圧縮する。この
操作により、次段のシフトレジスタのラッチ数が、例え
ば図９（ａ）に示すように、この場合は４ビット（位相
の解像度）×６倍オーバサンプリング（タイミング時間
の解像度）で２４個となるところが、本発明の構成を用
いると同図（ｂ）に示すように２ビット×６倍オーバサ
ンプリングで半分の１２個に低減できる。
直接減算器３５に入力される位相データとラッチ３４で
１サンプル遅延させてから減算器３５に入力する位相デ
ータとの減算を行い、サンプル間隔の位相回転量を求
め、例えば、進み，変化無し，遅れの３段階で識別し
て、位相データのビット数を２ビットに圧縮する。この
操作により、次段のシフトレジスタのラッチ数が、例え
ば図９（ａ）に示すように、この場合は４ビット（位相
の解像度）×６倍オーバサンプリング（タイミング時間
の解像度）で２４個となるところが、本発明の構成を用
いると同図（ｂ）に示すように２ビット×６倍オーバサ
ンプリングで半分の１２個に低減できる。
【００１９】前記位相変化データを基に検出器１４に含
まれる減算器３５からアイパターンを得るため、遅延検
波を行う。ここで、角度変調信号としてπ／４シフトＱ
ＰＳＫ変調信号を例にとりアイパターンを得る方法及び
再生クロックを得る過程を説明する。まず、π／４シフ
トＱＰＳＫ変調信号を説明する。図１３はπ／４シフト
ＱＰＳＫ信号の信号空間ダイヤグラムで、２値のディジ
タルデータ２ビットの情報（それぞれ記号Ｘｋ、Ｙｋで
示す。）を下記表１に示す差動符号化規則に則り１シン
ボル期間の相対的な位相遷移（遷移パターンを記号ΔΦ
で示す。）に対応させたものである。
まれる減算器３５からアイパターンを得るため、遅延検
波を行う。ここで、角度変調信号としてπ／４シフトＱ
ＰＳＫ変調信号を例にとりアイパターンを得る方法及び
再生クロックを得る過程を説明する。まず、π／４シフ
トＱＰＳＫ変調信号を説明する。図１３はπ／４シフト
ＱＰＳＫ信号の信号空間ダイヤグラムで、２値のディジ
タルデータ２ビットの情報（それぞれ記号Ｘｋ、Ｙｋで
示す。）を下記表１に示す差動符号化規則に則り１シン
ボル期間の相対的な位相遷移（遷移パターンを記号ΔΦ
で示す。）に対応させたものである。
【００２０】
【表１】
【００２１】例えば図１３に示すように時刻ｔｋ−１に
Φｋ−１にあった場合、１シンボル期間経過後は２ビッ
トのディジタルデータに対応して、〇で示したいずれか
の点に遷移する。
Φｋ−１にあった場合、１シンボル期間経過後は２ビッ
トのディジタルデータに対応して、〇で示したいずれか
の点に遷移する。
【００２２】このπ／４シフトＱＰＳＫ信号の検波はシ
ンボルタイミング時刻毎の受信位相を検出して、連続す
るシンボル時刻の相対的な位相遷移量を計算し（差動論
理と定義する）、求めた遷移に最も近い遷移パターンを
判定することで行う。アイパターンは、この位相遷移量
の計算値の時間的変化を表したものである。
ンボルタイミング時刻毎の受信位相を検出して、連続す
るシンボル時刻の相対的な位相遷移量を計算し（差動論
理と定義する）、求めた遷移に最も近い遷移パターンを
判定することで行う。アイパターンは、この位相遷移量
の計算値の時間的変化を表したものである。
【００２３】π／４シフトＱＰＳＫ信号のアナログ遅延
検波方式のアイパターンを図６に示す。本発明はこれを
量子化した位相データを用いて実現しようとするもので
ある。まず、位相微分データとシフトレジスタ１２で１
シンボルに相当する期間遅延させた位相微分データを、
積分回路１３ａ及び１３ｂそれぞれでアップダウンカウ
ントしていく。即ち、位相微分データが進みならアップ
カウント、変化無しならカウントせず、遅れならダウン
カウントする。それぞれのカウント値を減算器３５で減
算し、そのカウント値の時間的変化を数シンボル重ね合
わせたものが量子化した位相データを用いて実現したア
イパターンとなる。以上のようにして得られたアイパタ
ーンを図７に示す。
検波方式のアイパターンを図６に示す。本発明はこれを
量子化した位相データを用いて実現しようとするもので
ある。まず、位相微分データとシフトレジスタ１２で１
シンボルに相当する期間遅延させた位相微分データを、
積分回路１３ａ及び１３ｂそれぞれでアップダウンカウ
ントしていく。即ち、位相微分データが進みならアップ
カウント、変化無しならカウントせず、遅れならダウン
カウントする。それぞれのカウント値を減算器３５で減
算し、そのカウント値の時間的変化を数シンボル重ね合
わせたものが量子化した位相データを用いて実現したア
イパターンとなる。以上のようにして得られたアイパタ
ーンを図７に示す。
【００２４】さて、このアイパターンを基にシンボルタ
イミングを零クロス検出器３６で検出する際に、零クロ
ス検出器３６は、図８に示すように減算器３５から出力
される値が０を交差したときに検出ポイントがあると判
断し、検出パルスを発生する。ＤＰＬＬ１５は、この検
出パルスの位相から半シンボルずれた位相（逆相）に同
期するよう動作してクロックを再生する。
イミングを零クロス検出器３６で検出する際に、零クロ
ス検出器３６は、図８に示すように減算器３５から出力
される値が０を交差したときに検出ポイントがあると判
断し、検出パルスを発生する。ＤＰＬＬ１５は、この検
出パルスの位相から半シンボルずれた位相（逆相）に同
期するよう動作してクロックを再生する。
【００２５】以上により、ディジタル回路のシフトレジ
スタの部分の回路規模を低減し、かつ良好なクロック再
生を行うことが可能となった。
スタの部分の回路規模を低減し、かつ良好なクロック再
生を行うことが可能となった。
【００２６】次に、本発明の第２の実施例について図面
に基づいて説明する。
に基づいて説明する。
【００２７】なお、図３に示される第１の実施例と同様
の構成には同一の符号を付し、説明を省略する。
の構成には同一の符号を付し、説明を省略する。
【００２８】図１０は、図３に示す本発明の第１の実施
例の位相量子化回路にあたる部分を位相データ変換器と
いう別の構成で実現した第２の実施例である。
例の位相量子化回路にあたる部分を位相データ変換器と
いう別の構成で実現した第２の実施例である。
【００２９】図１１には位相データ変換器１０１の構成
が示されている。
が示されている。
【００３０】位相データ変換器１０１は、リミッタ３０
と、発振器３１と、発振器３１からの出力を遅延させて
θ１〜θ８のそれぞれ異なる基準信号を発生させるシフ
トレジスタ１１３と、前記リミッタ３０からの出力と、
前記シフトレジスタ１１３からの基準信号θ１〜θ８と
の位相をそれぞれ比較する８個の位相比較器１１１−１
〜１１１−８と、この位相比較器１１１−１〜８の出力
に応じて変調信号の位相を判定して位相データを出力す
る位相データ判定回路１１２と、から構成される。
と、発振器３１と、発振器３１からの出力を遅延させて
θ１〜θ８のそれぞれ異なる基準信号を発生させるシフ
トレジスタ１１３と、前記リミッタ３０からの出力と、
前記シフトレジスタ１１３からの基準信号θ１〜θ８と
の位相をそれぞれ比較する８個の位相比較器１１１−１
〜１１１−８と、この位相比較器１１１−１〜８の出力
に応じて変調信号の位相を判定して位相データを出力す
る位相データ判定回路１１２と、から構成される。
【００３１】以下は、位相データ変換器からの出力であ
る位相データを基に、微分回路，シフトレジスタ，積分
回路，検出器，ＤＰＬＬを用いてクロックの再生を行
う。この構成は実施例１と同様である。
る位相データを基に、微分回路，シフトレジスタ，積分
回路，検出器，ＤＰＬＬを用いてクロックの再生を行
う。この構成は実施例１と同様である。
【００３２】次にこの実施例の動作について説明する。
【００３３】図１１には位相データ変換器の詳細な構成
が示されている。
が示されている。
【００３４】また、図１２には、この実施例における前
記位相データ変換器の動作が示されている。
記位相データ変換器の動作が示されている。
【００３５】図１１に示す発振器３１からの出力をシフ
トレジスタ１１３にとりこみ、基準信号θ１〜θ８がそ
れぞれ４５゜ずつ異なる位相を出力するようにする。例
えば、基準信号θ１は０゜、基準信号θ２は４５゜、
…、基準信号θ８は３１５゜の位相である。
トレジスタ１１３にとりこみ、基準信号θ１〜θ８がそ
れぞれ４５゜ずつ異なる位相を出力するようにする。例
えば、基準信号θ１は０゜、基準信号θ２は４５゜、
…、基準信号θ８は３１５゜の位相である。
【００３６】ここで、シンボルｎにおいて、角度変調波
信号θｎが位相データ変換器に入力されるとする。位相
比較器１１１−１〜１１１−８はそれぞれの基準信号θ
１〜θ８と入力された角度変調波信号θｎとを比較す
る。位相比較器は比較した結果、一致した場合は”Ｈ”
信号を、不一致の場合は”Ｌ”信号を出力する。図１２
の例で説明すると、入力された角度変調波信号θｎが例
えば２００゜の位相であった場合、位相比較器１１１−
１〜１１１−８の出力は比較の結果、それぞれ”Ｈ，
Ｈ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ”となる。
信号θｎが位相データ変換器に入力されるとする。位相
比較器１１１−１〜１１１−８はそれぞれの基準信号θ
１〜θ８と入力された角度変調波信号θｎとを比較す
る。位相比較器は比較した結果、一致した場合は”Ｈ”
信号を、不一致の場合は”Ｌ”信号を出力する。図１２
の例で説明すると、入力された角度変調波信号θｎが例
えば２００゜の位相であった場合、位相比較器１１１−
１〜１１１−８の出力は比較の結果、それぞれ”Ｈ，
Ｈ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ”となる。
【００３７】位相比較器からの出力を基に位相データ判
定回路は角度変調波信号の位相の範囲を判定する。前述
の例の場合、位相比較器の出力がそれぞれ”Ｈ，Ｈ，
Ｈ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ”なので、角度変調波信号の位
相は、位相比較器の出力が”Ｈ”から”Ｌ”に変化する
θ５からθ６の範囲（１８０゜〜２２５゜）と判定す
る。そして、位相データ判定回路は、この場合、１８０
゜〜２２５゜を代表する値、たとえば２０２．５゜を位
相データとして出力する。
定回路は角度変調波信号の位相の範囲を判定する。前述
の例の場合、位相比較器の出力がそれぞれ”Ｈ，Ｈ，
Ｈ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ”なので、角度変調波信号の位
相は、位相比較器の出力が”Ｈ”から”Ｌ”に変化する
θ５からθ６の範囲（１８０゜〜２２５゜）と判定す
る。そして、位相データ判定回路は、この場合、１８０
゜〜２２５゜を代表する値、たとえば２０２．５゜を位
相データとして出力する。
【００３８】位相データ出力から以後の動作は前述の実
施例１に記述したものと同様である。
施例１に記述したものと同様である。
【００３９】
【発明の効果】本発明の効果は、タイミング再生回路に
おいて、シフトレジスタの回路規模を低減し、クロック
信号の配線遅延のばらつきによる回路の誤動作の危険性
を回避することにある。
おいて、シフトレジスタの回路規模を低減し、クロック
信号の配線遅延のばらつきによる回路の誤動作の危険性
を回避することにある。
【図１】請求項１に記載のディジタルクロック再生回路
の原理を示すブロック図である。
の原理を示すブロック図である。
【図２】従来のディジタルクロック再生回路を示すブロ
ック図である。
ック図である。
【図３】請求項１に記載のディジタルクロック再生回路
の第１の実施例の構成を示す図である。
の第１の実施例の構成を示す図である。
【図４】角度変調波の位相情報を取り出す説明図であ
る。
る。
【図５】量子化したデータを対応する位相データに変換
する動作を説明する図である。
する動作を説明する図である。
【図６】π／４シフトＱＰＳＫ信号のアナログ遅延検波
方式のアイパターンを示す図である。
方式のアイパターンを示す図である。
【図７】量子化した位相データを用いて実現したアイパ
ターンを示す図である。
ターンを示す図である。
【図８】零クロス検出の説明図である。
【図９】シフトレジスタの構成図である。
【図１０】請求項１に記載のディジタルクロック再生回
路の第２の実施例の構成を示す図である。
路の第２の実施例の構成を示す図である。
【図１１】位相データ変換器の詳細な構成図である。
【図１２】位相データ変換器の動作を説明する図であ
る。
る。
【図１３】π／４シフトＱＰＳＫ信号空間ダイヤグラム
を示す図である。
を示す図である。
１０…位相量子化回路、１１…微分回路、１２…シフト
レジスタ、１３ａ及び１３ｂ…積分回路、１４…検出
器、１５…ディジタル位相同期ループ（ＤＰＬＬ）、３
０…リミッタ、３１…発振器、３２…位相比較回路、３
３…Ａ／Ｄ変換器、３４…ラッチ、３５…減算器、３６
…零クロス検出器、１０１…位相データ変換器、１１１
…位相比較器、１１２…位相データ判定回路、１１３…
シフトレジスタ。
レジスタ、１３ａ及び１３ｂ…積分回路、１４…検出
器、１５…ディジタル位相同期ループ（ＤＰＬＬ）、３
０…リミッタ、３１…発振器、３２…位相比較回路、３
３…Ａ／Ｄ変換器、３４…ラッチ、３５…減算器、３６
…零クロス検出器、１０１…位相データ変換器、１１１
…位相比較器、１１２…位相データ判定回路、１１３…
シフトレジスタ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/00 Ｆ 7741−5Ｋ
Claims (1)
- 【請求項１】受信された角度変調信号から位相情報をサ
ンプリングして量子化した位相データに変換する位相量
子化手段と、 この位相データのサンプル間隔の変化量を検出する微分
手段と、 前記微分手段の出力を所定の時間遅延させる遅延手段
と、 前記遅延手段を介し、微分手段の出力を入力し、積分を
行う第１の積分手段と、またそれとは別に前記微分手段
の出力を直接入力し、積分を行う第２の積分手段と、 前記第１，第２の積分手段の出力の減算を行って得られ
るアイパターンより角度変調信号のシンボルタイミング
を検出する検出手段と、 前記検出手段が検出したシンボルタイミングに同期して
再生クロックを出力するディジタル位相同期ループとを
備えたことを特徴とするディジタルクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343802A JPH06197138A (ja) | 1992-12-24 | 1992-12-24 | ディジタルクロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343802A JPH06197138A (ja) | 1992-12-24 | 1992-12-24 | ディジタルクロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197138A true JPH06197138A (ja) | 1994-07-15 |
Family
ID=18364352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343802A Pending JPH06197138A (ja) | 1992-12-24 | 1992-12-24 | ディジタルクロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206272B2 (en) | 2000-04-20 | 2007-04-17 | Yamaha Corporation | Method for recording asynchronously produced digital data codes, recording unit used for the method, method for reproducing the digital data codes, playback unit used for the method and information storage medium |
| JP2009188759A (ja) * | 2008-02-06 | 2009-08-20 | Rohm Co Ltd | 差動位相偏移変調（ＤｉｆｆｅｒｅｎｔｉａｌＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）された信号の復調回路、それを利用した無線機器 |
-
1992
- 1992-12-24 JP JP4343802A patent/JPH06197138A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206272B2 (en) | 2000-04-20 | 2007-04-17 | Yamaha Corporation | Method for recording asynchronously produced digital data codes, recording unit used for the method, method for reproducing the digital data codes, playback unit used for the method and information storage medium |
| US7649823B2 (en) | 2000-04-20 | 2010-01-19 | Yamaha Corporation | Method for recording asynchronously produced digital data codes, recording unit used for the method, method for reproducing the digital data codes, playback unit used for the method and information storage medium |
| JP2009188759A (ja) * | 2008-02-06 | 2009-08-20 | Rohm Co Ltd | 差動位相偏移変調（ＤｉｆｆｅｒｅｎｔｉａｌＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）された信号の復調回路、それを利用した無線機器 |
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