JP2508502B2 - 復調回路 - Google Patents
復調回路Info
- Publication number
- JP2508502B2 JP2508502B2 JP59234598A JP23459884A JP2508502B2 JP 2508502 B2 JP2508502 B2 JP 2508502B2 JP 59234598 A JP59234598 A JP 59234598A JP 23459884 A JP23459884 A JP 23459884A JP 2508502 B2 JP2508502 B2 JP 2508502B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- flip
- output
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は復調回路、特にNRZ信号をマンチェスタ符
号化した信号の復調を行う場合等に用いて好適な復調回
路に関する。
号化した信号の復調を行う場合等に用いて好適な復調回
路に関する。
一般にマンチエスタ符号は、NRZ信号に比べて帯域は
広がるも直流成分が少なくクロック成分の多い特徴があ
る。NRZ信号をマンチェスタ符号信号に変換するには、N
RZ信号の１ビットに対応する部分を、その前半と後半に
分け、前半と後半で必ず極性が反転した符号語で置き換
えればよい、例えば、NRZ信号の“1"をマンチェスタ符
号の“0",“1"に対応させ、NRZ信号の“0"をマンチェス
タ符号の“1",“0"に対応させるように符号変換すれば
よい。
広がるも直流成分が少なくクロック成分の多い特徴があ
る。NRZ信号をマンチェスタ符号信号に変換するには、N
RZ信号の１ビットに対応する部分を、その前半と後半に
分け、前半と後半で必ず極性が反転した符号語で置き換
えればよい、例えば、NRZ信号の“1"をマンチェスタ符
号の“0",“1"に対応させ、NRZ信号の“0"をマンチェス
タ符号の“1",“0"に対応させるように符号変換すれば
よい。
このようにNRZ信号を変換してマンチエスタ符号化し
た信号を復調する回路として、従来例えば第４図に示す
ような復調回路がある。
た信号を復調する回路として、従来例えば第４図に示す
ような復調回路がある。
すなわち、同図において、入力端子（１）より第５図
Ｂに示すような例えば20Kボーの入力信号Ｓ2が微分回路
（２）に供給される。タイミング常法は入力信号Ｓ2の
極性変換点に含まれているので、この極性変換点で微分
回路（２）において微分を行うことにより、その出力側
には第５図Ｃに示すように極性変換点を示す信号Ｓ3が
得られる。この信号Ｓ3はアンド回路（３）を介して位
相比較器（４）、ローパスフィルタ（５）及び電圧制御
型発振器（６）から成るPLL回路に供給され、この結果
発振器（６）の出力側には入力信号Ｓ2の２倍の周波数
を有する20kHz第５図Ａに示すような信号Ｓ1が得られ
る。
Ｂに示すような例えば20Kボーの入力信号Ｓ2が微分回路
（２）に供給される。タイミング常法は入力信号Ｓ2の
極性変換点に含まれているので、この極性変換点で微分
回路（２）において微分を行うことにより、その出力側
には第５図Ｃに示すように極性変換点を示す信号Ｓ3が
得られる。この信号Ｓ3はアンド回路（３）を介して位
相比較器（４）、ローパスフィルタ（５）及び電圧制御
型発振器（６）から成るPLL回路に供給され、この結果
発振器（６）の出力側には入力信号Ｓ2の２倍の周波数
を有する20kHz第５図Ａに示すような信号Ｓ1が得られ
る。
この信号Ｓ1はフリップフロップ回路（７）で1/2分周
されて第５図Ｄに示すような10kHzの信号Ｓ4となり位相
比較器（４）に帰還される。また信号Ｓ1がインバータ
（８）を介してフリップフロップ回路（９）にクロック
信号として供給されると共にフリップフロップ回路
（７）の反転出力がデータ信号としてフリップフロップ
回路（９）に供給され、この結果フリップフロップ回路
（９）の出力側には信号Ｓ1が実質的に1/2分周された第
５図Ｅに示すような信号Ｓ5が得られる。
されて第５図Ｄに示すような10kHzの信号Ｓ4となり位相
比較器（４）に帰還される。また信号Ｓ1がインバータ
（８）を介してフリップフロップ回路（９）にクロック
信号として供給されると共にフリップフロップ回路
（７）の反転出力がデータ信号としてフリップフロップ
回路（９）に供給され、この結果フリップフロップ回路
（９）の出力側には信号Ｓ1が実質的に1/2分周された第
５図Ｅに示すような信号Ｓ5が得られる。
この信号Ｓ5は信号Ｓ4に対して90°位相のずれたクロ
ック信号としてフリップフロップ回路（10）に供給され
ると共にアンド回路（３）に供給される。またフリップ
フロップ回路（10）には入力端子（１）より信号Ｓ2が
データ信号として供給され、この結果フリップフロップ
回路（10）の出力側の出力端子（11）には復調されたデ
ータ信号（NRZデータ）が取り出される。また、フリッ
プフロップ回路（９）の反転出力がインバータ（12）で
反転されて出力端子（13）に再生クロック信号として取
り出される。
ック信号としてフリップフロップ回路（10）に供給され
ると共にアンド回路（３）に供給される。またフリップ
フロップ回路（10）には入力端子（１）より信号Ｓ2が
データ信号として供給され、この結果フリップフロップ
回路（10）の出力側の出力端子（11）には復調されたデ
ータ信号（NRZデータ）が取り出される。また、フリッ
プフロップ回路（９）の反転出力がインバータ（12）で
反転されて出力端子（13）に再生クロック信号として取
り出される。
ところで、第４図の如き構成を成す従来回路の場合、
信号Ｓ3とＳ5をアンド回路（３）を介してPLL回路に供
給しており、PLL回路は実質的に第５図Ｃで云えば、信
号Ｓ3の第１、第３、第４、第５のクロックに同期して
ロックがかゝるが、PLL回路の帯域が狭くなると反対成
分である第２、第６のクロックでもロックがかゝって誤
動作するおそれがある。
信号Ｓ3とＳ5をアンド回路（３）を介してPLL回路に供
給しており、PLL回路は実質的に第５図Ｃで云えば、信
号Ｓ3の第１、第３、第４、第５のクロックに同期して
ロックがかゝるが、PLL回路の帯域が狭くなると反対成
分である第２、第６のクロックでもロックがかゝって誤
動作するおそれがある。
また、これを解消するとすると微分回路（２）とアン
ド回路（３）との間に10kHzのバンドパスフィルタを入
れる必要があり、回路が複雑となると共にコスト的にも
高価となる。
ド回路（３）との間に10kHzのバンドパスフィルタを入
れる必要があり、回路が複雑となると共にコスト的にも
高価となる。
この発明は斯る点に鑑みてなされたもので、誤動作の
少ない復調回路を提供するものである。
少ない復調回路を提供するものである。
上記の問題点を解決するために、本発明の、NRZ信号
をマンチェスタ符号化した信号の復調を行う復調回路に
よれば、上記マンチェスタ符号化された信号よりクロッ
ク信号を再生するクロック再生手段と、その再生したク
ロック信号に基いて、NRZ信号の各ビットに対応する上
記マンチェスタ符号化された信号の後半及び隣接した次
のNRZ信号の各ビットに対応する上記マンチェスタ符号
化された信号の前半が同値となるところを検出する同値
検出手段と、上記クロック信号を所定の比率で分周する
分周手段と、該分周したクロック信号で上記同値検出手
段の出力をラッチした信号が所定回連続して一致した場
合に、上記NRZ信号の各ビットに対応する上記マンチェ
スタ符号化された信号の後半が抜き出し点となるよう
に、上記分周したクロック信号の位相を設定する位相設
定手段とを備え、その位相設定手段の出力により上記マ
ンチェスタ符号化された信号を抜き出すようにしてい
る。
をマンチェスタ符号化した信号の復調を行う復調回路に
よれば、上記マンチェスタ符号化された信号よりクロッ
ク信号を再生するクロック再生手段と、その再生したク
ロック信号に基いて、NRZ信号の各ビットに対応する上
記マンチェスタ符号化された信号の後半及び隣接した次
のNRZ信号の各ビットに対応する上記マンチェスタ符号
化された信号の前半が同値となるところを検出する同値
検出手段と、上記クロック信号を所定の比率で分周する
分周手段と、該分周したクロック信号で上記同値検出手
段の出力をラッチした信号が所定回連続して一致した場
合に、上記NRZ信号の各ビットに対応する上記マンチェ
スタ符号化された信号の後半が抜き出し点となるよう
に、上記分周したクロック信号の位相を設定する位相設
定手段とを備え、その位相設定手段の出力により上記マ
ンチェスタ符号化された信号を抜き出すようにしてい
る。
クロック再生手段（24）でNRZ信号をマンチェスタ符
号化した信号よりクロック信号を再生し、この再生した
クロック信号に基いて、NRZ信号の１ビットに対応する
符号語“1,0"又は“0,1"を用いて表された上記マンチェ
スタ符号化した信号の隣接する２つの符号語が同値とな
る所、換言すると、“1,0"の次に“0,1"が続いて“1,0,
0,1"のように“0"が２つ連続する所、または“0,1"の次
に“1,0"が続いて“0,1,1,0"のように“1"が２つ連続す
る所を同値検出手段（27），（28），（29）で検出し、
この同値検出手段の出力と、上記クロック信号を所定の
分周比で分周したクロック信号と比較して、複数回同位
相の場合は、マンチェスタ符号化した信号のNRZ信号の
各ビットに対応する符号語の後半、つまり一番アイパタ
ーンの開いた所に上記分周したクロック信号が位置する
ように位置設定手段（30）〜（33），（34）〜（37），
（38）で設定し、これによりマンチエスタ符号化された
信号を抜き出すようにする。
号化した信号よりクロック信号を再生し、この再生した
クロック信号に基いて、NRZ信号の１ビットに対応する
符号語“1,0"又は“0,1"を用いて表された上記マンチェ
スタ符号化した信号の隣接する２つの符号語が同値とな
る所、換言すると、“1,0"の次に“0,1"が続いて“1,0,
0,1"のように“0"が２つ連続する所、または“0,1"の次
に“1,0"が続いて“0,1,1,0"のように“1"が２つ連続す
る所を同値検出手段（27），（28），（29）で検出し、
この同値検出手段の出力と、上記クロック信号を所定の
分周比で分周したクロック信号と比較して、複数回同位
相の場合は、マンチェスタ符号化した信号のNRZ信号の
各ビットに対応する符号語の後半、つまり一番アイパタ
ーンの開いた所に上記分周したクロック信号が位置する
ように位置設定手段（30）〜（33），（34）〜（37），
（38）で設定し、これによりマンチエスタ符号化された
信号を抜き出すようにする。
以下、この発明の一実施例を第１図〜第３図に基いて
詳しく説明する。
詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図にお
いて、（21）はNRZ信号をマンチエスタ符号化した例え
ば20Kボーの信号が供給される入力端子であって、この
入力端子（１）はイクスクルーシブオア回路（22）の一
方の入力端に接続されると共にシフトレジスタ（23）を
介してイクスクルーシブオア回路（22）の他方の入力端
に接続される。イクスクルーシブオア回路（22）の出力
側はPLL回路（24）の入力側に接続され、PLL回路（24）
の出力側は、1/2分周器としてのＤ型フリップフロップ
回路（25）のクロック端子CKに接続されると共にインバ
ータ（26）を介してＤ型フリップフロップ回路（27）及
び（28）のクロック端子CKに接続される。
いて、（21）はNRZ信号をマンチエスタ符号化した例え
ば20Kボーの信号が供給される入力端子であって、この
入力端子（１）はイクスクルーシブオア回路（22）の一
方の入力端に接続されると共にシフトレジスタ（23）を
介してイクスクルーシブオア回路（22）の他方の入力端
に接続される。イクスクルーシブオア回路（22）の出力
側はPLL回路（24）の入力側に接続され、PLL回路（24）
の出力側は、1/2分周器としてのＤ型フリップフロップ
回路（25）のクロック端子CKに接続されると共にインバ
ータ（26）を介してＤ型フリップフロップ回路（27）及
び（28）のクロック端子CKに接続される。
フリップフロップ回路（27）の入力端子Ｄは入力端子
（21）に接続され、その出力端子ＱはＤ型フリップフロ
ップ回路（28）の入力端子Ｄに接続されると共にイクス
クルーシブオア回路（29）の一方の入力端に接続され、
フリップフロップ回路（28）の出力端子Ｑはイクスクル
ーシブオア回路（29）の他方の入力端に接続される。フ
リップフロップ回路（27），（28）及びイクスクルーシ
ブオア回路（29）はマンチエスタ符号化した信号の隣接
した２つの符号語の内、前の符号語の後半と次の符号語
の前半が同値になる所、つまり符号シンボルの値が変化
しない所を検出する同値検出手段を構成している。
（21）に接続され、その出力端子ＱはＤ型フリップフロ
ップ回路（28）の入力端子Ｄに接続されると共にイクス
クルーシブオア回路（29）の一方の入力端に接続され、
フリップフロップ回路（28）の出力端子Ｑはイクスクル
ーシブオア回路（29）の他方の入力端に接続される。フ
リップフロップ回路（27），（28）及びイクスクルーシ
ブオア回路（29）はマンチエスタ符号化した信号の隣接
した２つの符号語の内、前の符号語の後半と次の符号語
の前半が同値になる所、つまり符号シンボルの値が変化
しない所を検出する同値検出手段を構成している。
イクスクルーシブオア回路（29）の出力側は、縦続接
続された複数個のＤ型フリップフロップ回路（30）〜
（33）のクロック端子CKに接続される。またフリップフ
ロップ回路（25）の反転出力端子と入力端子Ｄが相互
接続され、その出力端子Ｑがフリップフロップ回路（3
0）の入力端子Ｄに接続される。フリップフロップ回路
（30）〜（33）の各出力端子Ｑはナンド回路（34）の各
入力端に夫々接続され、フリップフロップ回路（30）〜
（33）の各反転出力端子はナンド回路（35）の各入力
端に夫々接続される。ナンド回路（34），（35）の各出
力端はナンド回路（36），（37）の各一方の入力端に夫
々接続され、ナンド回路（36），（37）の各出力端はナ
ンド回路（36），（37）の各他方の入力端と夫々相互接
続される。これ等ナンド回路（34）〜（37）はいわゆる
Ｒ−Ｓフリップフロップ回路を構成している。このＲ−
Ｓフリップフロップ回路の出力側すなわちナンド回路
（36）の出力側はイクスクルーシブオア回路（38）の一
方の入力端に接続され、このイクスクルーシブオア回路
（38）の他方の入力端はフリップフロップ回路（25）の
出力側に接続される。これ等風呂フリップフロップ回路
（30）〜（33）、Ｒ−Ｓフリップフロップ回路及びイク
スクルーシブオア回路（38）によって、位相設定手段を
構成している。
続された複数個のＤ型フリップフロップ回路（30）〜
（33）のクロック端子CKに接続される。またフリップフ
ロップ回路（25）の反転出力端子と入力端子Ｄが相互
接続され、その出力端子Ｑがフリップフロップ回路（3
0）の入力端子Ｄに接続される。フリップフロップ回路
（30）〜（33）の各出力端子Ｑはナンド回路（34）の各
入力端に夫々接続され、フリップフロップ回路（30）〜
（33）の各反転出力端子はナンド回路（35）の各入力
端に夫々接続される。ナンド回路（34），（35）の各出
力端はナンド回路（36），（37）の各一方の入力端に夫
々接続され、ナンド回路（36），（37）の各出力端はナ
ンド回路（36），（37）の各他方の入力端と夫々相互接
続される。これ等ナンド回路（34）〜（37）はいわゆる
Ｒ−Ｓフリップフロップ回路を構成している。このＲ−
Ｓフリップフロップ回路の出力側すなわちナンド回路
（36）の出力側はイクスクルーシブオア回路（38）の一
方の入力端に接続され、このイクスクルーシブオア回路
（38）の他方の入力端はフリップフロップ回路（25）の
出力側に接続される。これ等風呂フリップフロップ回路
（30）〜（33）、Ｒ−Ｓフリップフロップ回路及びイク
スクルーシブオア回路（38）によって、位相設定手段を
構成している。
イクスクルーシブオア回路（38）の出力側はＤ型フリ
ップフロップ回路（39）のクロック端子CKに接続され、
このフリップフロップ回路（39）の入力端子Ｄはシフト
レジスタ（23）の中段の出力側に接続される。またフリ
ップフロップ回路（39）の出力端子ＱはＤ型フリップフ
ロップ回路（40）の入力端子Ｄに接続され、このフリッ
プフロップ回路（40）の出力端子Ｑより復調データが得
られる出力端子（41）が取出される。また、フリップフ
ロップ回路（25）の出力端子Ｑがフリップフロップ回路
（40）のクロック端子CKに接続されると共にインバータ
（42）を介して再生クロックが得られる出力端子（43）
に接続される。
ップフロップ回路（39）のクロック端子CKに接続され、
このフリップフロップ回路（39）の入力端子Ｄはシフト
レジスタ（23）の中段の出力側に接続される。またフリ
ップフロップ回路（39）の出力端子ＱはＤ型フリップフ
ロップ回路（40）の入力端子Ｄに接続され、このフリッ
プフロップ回路（40）の出力端子Ｑより復調データが得
られる出力端子（41）が取出される。また、フリップフ
ロップ回路（25）の出力端子Ｑがフリップフロップ回路
（40）のクロック端子CKに接続されると共にインバータ
（42）を介して再生クロックが得られる出力端子（43）
に接続される。
次に、この第１図の回路動作を第２図の信号波形を参
照しながら説明する。
照しながら説明する。
いま、第２図Ａに示すような例えば10KbpsのNRZ信号
Ｓ6のマンチエスタ符号化した第２図Ｂに示すような20K
ボーの信号Ｓ7が入力端子（１）より直接及びシフトレ
ジスタ（23）を介してイクスクルーシブオア回路（22）
に供給されると、その出力側には第２図Ｃに示すような
信号Ｓ8が得られ、実質的に信号Ｓ7のエッジが検出され
る。この信号Ｓ8はPLL回路（24）に供給され、PLL回路
（24）は20kHzにロックし、その出力側に第２図Ｄに示
すようなクロック信号Ｓ9を発生する。このクロック信
号Ｓ9はインバータ（26）を介してフリップフロップ回
路（27）及び（28）のクロック端子CKに供給される。ま
たフリップフロップ回路（27）の入力端子Ｄに入力端子
（21）からの信号Ｓ7が供給され、この結果フリップフ
ロップ回路（27）の出力端子Ｑには第２図Ｅに示すよう
な信号Ｓ10が得られる。そして、この信号Ｓ10がフリッ
プフロップ回路（28）の入力端子Ｄに供給されることに
より、その出力端子Ｑには第２図Ｆに示すような信号Ｓ
11が得られる。これ等の信号Ｓ10,S11は共にイクスクル
ーシブオア回路（29）に供給され、この結果その出力側
には第２図Ｇに示すような信号Ｓ12が得られる。こゝ
で、注目されることは、信号Ｓ12の立ち下りが信号Ｓ8
の隣接するデータの中間点に位置し、しかもその中間点
は符号の反転がないと云うことである。つまり、マンチ
エスタ符号化された信号の隣接したデータが同値になる
ところ（符号が変わらないところ）が検出されたことに
なる。
Ｓ6のマンチエスタ符号化した第２図Ｂに示すような20K
ボーの信号Ｓ7が入力端子（１）より直接及びシフトレ
ジスタ（23）を介してイクスクルーシブオア回路（22）
に供給されると、その出力側には第２図Ｃに示すような
信号Ｓ8が得られ、実質的に信号Ｓ7のエッジが検出され
る。この信号Ｓ8はPLL回路（24）に供給され、PLL回路
（24）は20kHzにロックし、その出力側に第２図Ｄに示
すようなクロック信号Ｓ9を発生する。このクロック信
号Ｓ9はインバータ（26）を介してフリップフロップ回
路（27）及び（28）のクロック端子CKに供給される。ま
たフリップフロップ回路（27）の入力端子Ｄに入力端子
（21）からの信号Ｓ7が供給され、この結果フリップフ
ロップ回路（27）の出力端子Ｑには第２図Ｅに示すよう
な信号Ｓ10が得られる。そして、この信号Ｓ10がフリッ
プフロップ回路（28）の入力端子Ｄに供給されることに
より、その出力端子Ｑには第２図Ｆに示すような信号Ｓ
11が得られる。これ等の信号Ｓ10,S11は共にイクスクル
ーシブオア回路（29）に供給され、この結果その出力側
には第２図Ｇに示すような信号Ｓ12が得られる。こゝ
で、注目されることは、信号Ｓ12の立ち下りが信号Ｓ8
の隣接するデータの中間点に位置し、しかもその中間点
は符号の反転がないと云うことである。つまり、マンチ
エスタ符号化された信号の隣接したデータが同値になる
ところ（符号が変わらないところ）が検出されたことに
なる。
また、信号Ｓ9がフリップフロップ回路（25）のクロ
ック端子CKに供給され、その出力端子Ｑに第２図Ｈ又は
Ｉに示すような1/2に分周された10kHzの信号Ｓ13又はＳ
13′が得られる。こゝで信号Ｓ13又はＳ13′の２種類が
示されているのは、フリップフロップ回路（25）の初期
設定状態によって両者のいずれかの信号を出力する状態
を取り得るからである。以下１つの出力に対して２種類
の信号が示されているのは同様のことを意味している。
ック端子CKに供給され、その出力端子Ｑに第２図Ｈ又は
Ｉに示すような1/2に分周された10kHzの信号Ｓ13又はＳ
13′が得られる。こゝで信号Ｓ13又はＳ13′の２種類が
示されているのは、フリップフロップ回路（25）の初期
設定状態によって両者のいずれかの信号を出力する状態
を取り得るからである。以下１つの出力に対して２種類
の信号が示されているのは同様のことを意味している。
信号Ｓ13又はＳ13′はイクスクルーシブオア回路（3
8）の他方の入力端に供給されると共にフリップフロッ
プ回路（30）の入力端子Ｄに供給される。また、フリッ
プフロップ回路（30）のクロック端子CKに同値検出出力
を表す信号Ｓ12が供給され、この信号Ｓ12の立ち上りで
信号Ｓ13又はＳ13′がラッチされ、この結果フリップフ
ロップ回路（30）の出力端子Ｑには第２図Ｊ又はＫに示
すようなローレベル（Ｌ）の信号Ｓ14又はハイレベル
（Ｈ）の信号Ｓ14′が得られる。この信号Ｓ14又は
Ｓ14′は信号Ｓ12により順次フリップフロップ回路（3
1），（32）及び（33）に供給され、フリップフロップ
回路（30）〜（33）の出力端子Ｑからの出力がナンド回
路（34）に供給され、フリップフロップ回路（30）〜
（33）の反転出力端子からの出力がナンド回路（35）
に供給される。
8）の他方の入力端に供給されると共にフリップフロッ
プ回路（30）の入力端子Ｄに供給される。また、フリッ
プフロップ回路（30）のクロック端子CKに同値検出出力
を表す信号Ｓ12が供給され、この信号Ｓ12の立ち上りで
信号Ｓ13又はＳ13′がラッチされ、この結果フリップフ
ロップ回路（30）の出力端子Ｑには第２図Ｊ又はＫに示
すようなローレベル（Ｌ）の信号Ｓ14又はハイレベル
（Ｈ）の信号Ｓ14′が得られる。この信号Ｓ14又は
Ｓ14′は信号Ｓ12により順次フリップフロップ回路（3
1），（32）及び（33）に供給され、フリップフロップ
回路（30）〜（33）の出力端子Ｑからの出力がナンド回
路（34）に供給され、フリップフロップ回路（30）〜
（33）の反転出力端子からの出力がナンド回路（35）
に供給される。
フリップフロップ回路（30）〜（33）の出力端子Ｑの
各出力が全てローレベルのとき、すなわち、フリップフ
ロップ回路（30）〜（33）の反転出力端子の各出力が
全てハイレベルのときナンド回路（36）の出力側には第
２図Ｌに示すようなローレベルの信号Ｓ15が得られる。
また、フリップフロップ回路（30）〜（33）の出力端子
Ｑの各出力が全てハイレベルのとき、すなわちフリップ
フロップ回路（30）〜（33）の反転出力端子の出力が
全てローレベルのときナンド回路（36）の出力側には第
２図Ｍに示すようなハイレベルの信号Ｓ15′が得られ
る。
各出力が全てローレベルのとき、すなわち、フリップフ
ロップ回路（30）〜（33）の反転出力端子の各出力が
全てハイレベルのときナンド回路（36）の出力側には第
２図Ｌに示すようなローレベルの信号Ｓ15が得られる。
また、フリップフロップ回路（30）〜（33）の出力端子
Ｑの各出力が全てハイレベルのとき、すなわちフリップ
フロップ回路（30）〜（33）の反転出力端子の出力が
全てローレベルのときナンド回路（36）の出力側には第
２図Ｍに示すようなハイレベルの信号Ｓ15′が得られ
る。
信号Ｓ15又はＳ15′はイクスクルーシブオア回路（3
8）の一方の入力端に供給され、従って信号Ｓ15が供給
されるときはイクスクルーシブオア回路（38）の他方の
入力端に供給される信号Ｓ13がそのまゝ導出され、信号
Ｓ15′が供給されるときはイクスクルーシブオア回路
（38）の他方の入力端に供給される信号Ｓ13′が反転さ
れて導出され、結果としてイクスクルーシブオア回路
（38）の出力側には、いずれの場合も第２図Ｎに示すよ
うな信号Ｓ16が抜き出しクロックとして得られる。
8）の一方の入力端に供給され、従って信号Ｓ15が供給
されるときはイクスクルーシブオア回路（38）の他方の
入力端に供給される信号Ｓ13がそのまゝ導出され、信号
Ｓ15′が供給されるときはイクスクルーシブオア回路
（38）の他方の入力端に供給される信号Ｓ13′が反転さ
れて導出され、結果としてイクスクルーシブオア回路
（38）の出力側には、いずれの場合も第２図Ｎに示すよ
うな信号Ｓ16が抜き出しクロックとして得られる。
この信号Ｓ16はフリップフロップ回路（39）のクロッ
ク端子CKに供給され、信号Ｓ16の立ち上りによってシフ
トレジスタ（23）の中段よりフリップフロップ回路（3
9）の入力端子Ｄに供給される第２図Ｏに示すような信
号Ｓ17が順次ラッチされる。信号Ｓ17は実質的に第２図
Ｂに示すマンチエスタ符号化された信号Ｓ7を略々90°
遅延したものに相当するものであり、第２図Ｎ及びＯか
らもわかるように、信号Ｓ16の立ち上りはNRZの信号１
ビットに相当するマンチエスタ符号化された信号Ｓ17の
１符号語を構成する２つの符号シンボルのうちの後半の
符号シンボルを必ずラッチしている。つまり、マンチエ
スタ符号化された信号Ｓ17が必ず反転する後半がデータ
の抜き出し点とされる。これをアイパターンの点から見
ると、第３図に示すようにマンチエスタ符号化された信
号が必ず反転する後半のアイパターンは前半に比し広
く、この広いアイパターンの所をデータの抜き出し点と
することによりビット誤り率が低減される。
ク端子CKに供給され、信号Ｓ16の立ち上りによってシフ
トレジスタ（23）の中段よりフリップフロップ回路（3
9）の入力端子Ｄに供給される第２図Ｏに示すような信
号Ｓ17が順次ラッチされる。信号Ｓ17は実質的に第２図
Ｂに示すマンチエスタ符号化された信号Ｓ7を略々90°
遅延したものに相当するものであり、第２図Ｎ及びＯか
らもわかるように、信号Ｓ16の立ち上りはNRZの信号１
ビットに相当するマンチエスタ符号化された信号Ｓ17の
１符号語を構成する２つの符号シンボルのうちの後半の
符号シンボルを必ずラッチしている。つまり、マンチエ
スタ符号化された信号Ｓ17が必ず反転する後半がデータ
の抜き出し点とされる。これをアイパターンの点から見
ると、第３図に示すようにマンチエスタ符号化された信
号が必ず反転する後半のアイパターンは前半に比し広
く、この広いアイパターンの所をデータの抜き出し点と
することによりビット誤り率が低減される。
このようにして信号Ｓ16により信号Ｓ17を抜き出すこ
とにより、フリップフロップ回路（39）の出力端子Ｑに
は、第２図Ｐに示すようなNRZの信号Ｓ18が得られる。
この信号Ｓ18は再生クロックと位相組合せするため更に
フリップフロップ回路（40）の入力端子Ｄに供給され、
そのクロック端子CKに供給される信号Ｓ13又はＳ13′に
より順次ラッチされ、この結果フリップフロップ回路
（40）の出力端子Ｑすなわち出力端子（41）には第２図
Ｑ又はＲに示すような信号Ｓ19又はＳ19′が復調された
NRZ信号のデータとして取り出される。また、このと
き、信号Ｓ13又はＳ13′がインバータ（42）で反転され
て第２図Ｓ又はＴに示すような信号Ｓ20又はＳ20′とな
り、出力端子（43）に復調データと同期のとれた再生ク
ロック信号として取り出される。この再生クロック信号
は、実質的にPLL回路（24）の20kHzの出力をフリップフ
ロップ回路（25）で1/2したゞけなので、PLL回路（24）
がロックはずれを生じない限り、正常に出力されること
になる。
とにより、フリップフロップ回路（39）の出力端子Ｑに
は、第２図Ｐに示すようなNRZの信号Ｓ18が得られる。
この信号Ｓ18は再生クロックと位相組合せするため更に
フリップフロップ回路（40）の入力端子Ｄに供給され、
そのクロック端子CKに供給される信号Ｓ13又はＳ13′に
より順次ラッチされ、この結果フリップフロップ回路
（40）の出力端子Ｑすなわち出力端子（41）には第２図
Ｑ又はＲに示すような信号Ｓ19又はＳ19′が復調された
NRZ信号のデータとして取り出される。また、このと
き、信号Ｓ13又はＳ13′がインバータ（42）で反転され
て第２図Ｓ又はＴに示すような信号Ｓ20又はＳ20′とな
り、出力端子（43）に復調データと同期のとれた再生ク
ロック信号として取り出される。この再生クロック信号
は、実質的にPLL回路（24）の20kHzの出力をフリップフ
ロップ回路（25）で1/2したゞけなので、PLL回路（24）
がロックはずれを生じない限り、正常に出力されること
になる。
なお、上述の実施例ではNRZ信号の“0"をマンチェス
タ符号の符号語の“1,0"に、NRZ信号の“1"をマンチェ
スタ符号の符号語“0,1"に変化する場合について説明し
たが、NRZ信号の“0"をマンチェスタ符号の符号語“0,
1"に、NRZ信号の“1"をマンチェスタ符号の符号語“1,
0"に変換する場合にも同様に適用可能である。
タ符号の符号語の“1,0"に、NRZ信号の“1"をマンチェ
スタ符号の符号語“0,1"に変化する場合について説明し
たが、NRZ信号の“0"をマンチェスタ符号の符号語“0,
1"に、NRZ信号の“1"をマンチェスタ符号の符号語“1,
0"に変換する場合にも同様に適用可能である。
上述の如くこの発明によれば、データの抜き出し点を
マンチエスタ符号化された信号のNRZ信号に対応する各
データの後半に設定しているので、ビット誤り率の低い
復調が可能である。また、伝送系の誤りがあっても、分
周したクロック信号と同値検出出力の複数個の一致をみ
るようにしているので、誤動作が少ない。更にPLL回路
は20kHzでロックするようにしているため、ジッタが少
ない。
マンチエスタ符号化された信号のNRZ信号に対応する各
データの後半に設定しているので、ビット誤り率の低い
復調が可能である。また、伝送系の誤りがあっても、分
周したクロック信号と同値検出出力の複数個の一致をみ
るようにしているので、誤動作が少ない。更にPLL回路
は20kHzでロックするようにしているため、ジッタが少
ない。
第１図はこの発明の一実施例を示す回路図、第２図及び
第３図は第１図の動作説明に供するための図、第４図は
従来回路の一例を示す回路図、第５図は第４図の動作説
明に供するための波形図である。 （22），（29），（38）はイクスクルーシブオア回路、
（23）はシフトレジスタ、（24）はPLL回路、（25），
（27），（28），（30）〜（33），（39），（40）はＤ
型フリップフロップ回路、（34）〜（37）はナンド回路
である。
第３図は第１図の動作説明に供するための図、第４図は
従来回路の一例を示す回路図、第５図は第４図の動作説
明に供するための波形図である。 （22），（29），（38）はイクスクルーシブオア回路、
（23）はシフトレジスタ、（24）はPLL回路、（25），
（27），（28），（30）〜（33），（39），（40）はＤ
型フリップフロップ回路、（34）〜（37）はナンド回路
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 保旭 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭61−39744（ＪＰ，Ａ)
Claims (1)
- 【請求項１】NRZ信号をマンチェスタ符号化した信号の
復調を行う復調回路において、 上記マンチェスタ符号化された信号よりクロック信号を
再生するクロック再生手段と、 該再生したクロック信号に基いて、NRZ信号の各ビット
に対応する上記マンチェスタ符号化された信号の後半及
び隣接した次のNRZ信号の各ビットに対応する上記マン
チェスタ符号化された信号の前半が同値となるところを
検出する同値検出手段と、 上記クロック信号を所定の比率で分周する分周手段と、 該分周したクロック信号で上記同値検出手段の出力をラ
ッチした信号が所定回連続して一致した場合に、上記NR
Z信号の各ビットに対応する上記マンチェスタ符号化さ
れた信号の後半が抜き出し点となるように、上記分周し
たクロック信号の位相を設定する位相設定手段と、 を備え、 該位相設定手段の出力により上記マンチェスタ符号化さ
れた信号を抜き出すようにしたことを特徴とする復調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234598A JP2508502B2 (ja) | 1984-11-07 | 1984-11-07 | 復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234598A JP2508502B2 (ja) | 1984-11-07 | 1984-11-07 | 復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113325A JPS61113325A (ja) | 1986-05-31 |
| JP2508502B2 true JP2508502B2 (ja) | 1996-06-19 |
Family
ID=16973538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234598A Expired - Lifetime JP2508502B2 (ja) | 1984-11-07 | 1984-11-07 | 復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508502B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891906B1 (en) | 1997-09-12 | 2005-05-10 | Mitsubishi Denki Kabushiki Kaisha | Demodulator, clock recovery circuit, demodulation method and clock recovery method |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2735928B1 (fr) * | 1995-06-22 | 1997-07-18 | France Telecom | Codeur/decodeur manchester |
| JP4551180B2 (ja) * | 2003-10-30 | 2010-09-22 | パナソニック株式会社 | Ａｓｋ復調装置およびそれを用いた無線装置 |
| JP2009111497A (ja) * | 2007-10-26 | 2009-05-21 | Olympus Corp | 信号処理装置及び信号処理方法 |
| DE102009005274A1 (de) * | 2009-01-20 | 2010-07-22 | Schiff, Andreas, Dr.-Ing. | Verfahren zur Bewertung der Signalqualität in einem Netzwerk mit Manchester-codierten Signalen mit Hilfe eines Augendiagramms |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663767A (en) * | 1984-07-19 | 1987-05-05 | Siemens Aktiengesellschaft | Optical data bus having a statistical access method |
-
1984
- 1984-11-07 JP JP59234598A patent/JP2508502B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891906B1 (en) | 1997-09-12 | 2005-05-10 | Mitsubishi Denki Kabushiki Kaisha | Demodulator, clock recovery circuit, demodulation method and clock recovery method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61113325A (ja) | 1986-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4027335A (en) | DC free encoding for data transmission system | |
| JPS60227541A (ja) | ディジタルｐｌｌ回路 | |
| JPS6238791B2 (ja) | ||
| USRE31311E (en) | DC Free encoding for data transmission system | |
| US4663769A (en) | Clock acquisition indicator circuit for NRZ data | |
| US4086566A (en) | Error detector for modified duobinary signals | |
| US4472686A (en) | Circuit for reproducing and demodulating modulated digital signals | |
| GB2026796A (en) | Clock synchronization circuit | |
| JP2508502B2 (ja) | 復調回路 | |
| JPH0558293B2 (ja) | ||
| JPH036698B2 (ja) | ||
| JPH0314251B2 (ja) | ||
| US4153814A (en) | Transition coding method for synchronous binary information and encoder and decoder employing the method | |
| US4547764A (en) | Pulse width decoder for double frequency encoded serial data | |
| JPS632444A (ja) | フェ−ズコヒレント復調器 | |
| US4747113A (en) | Process for the base band modulation of a data signal, as well as the corresponding modulation and demodulation apparatuses | |
| JP2586073B2 (ja) | フレーム同期化方法 | |
| JP2795761B2 (ja) | Ｍｓｋ信号復調回路 | |
| JP2870502B2 (ja) | ディジタルデータの復調装置 | |
| JP3008659B2 (ja) | Ｃｍｉ符号信号のクロック抽出回路 | |
| JPS63306731A (ja) | マンチェスタコ−ド検波方式 | |
| JPS6320774A (ja) | デイジタル信号伝送装置 | |
| JPS61107817A (ja) | ２値符号変換法 | |
| JPS623497B2 (ja) | ||
| JPS61135230A (ja) | Ｃｍｉ符号誤り検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |