JPS61135230A - Ｃｍｉ符号誤り検出回路 - Google Patents
Ｃｍｉ符号誤り検出回路Info
- Publication number
- JPS61135230A JPS61135230A JP25651584A JP25651584A JPS61135230A JP S61135230 A JPS61135230 A JP S61135230A JP 25651584 A JP25651584 A JP 25651584A JP 25651584 A JP25651584 A JP 25651584A JP S61135230 A JPS61135230 A JP S61135230A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- error detection
- cmi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、光フアイバ伝送方式、光データリンク等の２
値信号伝送系で使用されるＣＭＩ符号と呼ばれる特別な
符号則に基づいて構成された伝送符号を受信する場合に
おいて、伝送路等で発生した符号誤りを検出するＣＭＩ
符号誤り検出回路に関するものである。
値信号伝送系で使用されるＣＭＩ符号と呼ばれる特別な
符号則に基づいて構成された伝送符号を受信する場合に
おいて、伝送路等で発生した符号誤りを検出するＣＭＩ
符号誤り検出回路に関するものである。
（従来技術とその問題点）
ＣＭ Ｉ （Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏ
ｎ）符号とは、第１図の状態遷移図に示すように、論理
“１１″。
ｎ）符号とは、第１図の状態遷移図に示すように、論理
“１１″。
“０“０”、′１０”の３種類の状態を情報信号系列の
スペースとマークに対応させ、情報信号のマークに対し
ては“１１”と“ＯＯ”とを交互に選択し、スペースに
対しては“１０”を選択する符号である。図中、Ｐはマ
ークの発生する確率である。即ち、ＣＭＩ符号は、情報
信号系列の１ビツトを２ビツトに直列変換して伝送する
もので、“Ｏ”連続による同期情報の喪失を防止し、ま
た伝送路上のマーク率がＡになるため直流レベルの変動
がない等の特徴を持っている。尚、情報信号のスペース
に対して“０１”を選択することも可能である。
スペースとマークに対応させ、情報信号のマークに対し
ては“１１”と“ＯＯ”とを交互に選択し、スペースに
対しては“１０”を選択する符号である。図中、Ｐはマ
ークの発生する確率である。即ち、ＣＭＩ符号は、情報
信号系列の１ビツトを２ビツトに直列変換して伝送する
もので、“Ｏ”連続による同期情報の喪失を防止し、ま
た伝送路上のマーク率がＡになるため直流レベルの変動
がない等の特徴を持っている。尚、情報信号のスペース
に対して“０１”を選択することも可能である。
第２図は、従来のＣＭＩ符号誤り検出回路の一例を示す
ブロック図で、第３図はその各部信号を示すタイムチャ
ートである。以下、第２図の動作を第３図を用いて説明
する。いま、端子（ＣＭＩ）および端子（ＣＬＫ）に第
３図に示すような入力信号とクロックパルスがそれぞれ
入力するものとする。
ブロック図で、第３図はその各部信号を示すタイムチャ
ートである。以下、第２図の動作を第３図を用いて説明
する。いま、端子（ＣＭＩ）および端子（ＣＬＫ）に第
３図に示すような入力信号とクロックパルスがそれぞれ
入力するものとする。
同図において、斜線で示した部分は誤りパルスである。
即ち、信号（ＣＭＩ）の第２ワード（第３ビツトと第４
ビツトとが構゛成するパターン）０１″、並びに、信号
（ＣＭＩ）の第６ワード（第１１ビツトと第１２ビツト
とが構成するパターン）“１１”が誤りパターンである
。即ち、第４ワードが“１１”であり、“１１”が２ワ
ード連続している。
ビツトとが構゛成するパターン）０１″、並びに、信号
（ＣＭＩ）の第６ワード（第１１ビツトと第１２ビツト
とが構成するパターン）“１１”が誤りパターンである
。即ち、第４ワードが“１１”であり、“１１”が２ワ
ード連続している。
まず、フリップフロップ１により信号（ＣＭＩ）の前半
ワードビットが保持され、フリップフロップ４により信
号（ＣＭＩ）の後半ワードビットが保持される。さらに
、フリップフロップ１の出力はフリップフロップ２に入
力され、フリップフロップ４の出力（Ｂ）と同期がとら
れ（Ａ）となる。次に、論理回路５により、信号（Ａ）
および（Ｂ）がともに、“ｌ”であるときは、次に、信
号（＾）および（Ｂ）がともに、““０”になるまで“
１″が保持され、また信号（Ａ）および（Ｂ）がともに
、“０”であるときは、次に信号（Ａ）および（Ｂ）が
ともに、“１”になるまで“Ｏ′が保持され（Ｃ）とな
る。信号（Ｃ）はフリップフロップ６により、■クロッ
ク周期遅延され（Ｄ）となり、再び論理回路５へ入力さ
れる。
ワードビットが保持され、フリップフロップ４により信
号（ＣＭＩ）の後半ワードビットが保持される。さらに
、フリップフロップ１の出力はフリップフロップ２に入
力され、フリップフロップ４の出力（Ｂ）と同期がとら
れ（Ａ）となる。次に、論理回路５により、信号（Ａ）
および（Ｂ）がともに、“ｌ”であるときは、次に、信
号（＾）および（Ｂ）がともに、““０”になるまで“
１″が保持され、また信号（Ａ）および（Ｂ）がともに
、“０”であるときは、次に信号（Ａ）および（Ｂ）が
ともに、“１”になるまで“Ｏ′が保持され（Ｃ）とな
る。信号（Ｃ）はフリップフロップ６により、■クロッ
ク周期遅延され（Ｄ）となり、再び論理回路５へ入力さ
れる。
論理回路５では、信号（Ａ）および（Ｂ）が一致すると
きは“１”、それ以外では“０”となる信号（Ｅ）を出
力するとともに、信号（Ａ）および（Ｂ）並びに（Ｄ）
が全て一致するときかまは信号（Ａ）が０”かつ信号（
Ｂ）が“１”であるときは１”それ以外では“０”とな
る信号（Ｆ）を出力する。
きは“１”、それ以外では“０”となる信号（Ｅ）を出
力するとともに、信号（Ａ）および（Ｂ）並びに（Ｄ）
が全て一致するときかまは信号（Ａ）が０”かつ信号（
Ｂ）が“１”であるときは１”それ以外では“０”とな
る信号（Ｆ）を出力する。
信号（Ｅ）および（Ｆ）は、それぞれ、フリップフロッ
プ７及び８にて、波形成形されてＣＭＩ復号信号（ＮＲ
Ｚ）および誤り検出信号（ＤＥＴ）となる。
プ７及び８にて、波形成形されてＣＭＩ復号信号（ＮＲ
Ｚ）および誤り検出信号（ＤＥＴ）となる。
以上が第２図の従来例の動作説明であるが、この回路で
は、第３図に示すように、復号信号（ＮＲＺ）の第４ワ
ード“ｌ”は正しいにもかかわらず、誤り検出信号（０
１１！Ｔ）が出力されている。これは、情報信号系列の
マークを誤ってスペースと受信してしまった場合、フリ
ップフロップ６のデータが更新されず、１つ前のマーク
に対するデータが保持されているためである。
は、第３図に示すように、復号信号（ＮＲＺ）の第４ワ
ード“ｌ”は正しいにもかかわらず、誤り検出信号（０
１１！Ｔ）が出力されている。これは、情報信号系列の
マークを誤ってスペースと受信してしまった場合、フリ
ップフロップ６のデータが更新されず、１つ前のマーク
に対するデータが保持されているためである。
このように、従来は、誤って誤り検出を行ってしまう場
合があった。
合があった。
（発明の目的）
本発明は、これらの欠点を解決するため、小規模な回路
でＣＭＩ符号の誤り検出を確実に行うようにしたＣＭＩ
符号誤り検出回路を提供するものである。
でＣＭＩ符号の誤り検出を確実に行うようにしたＣＭＩ
符号誤り検出回路を提供するものである。
（発明の構成及び作用）
以下本発明の詳細な説明する。
第４図は本発明の第１の実施例であり、情報信号系列の
スペースに対して“１０”が選択される場合のものであ
る。ここで、ｌＯはＣＭ（信号の前半ワードビットのレ
ベルを保持する第１の保持回路、１１はこのＣＭＩ信号
の後半ワードビットのレベルを保持する第２の保持回路
、インバータ１２およびオアゲートＩ３は前記第１の保
持回路の出力が“Ｏ″であるかまた４よ前記第２の保持
回路の出力が１″であることを検出する第１の論理回路
、１４はこの第１の論理回路の出力を入力しクロック１
周期毎にこの入力信号の状態をパルス信号として出力す
る第２の論理回路、１５は後述の第１の誤り検出回路の
出力が“０”であるときのみこの第２の論理回路の出力
信号を通過させる第３の論理回路、１６はこの第３の論
理回路の出力パルスにより出力を反転する１／２分周回
路並びにこのＡ分周回路の出力と前記第１および第２の
保持回路の出力における次のワードとの同期をとる遅延
回路とを備えた第４の論理回路、１７はこの第４の論理
回路の出力並びに前記第１および第２の保持回路の出力
が全て一致していることを検出する第１の誤り検出回路
、１日は第１の保持回路の出力が“０”でかつ第２の保
持回路の出力が“１”であることを検出する第２の誤り
検出回路、１９は第１の誤り検出回路および第２の誤り
検出回路の出力の論理和をとる第５の論理回路である。
スペースに対して“１０”が選択される場合のものであ
る。ここで、ｌＯはＣＭ（信号の前半ワードビットのレ
ベルを保持する第１の保持回路、１１はこのＣＭＩ信号
の後半ワードビットのレベルを保持する第２の保持回路
、インバータ１２およびオアゲートＩ３は前記第１の保
持回路の出力が“Ｏ″であるかまた４よ前記第２の保持
回路の出力が１″であることを検出する第１の論理回路
、１４はこの第１の論理回路の出力を入力しクロック１
周期毎にこの入力信号の状態をパルス信号として出力す
る第２の論理回路、１５は後述の第１の誤り検出回路の
出力が“０”であるときのみこの第２の論理回路の出力
信号を通過させる第３の論理回路、１６はこの第３の論
理回路の出力パルスにより出力を反転する１／２分周回
路並びにこのＡ分周回路の出力と前記第１および第２の
保持回路の出力における次のワードとの同期をとる遅延
回路とを備えた第４の論理回路、１７はこの第４の論理
回路の出力並びに前記第１および第２の保持回路の出力
が全て一致していることを検出する第１の誤り検出回路
、１日は第１の保持回路の出力が“０”でかつ第２の保
持回路の出力が“１”であることを検出する第２の誤り
検出回路、１９は第１の誤り検出回路および第２の誤り
検出回路の出力の論理和をとる第５の論理回路である。
第５図は第４図の実施例の動作を説明するためのタイム
チャートであり、以下第５図を用いて第４図の動作の詳
細を説明する。
チャートであり、以下第５図を用いて第４図の動作の詳
細を説明する。
いま、端子（ＣＭＩ）および（ＣＬＫ）に第５図のタイ
ムチャートに示すよな信号が入力するものとする。
ムチャートに示すよな信号が入力するものとする。
尚、入力信号パターンは第３図と同様であり、図中斜線
のものが誤りである。
のものが誤りである。
まず、信号（ＣＭＩ）の前半のワードビットが第１の保
持回路１０で保持され、この信号（Ｃ旧）の後半ワード
ビットが第２の保持口！１１で保持される。
持回路１０で保持され、この信号（Ｃ旧）の後半ワード
ビットが第２の保持口！１１で保持される。
なお、第１の保持回路１０および第２の保持回路１１の
各出力は（Ａ） （Ｂ）は同期が取られている。次に、
インバータ１２およびオアゲート１３で構成される第１
の論理回路により信号（Ａ）が０”であるかまたは信号
（Ｂ）が６１“であることが検出されて信号（Ｇ）とな
り、この信号（Ｇ）が第２の論理回路１４に入力される
。この第２の論理回路１４によりクロック１周期毎に信
号（Ｇ）の状態がパルス信号として出力されて信号（１
１）となり、第３の論理回路１５により第１の誤り検出
回路１７の出力（Ｉ）が“０”のときのみパルス信号（
Ｈ）は通過してパルス信号（Ｊ）となる。次に、第４の
論理回路１６により、このパルス信号（Ｊ）が人力され
る毎に出力が反転されるとともにその出力信号（Ｋ）は
第１の保持回路１０および第２の保持回路１１の出力（
Ａ、Ｂ）における１ワード後の信号と同期がとられる。
各出力は（Ａ） （Ｂ）は同期が取られている。次に、
インバータ１２およびオアゲート１３で構成される第１
の論理回路により信号（Ａ）が０”であるかまたは信号
（Ｂ）が６１“であることが検出されて信号（Ｇ）とな
り、この信号（Ｇ）が第２の論理回路１４に入力される
。この第２の論理回路１４によりクロック１周期毎に信
号（Ｇ）の状態がパルス信号として出力されて信号（１
１）となり、第３の論理回路１５により第１の誤り検出
回路１７の出力（Ｉ）が“０”のときのみパルス信号（
Ｈ）は通過してパルス信号（Ｊ）となる。次に、第４の
論理回路１６により、このパルス信号（Ｊ）が人力され
る毎に出力が反転されるとともにその出力信号（Ｋ）は
第１の保持回路１０および第２の保持回路１１の出力（
Ａ、Ｂ）における１ワード後の信号と同期がとられる。
次に、第１の誤り検出回路１７により信号（Ａ）および
（Ｂ）および（Ｋ）が全て一致する場合が検出され信号
（Ｉ）となる。一方、第２の誤り検出回路１８により信
号（八）が“Ｏ”かつ信号（Ｂ）が“１”であることが
検出され信号（Ｌ） となる。最後に、第５の論理回路
１９により信号（１）および（Ｌ）の論理和がとられ、
誤り検出出力（ＤＥＴ）が出力される。
（Ｂ）および（Ｋ）が全て一致する場合が検出され信号
（Ｉ）となる。一方、第２の誤り検出回路１８により信
号（八）が“Ｏ”かつ信号（Ｂ）が“１”であることが
検出され信号（Ｌ） となる。最後に、第５の論理回路
１９により信号（１）および（Ｌ）の論理和がとられ、
誤り検出出力（ＤＥＴ）が出力される。
以上が第４図の動作説明であるが、第５図に示すように
、第２ワードおよび第６ワードの誤りが確実に検出され
ている。
、第２ワードおよび第６ワードの誤りが確実に検出され
ている。
また、オアゲート１３の出力（Ｇ）を復号出力とすれば
、第５図における第２ワードのように、情報信号系列の
マークに対応するＣＭＩ信号の前半又は後半のワードビ
ットが誤り０１″となった場。
、第５図における第２ワードのように、情報信号系列の
マークに対応するＣＭＩ信号の前半又は後半のワードビ
ットが誤り０１″となった場。
合は、これを訂正した復号出力を得ることができる。
第６図は第４図の実施例の具体的回路例であり、第７図
は第６図の回路例の動作を示すタイムチャートである。
は第６図の回路例の動作を示すタイムチャートである。
ここで第１の保持回路１０はフリップフロップ１０１及
び１０２、第２の保持回路１１はインバータ１０３とフ
リ・ノブフロ・ノブ１０４、第１の論理回路はオア回路
１３、第２の論理回路１４はアンド回路１０６、第３の
論理回路１５はインヒビットゲート１０７、第４の論理
回路は遅延回路１０８とＡ分周回路を形成するフリップ
フロップ１０９、第１の誤り検出回路１７はアンド回路
１１０．１１１及びオア回路１１２、第２の誤り検出回
路１８はアンド回路１１３よりそれぞれ構成されている
°。動作の説明は第４図と同様であるので詳細な説明を
省略する。尚、排他的ＮＯＲゲート１０５によりフリッ
プフロップ１０２の出力（八）およびフリップフロップ
１０４の出力（Ｂ）の−敗、不一致を検出すれば、ＣＭ
Ｉ信号のＮＲＺ復調信号（ＮＲＺ）を取り出すことがで
きる。
び１０２、第２の保持回路１１はインバータ１０３とフ
リ・ノブフロ・ノブ１０４、第１の論理回路はオア回路
１３、第２の論理回路１４はアンド回路１０６、第３の
論理回路１５はインヒビットゲート１０７、第４の論理
回路は遅延回路１０８とＡ分周回路を形成するフリップ
フロップ１０９、第１の誤り検出回路１７はアンド回路
１１０．１１１及びオア回路１１２、第２の誤り検出回
路１８はアンド回路１１３よりそれぞれ構成されている
°。動作の説明は第４図と同様であるので詳細な説明を
省略する。尚、排他的ＮＯＲゲート１０５によりフリッ
プフロップ１０２の出力（八）およびフリップフロップ
１０４の出力（Ｂ）の−敗、不一致を検出すれば、ＣＭ
Ｉ信号のＮＲＺ復調信号（ＮＲＺ）を取り出すことがで
きる。
第８図は本発明の第２の実施例であり、情報信号系列の
スペースに対して“０１”が選択される場合のものであ
る。第４図の実施例との相違点は、オアゲート１３の人
力が第１の保持回路１０の出力（Ａ′）並びに第２の保
持回路１１の出力（Ｂ′）の反転信号とした点、および
ゲート１８をゲート５２に置き替えた点の２点である。
スペースに対して“０１”が選択される場合のものであ
る。第４図の実施例との相違点は、オアゲート１３の人
力が第１の保持回路１０の出力（Ａ′）並びに第２の保
持回路１１の出力（Ｂ′）の反転信号とした点、および
ゲート１８をゲート５２に置き替えた点の２点である。
第９図に第８図の実施例の動作を示すタイムチャートを
示す。動作は第４図の実施例の動作から類推して理解で
きるので、その詳細な説明を省略する。
示す。動作は第４図の実施例の動作から類推して理解で
きるので、その詳細な説明を省略する。
第１０図は第８図の具体的回路例であり、第１１図は第
１０図のタイムチャートである。動作は第４図の実施例
の動作から類推して理解できるので、その詳細な説明は
省略する。
１０図のタイムチャートである。動作は第４図の実施例
の動作から類推して理解できるので、その詳細な説明は
省略する。
（発明の効果）
以上説明したように、本発明は、ＣＭＩ信号の誤り検出
回路においてＣＭＩ信号が“００”または“１１”であ
る場合に該情報を保持し、′ＯＯ″または“１１”の連
続を検出する誤り検出手段において、ＣＭＩ信号が誤っ
て受信された場合を検出し、正しいＣＭＩ信号に基づく
情報を保持する手段を含んでいるため、確実に誤り検出
を行うことができる。
回路においてＣＭＩ信号が“００”または“１１”であ
る場合に該情報を保持し、′ＯＯ″または“１１”の連
続を検出する誤り検出手段において、ＣＭＩ信号が誤っ
て受信された場合を検出し、正しいＣＭＩ信号に基づく
情報を保持する手段を含んでいるため、確実に誤り検出
を行うことができる。
また、該手段の追加に伴う回路規模の増加は数ゲートと
少ないために、経済的かつ小形なＣＭＩ符号誤り検出回
路を提供することができる。
少ないために、経済的かつ小形なＣＭＩ符号誤り検出回
路を提供することができる。
さらに、誤り訂正機能を存したＣＭＩ復号回路を提供す
ることも可能である。
ることも可能である。
第１図は本発明の対象となるＣＭＩ信号の符号則を説明
する状態遷移図、第２図は従来のＣＭＩ符号誤り検出回
路を示すブロック図、第３図は第２図の回路例の各部波
形を示すタイムチャート、第４図は本発明の第１の実施
例を示すブロック図、第５図は第４図の実施例の各部波
形を示すタイムチャート、第６図は第４図の実施例の具
体回路側図、第７図は第６図の具体例の各部波形を示す
タイムチャート、第８図は本発明の第２の実施例を示す
ブロック図、第９図は第８図の実施例の各部波形を示す
タイムチャート、第１０図は第８図の実施例の具体回路
側図、第１１図は第１０図の具体例の各部波形を示すタ
イムチャートである。 １、２．４．６．７．８・・・フリップフロップ、３・
・・インバータ、 ５・・・論理回路、ＣＭ Ｉ・・・
入力信号、 ＣＬＫ・・・クロックパルス、ＮＲＺ・・
・ＣＭＩ復調信号、 ＤＥＴ・・・誤り検出信号、 ｔ
ｏ、 ｔｏｔと１０２・・・第１の保持回路、１１．１
０３と１０４・・・第２の保持回路、 １２と１３．５
１と１３・・・第１の論理回路、 １４．１０６・・・
第２の論理回路、 １５．１０７・・・第３の論理回路
、１７、１１０と１１１と１１２・・・第１の誤り検出
回路、１Ｂ、 ５２．１１３・・・第２の誤り検出回路
、１６、１０８と１０９・・・第４の論理回路、１９・
・・第５の論理回路。
する状態遷移図、第２図は従来のＣＭＩ符号誤り検出回
路を示すブロック図、第３図は第２図の回路例の各部波
形を示すタイムチャート、第４図は本発明の第１の実施
例を示すブロック図、第５図は第４図の実施例の各部波
形を示すタイムチャート、第６図は第４図の実施例の具
体回路側図、第７図は第６図の具体例の各部波形を示す
タイムチャート、第８図は本発明の第２の実施例を示す
ブロック図、第９図は第８図の実施例の各部波形を示す
タイムチャート、第１０図は第８図の実施例の具体回路
側図、第１１図は第１０図の具体例の各部波形を示すタ
イムチャートである。 １、２．４．６．７．８・・・フリップフロップ、３・
・・インバータ、 ５・・・論理回路、ＣＭ Ｉ・・・
入力信号、 ＣＬＫ・・・クロックパルス、ＮＲＺ・・
・ＣＭＩ復調信号、 ＤＥＴ・・・誤り検出信号、 ｔ
ｏ、 ｔｏｔと１０２・・・第１の保持回路、１１．１
０３と１０４・・・第２の保持回路、 １２と１３．５
１と１３・・・第１の論理回路、 １４．１０６・・・
第２の論理回路、 １５．１０７・・・第３の論理回路
、１７、１１０と１１１と１１２・・・第１の誤り検出
回路、１Ｂ、 ５２．１１３・・・第２の誤り検出回路
、１６、１０８と１０９・・・第４の論理回路、１９・
・・第５の論理回路。
Claims (2)
- （１）情報信号系列のマークに対しては“１１”と“０
０”を交互に選択し、スペースに対しては“１０”を選
択するＣＭＩ信号の誤り検出出力をとり出すＣＭＩ符号
誤り検出回路において、該ＣＭＩ信号の前半ワードビッ
トのレベルを保持する第１の保持回路と、該ＣＭＩ信号
の後半ワードビットのレベルを保持する第２の保持回路
と、前記第１の保持回路の出力が“０”であるかまたは
前記第２の保持回路の出力が“１”であることを検出す
る第１の論理回路と、該第１の論理回路の出力を入力し
クロック１周期毎に該入力信号の状態をパルス信号とし
て出力する第２の論理回路と、第１の誤り検出回路の出
力が“０”のときのみ前記第２の論理回路の出力を通過
させる第３の論理回路と、該第３の論理回路の出力パル
ス信号により出力を反転する１／２分周回路並びに該１
／２分周回路の出力信号と前記第１および第２の保持回
路の出力における次のワードとの同期をとる遅延回路と
を備えた第４の論理回路と、該第４の論理回路の出力並
びに前記第１および第２の保持回路の出力が全て一致し
ていることを検出して前記第１の誤り検出信号として出
力する第１の誤り検出回路と、前記第１の保持回路の出
力が“０”でありかつ前記第２の保持回路の出力が“１
”であることを検出する第２の誤り検出回路と、前記第
１および第２の誤り検出回路の出力の論理和をとり前記
ＣＭＩ信号の誤り検出出力として出力する第５の論理回
路とを備えたことを特徴とするＣＭＩ符号誤り検出回路
。 - （２）情報信号系列のマークに対しては“１１”と“０
０”を交互に選択し、スペースに対しては“０１”を選
択するＣＭＩ信号の誤り検出出力をとり出すＣＭＩ符号
誤り検出回路において、該ＣＭＩ信号の前半ワードビッ
トのレベルを保持する第１の保持回路と、該ＣＭＩ信号
の後半ワードビットのレベルを保持する第２の保持回路
と、前記第１の保持回路の出力が“１”であるかまたは
前記第２の保持回路の出力が“０”であることを検出す
る第１の論理回路と、該第１の論理回路の出力を入力し
クロック１周期毎に該入力信号の状態をパルス信号とし
て出力する第２の論理回路と、第１の誤り検出回路の出
力が“０”のときのみ前記第２の論理回路の出力を通過
させる第３の論理回路と、該第３の論理回路の出力パル
ス信号により出力を反転する１／２分周回路並びに該１
／２分周回路の出力信号と前記第１および第２の保持回
路の出力における次のワードとの同期をとる遅延回路と
を備えた第４の論理回路と、該第４の論理回路の出力並
びに前記第１及び第２の保持回路の出力が全て一致して
いることを検出して前記第１の誤り検出信号として出力
する第１の誤り検出回路と、前記第１の保持回路の出力
が“１”でありかつ前記第２の保持回路の出力が“０”
であることを検出する第２の誤り検出回路と、前記第１
および第２の誤り検出回路の出力の論理和をとり前記Ｃ
ＭＩ信号の誤り検出出力として出力する第５の論理回路
とを備えたことを特徴とするＣＭＩ符号誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25651584A JPS61135230A (ja) | 1984-12-06 | 1984-12-06 | Ｃｍｉ符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25651584A JPS61135230A (ja) | 1984-12-06 | 1984-12-06 | Ｃｍｉ符号誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135230A true JPS61135230A (ja) | 1986-06-23 |
Family
ID=17293692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25651584A Pending JPS61135230A (ja) | 1984-12-06 | 1984-12-06 | Ｃｍｉ符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135230A (ja) |
-
1984
- 1984-12-06 JP JP25651584A patent/JPS61135230A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4337457A (en) | Method for the serial transmission of binary data and devices for its implementation | |
| US4027335A (en) | DC free encoding for data transmission system | |
| US4118686A (en) | Error correction for signals employing the modified duobinary code | |
| US4218770A (en) | Delay modulation data transmission system | |
| USRE31311E (en) | DC Free encoding for data transmission system | |
| EP0237238B1 (en) | Decoder | |
| US4766602A (en) | Synchronizing signal decoding | |
| JPH0558293B2 (ja) | ||
| US5243628A (en) | Encoding method and code processing circuitry | |
| US3678200A (en) | Frame synchronization system | |
| JPS61135230A (ja) | Ｃｍｉ符号誤り検出回路 | |
| JP2508502B2 (ja) | 復調回路 | |
| JPS61135231A (ja) | Ｃｍｉ符号誤り検出回路 | |
| JP2586073B2 (ja) | フレーム同期化方法 | |
| JPH0129339B2 (ja) | ||
| JPS642306B2 (ja) | ||
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| JPS6352521A (ja) | ＣＭｉ復号回路 | |
| KR100214473B1 (ko) | 맨체스터 디코더 | |
| SU1615769A1 (ru) | Устройство дл приема информации | |
| JPS59144248A (ja) | Ｃｍｉ符号復号化回路 | |
| CA1257933A (en) | Synchronous encoder | |
| IE47297B1 (en) | Binary data transmission method and corresponding decoding devices | |
| JPS62241449A (ja) | 同期ワ−ドデ−タ列の制御符号伝送方式 | |
| JPS61191148A (ja) | Ｃｍｉ符号誤り検出回路 |