JPS642306B2 - - Google Patents
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- JPS642306B2 JPS642306B2 JP17149781A JP17149781A JPS642306B2 JP S642306 B2 JPS642306 B2 JP S642306B2 JP 17149781 A JP17149781 A JP 17149781A JP 17149781 A JP17149781 A JP 17149781A JP S642306 B2 JPS642306 B2 JP S642306B2
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- Japan
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- circuit
- signal
- bipolar
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- 238000001514 detection method Methods 0.000 claims description 42
- 238000006467 substitution reaction Methods 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、BnZS符号の復号およびバイポーラ
誤り検出器に関する。
誤り検出器に関する。
BnZS符号とは、送信符号中に連続したｎ個の
“０”符号が存在するとき、このｎ個の“０”符
号に代えて一定パターンのバイポーラ信号であつ
てバイポーラ誤りを含む信号におき替えて送出す
る符号である。送信符号中にｎ個の“０”符号が
連続しないときは、通常のバイポーラ信号と同様
に、送信符号中の“１”ごとに極性を反転したバ
イポーラパルスを出力し、送信符号中の“０”に
対しては出力パルスはない。そして、受信信号を
復号するに際しては、受信信号から前記一定のパ
ターンを検出してｎ個の連続した“０”におき替
えて復号すれば、送信符号を復元することができ
る。
“０”符号が存在するとき、このｎ個の“０”符
号に代えて一定パターンのバイポーラ信号であつ
てバイポーラ誤りを含む信号におき替えて送出す
る符号である。送信符号中にｎ個の“０”符号が
連続しないときは、通常のバイポーラ信号と同様
に、送信符号中の“１”ごとに極性を反転したバ
イポーラパルスを出力し、送信符号中の“０”に
対しては出力パルスはない。そして、受信信号を
復号するに際しては、受信信号から前記一定のパ
ターンを検出してｎ個の連続した“０”におき替
えて復号すれば、送信符号を復元することができ
る。
これにより、通常のバイポーラ信号における
“０”が連続した場合に生ずる受信側でのタイミ
ング信号の抽出の困難性を解決している。すなわ
ち、BnZS符号は、通常のバイポーラ信号の欠点
を改良するために使用される。
“０”が連続した場合に生ずる受信側でのタイミ
ング信号の抽出の困難性を解決している。すなわ
ち、BnZS符号は、通常のバイポーラ信号の欠点
を改良するために使用される。
第１図は、従来のBnZS復号および誤り検出器
の一例を示すブロツク図である。すなわち、受信
入力信号ｃは、変換回路１によつて正パルスと負
パルスとに分離される。そして、正パルスに対応
して第１のパルス列ｄを出力し、負パルスに対応
して第２のパルス列ｅを出力する。第１のパルス
列ｄをｎ段のシフトレジスタ２に入力させ、第２
のパルス列ｅをｎ段のシフトレジスタ３に入力さ
せる。これらのシフトレジスタは、受信入力信号
ｃから図示されないタイミング抽出回路によつて
作られたタイミング信号ｂによつてシフト動作す
る。シフトレジスタ２および３の各段の出力を零
置換パターン検出回路４および５に入力させ、零
置換パターン検出回路４および５は、入力信号を
一定のパターンと比較することにより零置換パタ
ーンを検出する。パターン検出回路４および５の
出力をオア回路７に入力させ、オア回路７の出力
によりシフトレジスタ２および３をクリヤする。
シフトレジスタ２および３の最終出力d′および
e′をオア回路８によつて結合して、オア回路８の
出力により送信符号を復元することができる。一
方、シフトレジスタ２および３の最終段出力d′お
よびe′をバイポーラ誤り検出回路６に入力させ、
バイポーラ誤り検出回路６は、上記２つの入力信
号d′およびe′が交互に“１”でない場合、換言す
ればいずれか一方の入力信号から連続して“１”
が入力したときはエラー検出信号を出力する。以
上の構成動作によりBnZS復号およびバイポーラ
誤り検出が可能である。
の一例を示すブロツク図である。すなわち、受信
入力信号ｃは、変換回路１によつて正パルスと負
パルスとに分離される。そして、正パルスに対応
して第１のパルス列ｄを出力し、負パルスに対応
して第２のパルス列ｅを出力する。第１のパルス
列ｄをｎ段のシフトレジスタ２に入力させ、第２
のパルス列ｅをｎ段のシフトレジスタ３に入力さ
せる。これらのシフトレジスタは、受信入力信号
ｃから図示されないタイミング抽出回路によつて
作られたタイミング信号ｂによつてシフト動作す
る。シフトレジスタ２および３の各段の出力を零
置換パターン検出回路４および５に入力させ、零
置換パターン検出回路４および５は、入力信号を
一定のパターンと比較することにより零置換パタ
ーンを検出する。パターン検出回路４および５の
出力をオア回路７に入力させ、オア回路７の出力
によりシフトレジスタ２および３をクリヤする。
シフトレジスタ２および３の最終出力d′および
e′をオア回路８によつて結合して、オア回路８の
出力により送信符号を復元することができる。一
方、シフトレジスタ２および３の最終段出力d′お
よびe′をバイポーラ誤り検出回路６に入力させ、
バイポーラ誤り検出回路６は、上記２つの入力信
号d′およびe′が交互に“１”でない場合、換言す
ればいずれか一方の入力信号から連続して“１”
が入力したときはエラー検出信号を出力する。以
上の構成動作によりBnZS復号およびバイポーラ
誤り検出が可能である。
しかし、上述の従来の回路では、BnZS符号の
ｎの値が大きくなると、シフトレジスタ２および
３の段数が大きくなり、また、零置換パターン検
出回路４および５の検出パターンのビツト数が大
となるため、回路規模が増大する欠点がある。
ｎの値が大きくなると、シフトレジスタ２および
３の段数が大きくなり、また、零置換パターン検
出回路４および５の検出パターンのビツト数が大
となるため、回路規模が増大する欠点がある。
本発明の目的は、上述の従来の欠点を解決し、
回路規模の小さいBnZS復号および誤り検出器を
提供することにある。
回路規模の小さいBnZS復号および誤り検出器を
提供することにある。
本発明の復号誤り検出器は、BnZS信号の受信
信号を正極性パルスと負極性パルスとに分離して
第１および第２のパルス列を出力する変換回路
と、同一の極性のパルスが連続したバイポーラ誤
りを検出するバイポーラ誤り検出回路とを備え、
バイポーラ誤りを検出し、かつ、前記変換回路の
出力する第１および第２のパルス列が一定パター
ンのときは連続したｎ個の“０”符号におきかえ
た復号出力を出すBnZS復号および誤り検出器に
おいて、前記変換回路の出力する第１および第２
のパルス列を入力するオア回路と、該オア回路の
出力を入力とし前記受信信号のビツト周期に等し
い周期のクロツク信号によりシフトされるｎ段の
第１のシフトレジスタと、前記変換回路の出力す
る第１および第２のパルス列を入力し第１および
第２のパルス列が交互に入力しないとき誤り検出
信号を出すバイポーラ誤り検出回路と、該バイポ
ーラ誤り検出回路の出力信号の出力を直列入力と
し、前記オア回路の出力信号立下り毎にシフトさ
れる第２のシフトレジスタと、該第２のシフトレ
ジスタの各段の出力および前記第１のシフトレジ
スタの各段の出力を入力し上記両入力が一定のパ
ターンのとき前記第１および第２のシフトレジス
タをクリヤする零置換パターン検出器とを備え、
前記第１のシフトレジスタの最終段出力を複号出
力とし、前記第２のシフトレジスタの最終段出力
をバイポーラ誤り検出信号とすることを特徴とす
る。
信号を正極性パルスと負極性パルスとに分離して
第１および第２のパルス列を出力する変換回路
と、同一の極性のパルスが連続したバイポーラ誤
りを検出するバイポーラ誤り検出回路とを備え、
バイポーラ誤りを検出し、かつ、前記変換回路の
出力する第１および第２のパルス列が一定パター
ンのときは連続したｎ個の“０”符号におきかえ
た復号出力を出すBnZS復号および誤り検出器に
おいて、前記変換回路の出力する第１および第２
のパルス列を入力するオア回路と、該オア回路の
出力を入力とし前記受信信号のビツト周期に等し
い周期のクロツク信号によりシフトされるｎ段の
第１のシフトレジスタと、前記変換回路の出力す
る第１および第２のパルス列を入力し第１および
第２のパルス列が交互に入力しないとき誤り検出
信号を出すバイポーラ誤り検出回路と、該バイポ
ーラ誤り検出回路の出力信号の出力を直列入力と
し、前記オア回路の出力信号立下り毎にシフトさ
れる第２のシフトレジスタと、該第２のシフトレ
ジスタの各段の出力および前記第１のシフトレジ
スタの各段の出力を入力し上記両入力が一定のパ
ターンのとき前記第１および第２のシフトレジス
タをクリヤする零置換パターン検出器とを備え、
前記第１のシフトレジスタの最終段出力を複号出
力とし、前記第２のシフトレジスタの最終段出力
をバイポーラ誤り検出信号とすることを特徴とす
る。
次に、本発明実施例について、図面を参照して
詳細に説明する。
詳細に説明する。
第２図は、本発明の一実施例を示すブロツク図
である。すなわち、変換回路１は、受信信号ｃを
入力し、正極性パルスと負極性パルスとに分離し
て、正極性パルスに対応する第１のパルス列ｄお
よび負極性パルスに対応する第２のパルス列ｅを
出力する。バイポーラ誤り検出回路６は、上記第
１のパルス列ｄおよび第２のパルス列ｅを入力
し、上記両パルス列から交互にパルスが入力しな
いとき、すなわちバイポーラ誤りがあるときに誤
り検出信号ｇを出力する。一方、第１のパルス列
ｄと第２のパルス列ｅはオア回路７によつて結合
され、オア回路７の出力信号ｆをｎ段の第１のシ
フトレジスタ３に入力させる。シフトレジスタ３
は、図示されないタイミング抽出回路の出力する
タイミング信号ｂによつてシフト動作する。一
方、前記誤り検出回路６の出力する誤り検出信号
ｇを第２のシフトレジスタ９に入力させて誤り検
出回路６の出力の状態を記憶させる。第２のシフ
トレジスタ９は、前記オア回路７の出力信号ｆの
立下りごとにシフト動作する。第２のシフトレジ
スタ９の各段の出力Q1〜Qnおよび前記第１のシ
フトレジスタ３の各段の出力Q1〜Qoを零置換パ
ターン検出回路４に入力させて一定の零置換パタ
ーンと比較する。そして、零置換パターン検出回
路４の出力によつて前記第１および第２のシフト
レジスタ３，９をクリヤさせる。第１のシフトレ
ジスタ３の最終段出力により送信符号ａを復元す
ることができる。前記第２のシフトレジスタ９の
最終段出力によりバイポーラ誤り検出が可能であ
る。
である。すなわち、変換回路１は、受信信号ｃを
入力し、正極性パルスと負極性パルスとに分離し
て、正極性パルスに対応する第１のパルス列ｄお
よび負極性パルスに対応する第２のパルス列ｅを
出力する。バイポーラ誤り検出回路６は、上記第
１のパルス列ｄおよび第２のパルス列ｅを入力
し、上記両パルス列から交互にパルスが入力しな
いとき、すなわちバイポーラ誤りがあるときに誤
り検出信号ｇを出力する。一方、第１のパルス列
ｄと第２のパルス列ｅはオア回路７によつて結合
され、オア回路７の出力信号ｆをｎ段の第１のシ
フトレジスタ３に入力させる。シフトレジスタ３
は、図示されないタイミング抽出回路の出力する
タイミング信号ｂによつてシフト動作する。一
方、前記誤り検出回路６の出力する誤り検出信号
ｇを第２のシフトレジスタ９に入力させて誤り検
出回路６の出力の状態を記憶させる。第２のシフ
トレジスタ９は、前記オア回路７の出力信号ｆの
立下りごとにシフト動作する。第２のシフトレジ
スタ９の各段の出力Q1〜Qnおよび前記第１のシ
フトレジスタ３の各段の出力Q1〜Qoを零置換パ
ターン検出回路４に入力させて一定の零置換パタ
ーンと比較する。そして、零置換パターン検出回
路４の出力によつて前記第１および第２のシフト
レジスタ３，９をクリヤさせる。第１のシフトレ
ジスタ３の最終段出力により送信符号ａを復元す
ることができる。前記第２のシフトレジスタ９の
最終段出力によりバイポーラ誤り検出が可能であ
る。
第３図は、BnZS符号のｎの値を８とした場合
の具体的な実施例を示すブロツク図であり、第４
図は、該実施例の動作を説明するための主要各部
の信号を示すタイムチヤートである。この場合、
第１のシフトレジスタ３は８段のシフトレジスタ
であり、第２のシフトレジスタ９は３段のシフト
レジスタである。そして、第２図で説明したと同
様に、変換回路１は、入力信号ｃを第１のパルス
列ｄと第２のパルス列ｅとに分離して出力する。
今、送信符号ａが第４図ａに示すような符号であ
るとする。すなわち、送信符号ａが
“1100000000010011…”であるとすると、これを
B8ZS符号化すると同図ｃに示すようになる。す
なわち、送信符号ａの最初の１に対応して正パル
スが出力され、次の“１”に対応して負パルスが
出力される。後続の８つの連続した“０”に対応
して＋１、０、０、＋１、−１、０、０、−１が出
力される。すなわち、零置換パターンは、前のパ
ルスと逆極性のバイポーラパルスをＢとし、前の
パルスと同極性のバイポーラ誤りパルスをＶとし
たとき“B00VB00V”である。さらに後続の
010011…に対しては通常のバイポーラパルスが出
力される。上述の零置換パターン“B00VB00V”
は、バイポーラ誤りの位置とバイポーラパルスＢ
およびバイポーラ誤りパルスＶにそれぞれ“１”
を対応させた符号パターンの組合せによつて検出
することができる。そして、受信入力信号ｃは、
同図ｃに示したパルス系列である。受信入力信号
ｃにより、図示されないタイミング抽出回路で同
図ｂに示すようなタイミング信号が出力され、第
１のシフトレジスタ３のクロツク端子に加えられ
る。受信入力信号Ｃは、８つ以上の連続した
“０”を含まないから、タイミングの抽出は容易
である。
の具体的な実施例を示すブロツク図であり、第４
図は、該実施例の動作を説明するための主要各部
の信号を示すタイムチヤートである。この場合、
第１のシフトレジスタ３は８段のシフトレジスタ
であり、第２のシフトレジスタ９は３段のシフト
レジスタである。そして、第２図で説明したと同
様に、変換回路１は、入力信号ｃを第１のパルス
列ｄと第２のパルス列ｅとに分離して出力する。
今、送信符号ａが第４図ａに示すような符号であ
るとする。すなわち、送信符号ａが
“1100000000010011…”であるとすると、これを
B8ZS符号化すると同図ｃに示すようになる。す
なわち、送信符号ａの最初の１に対応して正パル
スが出力され、次の“１”に対応して負パルスが
出力される。後続の８つの連続した“０”に対応
して＋１、０、０、＋１、−１、０、０、−１が出
力される。すなわち、零置換パターンは、前のパ
ルスと逆極性のバイポーラパルスをＢとし、前の
パルスと同極性のバイポーラ誤りパルスをＶとし
たとき“B00VB00V”である。さらに後続の
010011…に対しては通常のバイポーラパルスが出
力される。上述の零置換パターン“B00VB00V”
は、バイポーラ誤りの位置とバイポーラパルスＢ
およびバイポーラ誤りパルスＶにそれぞれ“１”
を対応させた符号パターンの組合せによつて検出
することができる。そして、受信入力信号ｃは、
同図ｃに示したパルス系列である。受信入力信号
ｃにより、図示されないタイミング抽出回路で同
図ｂに示すようなタイミング信号が出力され、第
１のシフトレジスタ３のクロツク端子に加えられ
る。受信入力信号Ｃは、８つ以上の連続した
“０”を含まないから、タイミングの抽出は容易
である。
一方、変換回路１の出力する第１のパルス列ｄ
は、第４図ｄに示すようになり、第２のパルスｅ
は、同図ｅに示すようになる。従つて、オア回路
７の出力信号ｆは同図ｆに示すようになる。該信
号ｆを第１のシフトレジスタ３に入力させ、シフ
トレジスタ３は、タイミング信号ｂの立上りごと
に入力信号をシフト動作する。従つて、第１のシ
フトレジスタ３の出力端子Q1〜Q8の出力状態は、
それぞれ第４図i1〜i8に示すようになる。そして、
９番目のタイミング信号の立上りでシフトレジス
タ３の出力端子Q8〜Q1の状態は、それぞれ１、
１、０、０、１、１、０、０となる（第４図i8〜
i1参照）。一方、前記第１のパルス列ｄおよび第
２のパルス列ｅがバイポーラ誤り検出回路６によ
つて誤り検出が行われ、誤り検出回路６の出力す
る誤り検出信号ｇは第４図ｇに示すようになる。
誤り検出信号ｇは３段のシフトレジスタ９によつ
てシフト動作される。該シフト動作は、オア回路
７の出力信号ｆをインバータで反転した信号をシ
フトレジスタ９のクロツク端子CLKに入力させ
ることにより行われる。従つて、最初の誤り検出
信号ｇは、出力信号ｆの立下りでシフトレジスタ
９の出力端子Q1の出力信号h1を“１”にセツト
する（第４図h1参照）。出力信号ｆの次の立下り
では同図h2に示すように、シフトレジスタ９の出
力端子Q2に“１”がセツトされ、端子Q1は“０”
となる。この状態は、２番目の誤り検出信号ｇが
出力され立下る直前まで継続する。そして、２番
目の誤り検出信号ｇがオア回路７の出力信号ｆの
立下りによつてレジスタ９の出力h1を“１”に
し、そのとき出力h2は“０”に、出力h3は“１”
になる。また、10番目のタイミング信号の立下り
で第１のレジスタ３の第１段の出力i1が“１”と
なり第２〜第８段の出力i2〜i8はそれぞれ０、０、
１、１、０、０、１となる。この瞬間に11入力の
アンド回路によつて構成された零置換パターン検
出回路４の出力がハイレベルとなり、第１および
第２のレジスタ３および９がクリヤされる。すな
わち、10番目のタイミングパルスの立上りで全レ
ジスタの内容がクリヤされる。上記動作は10番目
のタイミングパルスの立上りで瞬間的に行われ、
以後第１のレジスタ３の最終段出力からは連続８
個の“０”が出力され、第２のレジスタ９の最終
段からは上記瞬時の“１”が出力されるのみであ
る。上記瞬時の“１”はバイポーラ誤り検出信号
としては無視される。上記アンド回路４の各入力
を第１および第２のシフトレジスタ３および９の
各段の出力またはその否定出力に一定パターンに
対応させて接続することにより、零置換パターン
を検出することが可能である。そして、零置換パ
ターン検出後は、連続する８個の“０”符号が出
力され、その後は入力信号に応じた符号が出力さ
れる。零置換パターン以外の一般符号中に、バイ
ポーラ誤りがあるときは、第２のシフトレジスタ
９の最終段出力により誤り検出が可能である。従
つて、伝送路中の雑音等によつて誤り信号が混入
したときは、バイポーラ誤りの検出により符号誤
りを検出できる。
は、第４図ｄに示すようになり、第２のパルスｅ
は、同図ｅに示すようになる。従つて、オア回路
７の出力信号ｆは同図ｆに示すようになる。該信
号ｆを第１のシフトレジスタ３に入力させ、シフ
トレジスタ３は、タイミング信号ｂの立上りごと
に入力信号をシフト動作する。従つて、第１のシ
フトレジスタ３の出力端子Q1〜Q8の出力状態は、
それぞれ第４図i1〜i8に示すようになる。そして、
９番目のタイミング信号の立上りでシフトレジス
タ３の出力端子Q8〜Q1の状態は、それぞれ１、
１、０、０、１、１、０、０となる（第４図i8〜
i1参照）。一方、前記第１のパルス列ｄおよび第
２のパルス列ｅがバイポーラ誤り検出回路６によ
つて誤り検出が行われ、誤り検出回路６の出力す
る誤り検出信号ｇは第４図ｇに示すようになる。
誤り検出信号ｇは３段のシフトレジスタ９によつ
てシフト動作される。該シフト動作は、オア回路
７の出力信号ｆをインバータで反転した信号をシ
フトレジスタ９のクロツク端子CLKに入力させ
ることにより行われる。従つて、最初の誤り検出
信号ｇは、出力信号ｆの立下りでシフトレジスタ
９の出力端子Q1の出力信号h1を“１”にセツト
する（第４図h1参照）。出力信号ｆの次の立下り
では同図h2に示すように、シフトレジスタ９の出
力端子Q2に“１”がセツトされ、端子Q1は“０”
となる。この状態は、２番目の誤り検出信号ｇが
出力され立下る直前まで継続する。そして、２番
目の誤り検出信号ｇがオア回路７の出力信号ｆの
立下りによつてレジスタ９の出力h1を“１”に
し、そのとき出力h2は“０”に、出力h3は“１”
になる。また、10番目のタイミング信号の立下り
で第１のレジスタ３の第１段の出力i1が“１”と
なり第２〜第８段の出力i2〜i8はそれぞれ０、０、
１、１、０、０、１となる。この瞬間に11入力の
アンド回路によつて構成された零置換パターン検
出回路４の出力がハイレベルとなり、第１および
第２のレジスタ３および９がクリヤされる。すな
わち、10番目のタイミングパルスの立上りで全レ
ジスタの内容がクリヤされる。上記動作は10番目
のタイミングパルスの立上りで瞬間的に行われ、
以後第１のレジスタ３の最終段出力からは連続８
個の“０”が出力され、第２のレジスタ９の最終
段からは上記瞬時の“１”が出力されるのみであ
る。上記瞬時の“１”はバイポーラ誤り検出信号
としては無視される。上記アンド回路４の各入力
を第１および第２のシフトレジスタ３および９の
各段の出力またはその否定出力に一定パターンに
対応させて接続することにより、零置換パターン
を検出することが可能である。そして、零置換パ
ターン検出後は、連続する８個の“０”符号が出
力され、その後は入力信号に応じた符号が出力さ
れる。零置換パターン以外の一般符号中に、バイ
ポーラ誤りがあるときは、第２のシフトレジスタ
９の最終段出力により誤り検出が可能である。従
つて、伝送路中の雑音等によつて誤り信号が混入
したときは、バイポーラ誤りの検出により符号誤
りを検出できる。
上記実施例では、第１のシフトレジスタ３は、
８段のシフトレジスタであり、第２のシフトレジ
スタ９は３段のシフトレジスタであるから、第１
図に示した従来例に比して、シフトレジスタの規
模が小さくてよいという効果がある。また、これ
に伴つて、零置換パターン検出回路４は、11ビツ
トのパターンを比較すれば足りる。さらに第２シ
フトレジスタ９のクロツクをオア回路７の出力立
下りから得るので、シフト動作回数が著しく少な
くなり、第２シフトレジスタ９の段数が小さくな
る。さらに、従来合ように極性の異なる２種類の
零置換パターンを検出する必要がない。すなわ
ち、全体の回路規模を従来より小とすることがで
きる効果がある。
８段のシフトレジスタであり、第２のシフトレジ
スタ９は３段のシフトレジスタであるから、第１
図に示した従来例に比して、シフトレジスタの規
模が小さくてよいという効果がある。また、これ
に伴つて、零置換パターン検出回路４は、11ビツ
トのパターンを比較すれば足りる。さらに第２シ
フトレジスタ９のクロツクをオア回路７の出力立
下りから得るので、シフト動作回数が著しく少な
くなり、第２シフトレジスタ９の段数が小さくな
る。さらに、従来合ように極性の異なる２種類の
零置換パターンを検出する必要がない。すなわ
ち、全体の回路規模を従来より小とすることがで
きる効果がある。
〔発明の効果〕
以上のように、本発明においては、受信入力信
号の正極性パルスに対応する第１のパルス列と、
負極性パルスに対応する第２のパルス列とに分離
出力して、上記第１および第２のパルス列をオア
回路によつて結合して第１のシフトレジスタに入
力させ、かつ、第１および第２のパルス列からバ
イポーラ誤りを検出するバイポーラ誤り検出回路
の出力状態を第２のシフトレジスタによつて記憶
させておいて、上記第１および第２のシフトレジ
スタの各段出力の状態を一定パターンと比較する
ことにより零置換パターンを検出し、零置換パタ
ーンの検出によつて上記第１および第２のシフト
レジスタをクリヤするように構成したから、シフ
トレジスタおよび零置換パターン検出回路の規模
を従来より小とすることができる効果がある。
号の正極性パルスに対応する第１のパルス列と、
負極性パルスに対応する第２のパルス列とに分離
出力して、上記第１および第２のパルス列をオア
回路によつて結合して第１のシフトレジスタに入
力させ、かつ、第１および第２のパルス列からバ
イポーラ誤りを検出するバイポーラ誤り検出回路
の出力状態を第２のシフトレジスタによつて記憶
させておいて、上記第１および第２のシフトレジ
スタの各段出力の状態を一定パターンと比較する
ことにより零置換パターンを検出し、零置換パタ
ーンの検出によつて上記第１および第２のシフト
レジスタをクリヤするように構成したから、シフ
トレジスタおよび零置換パターン検出回路の規模
を従来より小とすることができる効果がある。
第１図は従来のBnZS復号および誤り検出器の
一例を示す一部論理図を含むブロツク図、第２図
は本発明の一実施例を示す一部論理図を含むブロ
ツク図、第３図は本発明をB8ZS信号に適用した
実施例を示す一部論理図を含むブロツク図、第４
図は第３図に示した実施例の動作を説明するため
の各種信号を示すタイムチヤートである。 図において、１…変換回路、２…シフトレジス
タ、３…第１のシフトレジスタ、４，５…零置換
パターン検出回路、６…バイポーラ誤り検出回
路、７，８…オア回路、９…第２のシフトレジス
タ。
一例を示す一部論理図を含むブロツク図、第２図
は本発明の一実施例を示す一部論理図を含むブロ
ツク図、第３図は本発明をB8ZS信号に適用した
実施例を示す一部論理図を含むブロツク図、第４
図は第３図に示した実施例の動作を説明するため
の各種信号を示すタイムチヤートである。 図において、１…変換回路、２…シフトレジス
タ、３…第１のシフトレジスタ、４，５…零置換
パターン検出回路、６…バイポーラ誤り検出回
路、７，８…オア回路、９…第２のシフトレジス
タ。
Claims (1)
- 【特許請求の範囲】 １ BnZS信号の受信信号を正極性パルスと負極
性パルスとに分離して第１および第２のパルス列
を出力する変換回路と、同一の極性のパルスが連
続したバイポーラ誤りを検出するバイポーラ誤り
検出回路とを備え、バイポーラ誤りを検出し、か
つ、前記変換回路の出力する第１および第２のパ
ルス列が一定パターンのときは連続したｎ個の
“０”符号におきかえた復号出力を出すBnZS復
号および誤り検出器において、 前記変換回路１の出力する第１および第２のパ
ルス列を入力するオア回路７と、 該オア回路の出力を入力とし前記受信信号のビ
ツト周期に等しい周期のクロツク信号によりシフ
トされるｎ段の第１のシフトレジスタ３と、 前記変換回路１の出力する第１および第２のパ
ルス列を入力し第１および第２のパルス列が交互
に入力しないとき誤り検出信号を出すバイポーラ
誤り検出回路６と、 該バイポーラ誤り検出回路の出力信号の出力を
直列入力とし、前記オア回路７の出力信号立下り
毎にシフトされる第２のシフトレジスタ９と、 該第２のシフトレジスタの各段の出力および前
記第１のシフトレジスタの各段の出力を入力し上
記両入力が一定のパターンのとき前記第１および
第２のシフトレジスタをクリヤする零置換パター
ン検出器４とを備え、 前記第１のシフトレジスタの最終段出力を復号
出力とし、前記第２のシフトレジスタの最終段出
力をバイポーラ誤り検出信号とすることを特徴と
するBnZS復号および誤り検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17149781A JPS5873263A (ja) | 1981-10-28 | 1981-10-28 | ＢｎＺＳ復号および誤り検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17149781A JPS5873263A (ja) | 1981-10-28 | 1981-10-28 | ＢｎＺＳ復号および誤り検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873263A JPS5873263A (ja) | 1983-05-02 |
| JPS642306B2 true JPS642306B2 (ja) | 1989-01-17 |
Family
ID=15924190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17149781A Granted JPS5873263A (ja) | 1981-10-28 | 1981-10-28 | ＢｎＺＳ復号および誤り検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873263A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115961A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 符号復号回路 |
| JPH0616635B2 (ja) * | 1983-12-05 | 1994-03-02 | 富士通株式会社 | 誤りパルス検出回路 |
| JPS6243920A (ja) * | 1985-08-21 | 1987-02-25 | Fujitsu Ltd | 復号回路 |
| US10686469B2 (en) * | 2017-05-15 | 2020-06-16 | Qualcomm Incorporated | Payload size ambiguity and false alarm rate reduction for polar codes |
-
1981
- 1981-10-28 JP JP17149781A patent/JPS5873263A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873263A (ja) | 1983-05-02 |
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