JPS5851616A - 直並列変換方式 - Google Patents
直並列変換方式Info
- Publication number
- JPS5851616A JPS5851616A JP14993581A JP14993581A JPS5851616A JP S5851616 A JPS5851616 A JP S5851616A JP 14993581 A JP14993581 A JP 14993581A JP 14993581 A JP14993581 A JP 14993581A JP S5851616 A JPS5851616 A JP S5851616A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- circuit
- shift register
- parallel conversion
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情114611システムに於るビットシリア
ルデータをビットパラレルデータ【変換する直並列変換
方式cllする。
ルデータをビットパラレルデータ【変換する直並列変換
方式cllする。
従来、直列データを並列データに変換する方式は、l1
lllc示すように、シフトレジスタ1と、ビットカウ
ンタ2と、デコーダsかも構成され、ビットカウンタ2
Cよって、データ転送夕田ツタをカウントし、その出力
をデコーダ2によってデコー・ドすることによp%直列
データが並列置換ビット数分、シフトレジスタ1&:セ
ットされた事を判定し1並列データに変換する方式が一
般的であった。
lllc示すように、シフトレジスタ1と、ビットカウ
ンタ2と、デコーダsかも構成され、ビットカウンタ2
Cよって、データ転送夕田ツタをカウントし、その出力
をデコーダ2によってデコー・ドすることによp%直列
データが並列置換ビット数分、シフトレジスタ1&:セ
ットされた事を判定し1並列データに変換する方式が一
般的であった。
[ツで、*来の方式では、シフトレジスタ、ビットカウ
ンタ、デコーダが不可欠であり1回路規模が大きくなる
という欠点があった。
ンタ、デコーダが不可欠であり1回路規模が大きくなる
という欠点があった。
本発明け、上記従来技術のビットカウンタ、デコーダの
除去のためになされたものでToり、従って本発明の目
的社、シフトレジスタを1ビツト追加することにより、
ビットカウンタ、デーーダを必要としな鱒、一層簡単な
、小規模回路構成で直列データを並列データに変換する
ことができる新規な直並列変換方式を提供することにあ
る。
除去のためになされたものでToり、従って本発明の目
的社、シフトレジスタを1ビツト追加することにより、
ビットカウンタ、デーーダを必要としな鱒、一層簡単な
、小規模回路構成で直列データを並列データに変換する
ことができる新規な直並列変換方式を提供することにあ
る。
本発明の上記目的は、変換されるビット数Nに対してN
+1段のシフ)l/ジスタ回路と、最終段シフトレジス
タ状態判定回路とを具備し、前記最終段シフトレジスタ
状態判定回路の出力結果により1前記ジアドレジスタに
直列データが並列変換ビット数分竜フトされたかを判定
するしとにより直列データを並列データに順次変換する
ことにより達成される。
+1段のシフ)l/ジスタ回路と、最終段シフトレジス
タ状態判定回路とを具備し、前記最終段シフトレジスタ
状態判定回路の出力結果により1前記ジアドレジスタに
直列データが並列変換ビット数分竜フトされたかを判定
するしとにより直列データを並列データに順次変換する
ことにより達成される。
以下、11211を参照しtがも本発明による直並列&
換方式をその^好な一実施例としてsビット長の直並列
変換を行う場合につ−で説明する。
換方式をその^好な一実施例としてsビット長の直並列
変換を行う場合につ−で説明する。
本発明の一実施例は、9個の7リツプフリツプFF1−
JP7?で構成されるシフトレジスタ[11111ト
、論理ll11回路20及び21と論理和聞jl122
で構戒畜れる最終段シフトレジスタ状態判定回路12と
により構成されて−る。
JP7?で構成されるシフトレジスタ[11111ト
、論理ll11回路20及び21と論理和聞jl122
で構戒畜れる最終段シフトレジスタ状態判定回路12と
により構成されて−る。
直列入力データは、7リツプフロツプFF1に入力され
、各79ツブフロツプの出力は次段のフリップ7wツブ
に入力される。最終段の7リツフフロツプ〃9の出力は
、険理檀回路20及び21に入力され、七れぞれクロッ
ク信号J212、ダ5と論msがとられ、論mum路2
0社出力信号4@@dを出力昧論還檀麿踏21の出力は
論理和回路22&−人力される。
、各79ツブフロツプの出力は次段のフリップ7wツブ
に入力される。最終段の7リツフフロツプ〃9の出力は
、険理檀回路20及び21に入力され、七れぞれクロッ
ク信号J212、ダ5と論msがとられ、論mum路2
0社出力信号4@@dを出力昧論還檀麿踏21の出力は
論理和回路22&−人力される。
論m和閤踏22は、tIII!論l積回路21の出力信
号と直並列変換PIItIk儒号Sとの論理和をとって
、出力信号h・■・tを出力し、7vツブフロツプFJ
F1の竜ット入カフリップyaツブ1#2.11@のり
竜ット入力C接続畜れている。直並列変換開始信号lは
7vツブフロツプFF9のり竜ット入力に4接続されて
iる。直列データサンプリングクロック01はシフトタ
ロツタとして各7リツプ7譚ツブのタロツタ入力C**
されている。
号と直並列変換PIItIk儒号Sとの論理和をとって
、出力信号h・■・tを出力し、7vツブフロツプFJ
F1の竜ット入カフリップyaツブ1#2.11@のり
竜ット入力C接続畜れている。直並列変換開始信号lは
7vツブフロツプFF9のり竜ット入力に4接続されて
iる。直列データサンプリングクロック01はシフトタ
ロツタとして各7リツプ7譚ツブのタロツタ入力C**
されている。
次にこの実施例に訃いての使い方と動作を説明する。[
並列変換動作を開始する際&:社、まず、盲並列変換開
始信号Sを与える。これにより各フリップフロップは7
J’1は@ON”に、!12.FF9は@OFF”にそ
れぞれ設定される。その後、直列データサンプリングク
ロッ#*1て、蓼列入カデiりが7リツプフ冒ツブFF
1に、7リツプ7aツーIPF2の出力はフリップフロ
ップFF3にと、各アリツブフロップのfs段出力信号
が七ットされる。W列データナンブリングクロック11
1が8個入力されると、フリップ7wツブFF9は@O
N”となり、論理積回路20は)l、e@d信号を@o
y″とし、論m5ta路21社、論理和回路22を介し
てpress−信号を出力し、再びアリツブフロップF
F1を@ON”、アリツブフロップFF2〜FF81
”OFF ” Clk 定t 2b @クロッI 01
、lll2sダ5はそれぞれ同期されたクロツタでT
oJP%mS図のタイムチャーFに示される様供給され
ゐ。
並列変換動作を開始する際&:社、まず、盲並列変換開
始信号Sを与える。これにより各フリップフロップは7
J’1は@ON”に、!12.FF9は@OFF”にそ
れぞれ設定される。その後、直列データサンプリングク
ロッ#*1て、蓼列入カデiりが7リツプフ冒ツブFF
1に、7リツプ7aツーIPF2の出力はフリップフロ
ップFF3にと、各アリツブフロップのfs段出力信号
が七ットされる。W列データナンブリングクロック11
1が8個入力されると、フリップ7wツブFF9は@O
N”となり、論理積回路20は)l、e@d信号を@o
y″とし、論m5ta路21社、論理和回路22を介し
てpress−信号を出力し、再びアリツブフロップF
F1を@ON”、アリツブフロップFF2〜FF81
”OFF ” Clk 定t 2b @クロッI 01
、lll2sダ5はそれぞれ同期されたクロツタでT
oJP%mS図のタイムチャーFに示される様供給され
ゐ。
この様にして、餉記の動作を繰返すことにより、8ビツ
ト毎の直並列変換が行われる。
ト毎の直並列変換が行われる。
従って、本発明によれば、従来の直並列変換方式に比べ
て、フリップ7−ツプ111mと5ゲート余pの論Wa
Sが追11Bされただけで、ビットカウンタ、デコーダ
がW!*され、小規模囲路構成で従来と同郷の処!lが
可能であるという効果が得られる。
て、フリップ7−ツプ111mと5ゲート余pの論Wa
Sが追11Bされただけで、ビットカウンタ、デコーダ
がW!*され、小規模囲路構成で従来と同郷の処!lが
可能であるという効果が得られる。
以上本発明をその良好な一実施例について説明したが、
それは単なる例示的なものであり、とζで説明された実
施例によってのみ本願斃wIが限定畜れるもので蝶なく
、その範囲から逸脱す畢ことなく種々の変形、変更が容
易である0例えば1本與施例にお−ては魯ビット長の直
並列変換を行う場合につ−て説明したが、ヒの変換ビッ
ト数は任意′の変更にて11!施し得る仁と#2@らか
である。
それは単なる例示的なものであり、とζで説明された実
施例によってのみ本願斃wIが限定畜れるもので蝶なく
、その範囲から逸脱す畢ことなく種々の変形、変更が容
易である0例えば1本與施例にお−ては魯ビット長の直
並列変換を行う場合につ−て説明したが、ヒの変換ビッ
ト数は任意′の変更にて11!施し得る仁と#2@らか
である。
111Wiは従来の直並列変換方式の構成■、館2図は
本発明による璽蓋列変換方式の一実施例を示す構成図、
11311は館2図の実施例に於ける動作タイムチャー
トであり、薗列入カデータの状11は仮定したものであ
る。 1拳・−シフトレジスタ、2・・・ビットカウンタ、5
・・・デコーダ、11・Φ・シフトレジスター路、12
・・・最終段シフトレジスタ状態判定−路、 2G、
21・・・論理w回路、22e・・論理和回路、JFJ
F1〜〃9・・・シフトレジスタ回路を構成するアリツ
ブフロップ、ダ・・拳シフトタロツタ及びビットカウン
タのカラン)#−ツクとして使用される直列入力データ
のサンプリングクロツタ、ll11・・φ1列入カデー
タテンプリングクロッタ、llI2・・・並列データ4
職用のLoad慣号発慣用発生用クロツタΦ・・並列変
換完了判定の為の同期ダ―ツタ 特許出願人 日本電気株式金社
本発明による璽蓋列変換方式の一実施例を示す構成図、
11311は館2図の実施例に於ける動作タイムチャー
トであり、薗列入カデータの状11は仮定したものであ
る。 1拳・−シフトレジスタ、2・・・ビットカウンタ、5
・・・デコーダ、11・Φ・シフトレジスター路、12
・・・最終段シフトレジスタ状態判定−路、 2G、
21・・・論理w回路、22e・・論理和回路、JFJ
F1〜〃9・・・シフトレジスタ回路を構成するアリツ
ブフロップ、ダ・・拳シフトタロツタ及びビットカウン
タのカラン)#−ツクとして使用される直列入力データ
のサンプリングクロツタ、ll11・・φ1列入カデー
タテンプリングクロッタ、llI2・・・並列データ4
職用のLoad慣号発慣用発生用クロツタΦ・・並列変
換完了判定の為の同期ダ―ツタ 特許出願人 日本電気株式金社
Claims (1)
- 直列データかb並列データへの変換において、変換され
るビット数N&:対して設けられたN+1段のシフトレ
ジスター路と、該シフトレジスタ閘IIの最#段の状m
を判定する最終段シフFレジスタ状態判定關路とを具備
し、前記最終段シフトレジスタ状態判定回路の出力結果
によ1直列データをNビットの並列データに変IIさせ
ることを特徴とする直並列変換方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14993581A JPS5851616A (ja) | 1981-09-22 | 1981-09-22 | 直並列変換方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14993581A JPS5851616A (ja) | 1981-09-22 | 1981-09-22 | 直並列変換方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5851616A true JPS5851616A (ja) | 1983-03-26 |
Family
ID=15485777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14993581A Pending JPS5851616A (ja) | 1981-09-22 | 1981-09-22 | 直並列変換方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5851616A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60263530A (ja) * | 1985-03-20 | 1985-12-27 | Sharp Corp | 直列デ−タ転送回路 |
JPH0624295U (ja) * | 1992-06-19 | 1994-03-29 | 勇雄 中込 | 緊急処理用ガス管遮断器 |
-
1981
- 1981-09-22 JP JP14993581A patent/JPS5851616A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60263530A (ja) * | 1985-03-20 | 1985-12-27 | Sharp Corp | 直列デ−タ転送回路 |
JPH0624295U (ja) * | 1992-06-19 | 1994-03-29 | 勇雄 中込 | 緊急処理用ガス管遮断器 |
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