JPH0797751B2 - 逐次符号化方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は２値ディジタルデータ列を磁気記録または光学
的記録に適した信号系列に変換する符号化復号化方式に
おける逐次符号化方法に関する。

（従来の技術） ２値ディジタルデータ列で表わされる情報を、磁気テー
プや磁気ディスク等の磁気記録媒体に記録しようとする
場合、上記２値ディジタルデータ列を磁気記録に適した
信号系列に変換することが行われる。

このような信号系列への変換に要求される条件として
は、磁気記録媒体の磁化反転間隔（記録波長）が短くな
ると、前後の磁化反転からの干渉を受けて検出エラーが
増大するので最小磁化反転間隔が大きいことと、さら
に記録ビットを検出するための検出窓幅が大きいこ
と、が挙げられる。ところが復調用クロック信号の周期
に比べて磁化反転間隔が大きいと復調用クロック信号が
再生信号より作ることが難しくなるので、最大磁化反転
間隔が小さくしなければならない。この条件はにそ
れぞれ相反するものであり、磁気記録媒体上のデータ記
録密度を最大にするように最適化されなければならな
い。T.Horiguchi及びK.Moritaの論文“An Optimization
of Modulation Codes in Digital Recording",IEEE Tr
ansaction on Magnetics.Vo1.MAG−12.No.6,Nov.1976、
P.740には、２ビットの拘束されないデータワードを３
ビットの拘束されたコードワードに変換することによ
り、コードワード列中の隣接する“1"の間の最小の“0"
の数ｄが１個で、隣接する“1"の間の最大の“0"の数ｋ
が７個であるコードレート2/3の符号化復号化方式が開
示してある。しかし、上記論文に開示してある符号化復
号化方式はデータワードが２ビット及び４ビットの可変
長符号化復号化方式であり、変換を行うための装置が複
雑になるという欠点を有する。

特開昭58−212248号公報には、上記可変長符号化復号化
方式における変換を逐次的に行うことの出来るエンコー
ド及びデコート装置が開示してある。上記特許における
エンコード装置において採用されているコードレート2/
3の符号化復号化方式の変換表を表１に示す。

表１において、データワードと記載された欄はデータ列
から区切ったビットの組を示し、コードワードと記載さ
れた右欄は対応する変換されたコードの組を示してい
る。変換されたコードワード列は“1"のところで記録電
流を反転することにより、磁気記録媒体上に磁化反転と
して記録される。表１においてコードワード中の“X"は
前のコードワードの最後のビットによって“1"又は“0"
となるビットを示しており、前のビットの補数を表わし
ている。このような符号化復号化方式のエンコード装置
は上記特許に示されている第３図の如き回路で実現出来
る。第３図の符号化回路はデータの２ビット毎にコード
を３ビット出力する逐次形の符号化回路であり、第４図
に制御及びクロック信号の波形及びタイミング関係を示
す。データ列はクロックＡに同期して、シリアル入力パ
ラレル出力のシフトレジスタ320に入力され、クロック
Ａによってシフトされる。シフトレジスタ320の３段の
パラレル出力は、アンド回路311〜317及びオア回路318
〜320からなる論理回路321によって符号変換され、クロ
ックＢ及びロード信号によって動作するパラレル入力の
シフトレジスタ323に並列にロードされる。シフトレジ
スタ323のロード動作はロード信号がハイレベルの時に
クロックＢ信号の立上りで、論理回路321の出力Pi,Ri,S
i,Wiを並列にロードすることにより行われる。ロード信
号がローレベルの時には、シフトレジスタ323はシフト
動作を行う。論理回路321は表１で表わされる符号変換
をデータ２ビット毎に逐次的に３ビットのコードに変換
するための回路で、表２に示すようにワード長を示すWi を用いることにより逐次変換を行っている。すなわち、
データワード長が４ビットの時の先頭の２ビットに対し
てのみWi＝１とし、コードビットで３ビット前のWiとデ
ータA,B,Cを使って、コードワードのPi,Ri,Si及びWiを
次のように演算している。

Wi^-1及びSi^-1はコードワードで３ビット前の符号を示し
ており、ロード信号がハイレベルでクロックＢの立上り
の時にはWi^-1はシフトレジスタ323のＲ段に、Si^-1はシ
フトレジスタ320のＰ段に格納されている。従って、論
理回路321は論理演算式（１）を実現するための回路
で、アンド回路311〜317とオア回路318〜320を第３図の
論理回路321のように接続することにより（１）の演算
が実行される。

しかしながら、表１の符号化復号化方式のエンコード装
置を実現するための第３図ののような従来の符号化回路
では、符号変換を行うための論理回路の回路規模が極め
て大きくかつ複雑であるという欠点があった。

（発明が解決しようとする問題点） 上述した如く、表１に示す符号化復号化方式を用い、こ
の方式を回路として実現しようとすると構成が大きくか
つ複雑になるという欠点があった。つまり、上記表１に
示すような符号変換は、装置を実現するものとしては適
したものであるとは言えなかった。

そこで本発明は、このような欠点に鑑みてなされたもの
でその目的とするところは、可変長符号化復号化方式と
同等の記録信号電流を作り得、しかも符号変換を行うた
めの論理回路が簡易な逐次符号化方式を提供するところ
にある。

〔発明の構成〕

（問題点を解決するための手段） この発明は、２値データ列を４種類の２ビット長データ
ワードから選択された（0,0）または（1,1）のデータワ
ードを除いた３種類の２ビット長データワード、上記選
択から除かれた２ビット長データを上位ビットとする４
種類の４ビット長データワードに区切り、上記３種類の
２ビット長データワードを（1,0,0）、（1,0,1）、（0,
1,0）からなるコードワードにデータワードの第１及び
第２ビットがそれぞれ第２及び第３ビットと同じかまた
は補数となるように対応させると共に、次にデータワー
ドの先頭ビットの補数をＹとして、上記４種類の４ビッ
ト長データワードを（1,1,1,1,0,0）、（1,1,1,1,0,
1）、（0,1,1,0,0,0）、（0,1,1,Y,0,1）からなるコー
ドワードにデータワードの第1,第２及び第４ビットがそ
れぞれコードワードの第2,第３及び第６ビットと同じか
または補数となるように対応させて、上記２値データ列
から区切られたデータワードを対応させコードワードに
変換し、変換によって得られたコードワード列の中でビ
ットが０から１に変わる時点でのみ記録すべき信号を反
転させて出力することを特徴とする逐次符号化方法と、
２値データ列を４種類の２ビット長データワードから選
択された（0,0）、（1,1）のデータワードを除いた３種
類の２ビット長データワードと、上記選択から除かれた
２ビット長データを上位ビットとする４種類の４ビット
長データワードに区切り上記３種類の２ビット長データ
ワードを（1,0,0）、（1,0,1）、（0,1,0）からなるコ
ードワードに、データワードの第１及び第２ビットがそ
れぞれコードワードの第２及び第３ビットと同じかまた
は補数となるように対応させると共に、上記４種類の４
ビット長データワードを（1,1,1,1,0,0）、（1,1,1,1,
0,1）、（0,1,1,0,0,0）、（0,1,1,1,0,1）からなるコ
ードワードにデータワードの第1,第２及び第４ビットが
それぞれコードワードの第2,第３及び第６ビットと同じ
かまたは補数となるように対応させて、上記２値データ
列から区切られたデータワードを対応させコードワード
に変換し、変換によって得られたコードワード列の中で
ビットが０から１に変わる時点でのみ記録すべき信号を
反転させて出力することを特徴とする逐次符号化方法で
ある。

（作用） 第１の発明は２ビット長のデータワードの第１ビット、
第２ビットがそれぞれコードワードの第２ビット、第３
ビットと同じになるように２ビット長データワードを３
ビット長コードワードに変換すると共に、４ビット長デ
ータワードの第１ビット、第２ビット及び第４ビットが
それぞれコードワードの第２ビット、第３ビット及び第
６ビットと同じになるように４ビット長データワードを
６ビット長コードワードに変換することによってコード
ワード列を得、又、第２の発明は２ビット長のデータワ
ードの第１及び第２ビットがそれぞれ３ビット長コード
ワードの第２及び第３ビットと同じになるように２ビッ
ト長データワードを３ビット長コードワードに変換する
と共に、４ビット長データワードの第１及び第２ビット
がそれぞれ６ビット長コードワードの第２及び第３ビッ
トと同じように、４ビット長データワードの先頭の２ビ
ットを３ビットのコードビットに変換した後４ビット長
データワードの第３ビットを修正し、修正した第３ビッ
ト及び第４ビットがそれぞれ６ビット長コードワードの
第５ビット及び第６ビットと同じになるように４ビット
長データワードの残りの２ビットを３ビットのコードビ
ットに変換することによってコードワード列を得、上記
２つの変換によって作られたコードワード列の中でビッ
トが“0"から“1"に変る時点でのみ記録信号を反転させ
ることによって、表１に示された可変長符号化復号化方
式における符号化回路と同等の記録信号符号化方式を実
現でき、又この方式を回路に適用させた場合、構成が極
めて簡素化する。

（実施例） 第１の実施例 以下、図面を参照して本発明の一実施例につき説明す
る。

第１図は本発明による符号化回路の一実施例であり、表
３は本発明の符号化回路によって変換されるデータワー
ドとコードワードとの対応関係を示した変換表である。
本発明による表３の変換表は表１の変換表とは異なる
が、表１の変換表によって変換されたコードワード列の
コードビット“1"のところで信号を反転させた記録信号
と、本発明の表３によって変換されたコードワード列の
中のコードビットが“0"から“1"に変化する時点で信号
を反転させた記録信号とは同じ信号反転を持つ記録信号
になる。表３の中で“Y"は次のデータワードの先頭ビッ
トの補数を表わしている。

本発明による第１図の符号化回路は、データの２ビット
毎にコードを３ビット出力する逐次形の符号化回路であ
り、従来例と同様に第４図に示す制御信号及びクロック
信号波形とタイミング関係で動作する。データ列はクロ
ックＡに同期して、シリアル入力，パラレル出力のシフ
トレジスタ110に入力され、クロックＡによってシフト
され。シフトレジスタ110の３段のパラレル出力は、ア
ンド回路111〜113及びオア回路114からなる論理回路115
によって符号変換され、クロックＢ及びロード信号によ
って動作するパラレル入力のシフトレジスタ116に並列
にロードされる。シフトレジスタ116のロード動作はロ
ード信号がハイレベルの時にクロックＢの立上りで論理
回路115の出力Pj,Rj,Sj,Wjを並列にロードすることによ
り行われる。ロード信号がローレベルの時には、シフト
レジスタ13はシフト動作を行う。論理回路115は表３で
表わされる符号変換をデータ２ビ ット毎に逐次的に３ビットのコードに変換するための回
路で、表４に示すようにデータワード長が４ビットの時
の先頭の２ビットに対してのみWj＝１となるワード長を
示す符号を用いることにより逐次変換を行っている。表
４からコードワードのPj,Rj,Sj及びワード長を示すWjは
次のように演算される。

Wj^-1はコードビットで３ビット前の符号を示しているの
で、ロード信号がハイレベルでクロックＢの立上りの時
にはWjはシフトレジスタ116のＲ段に格納されている。
従って、論理回路115はシフトレジスタ110のＢ段のＱ出
力とＣ段の出力をアンド回路111に入力し、アンド回
路111の出力とシフトレジスタ110のＡ段の出力とをオ
ア回路114に入力して、オア回路114の出力をPjとし、シ
フトレジスタ110のＡ段のＱ出力とシフトレジスタ116の
Ｒ段の出力をアンド回路112に加えて、アンド回路112
の出力をRjとし、シフトレジスタ110のＢ段のＱ出力をS
jとし、シフトレジスタ110のＡ段のＱ出力とＢ段のＱ出
力及びシフトレジスタ116のＲ段の出力とをアンド回
路113に加え、アンド回路113の出力をWjとすることによ
り（２）の演算が実行させる。

第５図は本発明による符号化回路の他の一実施例であ
り、510及び516はシフトレジスタである。第５図の符号
化回路も第１図の符号化回路と同様に第４図に示すクロ
ック及び制御信号により動作する。データ列はクロック
Ａに同期して、シリアル入力，パラレル出力のシフトレ
ジスタ510に入力され、クロックＡによってシフトされ
る。シフトレジスタ510の３段のパラレル出力は、アン
ド回路511,512、ナンド回路513、オア回路514からなる
論理回路515によってPk,Rk,Skに符号変換され、クロッ
クＢ及びロード信号によって動作するパラレル入力のシ
フトレジスタ516に並列にロードされる。シフトレジス
タ516のロード動作はロード信号がハイレベルの時にク
ロックＢの立上りで行われ、ロード信号がローレベルの
時はシフト動作を行う。第５図の回路では論理回路515
で、ワード長を示す符号を演算せず、表４においてデー
タワード長が４ビットの時の先頭の２ビットに対するビ
ットコードビットの第２番目と第３番目のビットが共に
“1"であることを使って逐次変換を行っている。すなわ
ち、コードワードのPk,Rk,Skは次のように演算される。

ここで、Rk^-1及びSk^-1はコードビットで３ビット前の符
号を示しているので、ロード信号がハイレベルで、クロ
ックＢの立上りの時にはRk^-1はシフトレジスタ516のＮ
段にSk^-1はシフトレジスタ516のＰ段に格納されてい
る。従って論理回路515はシフトレジスタ510のＢ段のＱ
出力とＣ段の出力をアンド回路511に入力し、アンド
回路511の出力とシフトレジスタ510のＡ段の出力とを
オア回路514に入力してオア回路514の出力をPkとし、シ
フトレジスタ516のＮ段及びＰ段のＱ出力をナンド回路5
13に入力し、ナンド回路513の出力とシフトレジスタ510
のＡ段のＱ出力をオア回路512に入力してオア回路512の
出力をRkとしシフトレジスタ510のＢ段のＱ出力をSkと
することにより（３）の演算が実行される。

第１図及び第５図の本発明による符号化回路は表３に示
す符号変換を行っているために、従来の符号化回路に比
べ変換の論理演算が非常に簡単になる。

以上説明したように、本発明による符号化回路は表３に
示す符号変換によってコードワード列を得て、コードビ
ットが“0"から“1"に変化する時点で記録信号を反転す
ることによって、磁気記録に適した記録信号を得ること
が出来ると共に、非常に簡易に符号変換処理を行えるの
で、符号化回路の構成の簡単化を図り得る。故にその実
用的利点は絶大である。

尚、本発明は上記実施例に限定されるものではない。例
えばデータの各ビットをその補数にして（データ列を反
転させて）、表５に示す符号の変 換を行っても良いことは勿論である。この時には第１図
及び第５図の符号化回路のシフトレジスタ110及び510の
Ｑ出力と出力を交換すれば良い。また（２）式及び
（３）式の論理演算を行うのにアンド回路、ナンド回
路、オア回路の組合せで行ったが、ノア回路等の他の論
理演算素子の組合せでも良いことは勿論であり、コード
ビットもその補数を演算し、シフトレジスタ出力で反転
させても良い。

第２の実施例 次に第２の実施例について説明する。本質的には第１の
実施例と同様であるが、説明の都合上、上述と重複して
説明する場合がある。第２図がその符号化回路の実施例
である。210,211,212はＤフリップフロップ、213,214は
アンド回路215はオア回路216はナンド回路、217はシフ
トレジスタである。表６は本発明の符号化回路によって 変換されるデータワードとコードビットとの対応関係を
示した変換表である。本発明による表６の変換表は表１
の変換表とは異なるが、表１の変換表に従って変換され
たコードワード列のコードビット“1"のところで信号を
反転させた記録信号と本発明の表６の変換表に従って変
換されたコードワード列の中のコードビットが“0"から
“1"に変化する時点で信号を反転させた記録信号とは同
じ信号反転を持つ記録信号となる。

本発明による第２図の符号化回路は、データの２ビット
毎にコードを３ビット出力する逐次形の符号化回路であ
り、第３図の従来例と同様に第４図に示す制御信号及び
クロック信号波形とタイミング関係で動作する。データ
列はクロックＡに同期してＤフリップフロップ210にク
ロックＡと共に入力され、そのＱ出力はアンド回路213
を介して縦続接続され、クロックＡで動作するＤフリッ
プフロップ211,212に加えられる。Ｄフリップフロップ2
10,211,212の出力はアンド回路214とオア回路215とによ
ってコードビットが論理演算され、クロックＢ及びロー
ド信号によって動作するパラレル入力のシフトレジスタ
217にロードされると共にＤフリップフロップ211,212の
出力がロード信号のハイレベル時に特定のパターンにな
っている場合には、ナンド回路216とアンド回路213とに
よって、Ｄフリップフロップ211に入力するＤフリップ
フロップ210の出力を阻止して“0"を入力させる。シフ
トレジスタ217のロード動作は、ロード信号がハイレベ
ルの時にクロックＢの立上りで論理演算されたコードビ
ットを並列にロードすることにより行われる。ロード信
号がローレベルの時には、シフトレジスタ217はシフト
動作を行う。本発明による符号変換はデータワード長が
４ビットの時、すなわちＤフリップフロップ211及び212
に格納されているデータが特定のパターン“11"になっ
た時に、４ビット長データワードの第３番目のビットを
“0"にして修正データワードを作り、この修正データワ
ードに対して４ビット長データワードの後の２ビットの
データビットを３ビットのコードビットに変換する。表
７はこのようなデータワード及び修正データワードに対
するコードワードの対応を示す変換表で第２図に示す符
号化回路は２ビット長データワード及び４ビット長デー
タワードの先頭の２ビットに対しては修正される前のデ
ータワードの２ビットのデータを３ビットに変換し、４
ビット長デー タワードの後の２ビットに対しては、修正された後の修
正データワードの後の２ビットデータを３ビットのコー
ドビットに変換するようにした逐次的な符号化回路であ
る。表７からコードビットのPi,Ri,Siと、データを修正
するためのＤフリップフロップ211の入力Biは、ロード
信号をＬとして次のように演算される。

従って（４）式を実行する論理演算は、Ｄフリップフロ
ップ211のＱ出力とＤフリップフロップ210の出力をア
ンド回路214に入力し、アンド回路214の出力とＤフリッ
プフロップ212の出力とをオア回路215に入力してオア
回路の出力をPiとし、Ｄフリップフロップ212のＱ出力
をRiとし、Ｄフリップフロップ211のＱ出力をSiとし、
Ｄフリップフロップ211及び212のＱ出力とロード信号を
ナンド回路216に入力し、ナンド回路216の出力とＤフリ
ップフロップ210のＱ出力とをアンド回路213に入力し
て、アンド回路213の出力をＤフリップフロップ211のＤ
入力端子に加えるBiとすることにより行うことが出来
る。

すなわち、第２図の本発明の一実施例である符号化回路
は、４ビット長データワードを修正することにより、従
来の符号化回路に比べシフトレジスタの段数を少くする
ことが出来ると共に、符号変換の論理演算が非常に簡単
になる。

以上説明したように、本発明による符号化回路は、表６
に示す符号化回路によってコードワード列を得て、コー
ドビットが“0"から“1"に変化する時点で記録信号を反
転することによって、磁気記録に適した記録信号を得る
ことが出来ると共に、非常に簡易に符号変換処理を行え
るので符号化回路の構成の簡単化を図り得る。故にその
実用的利点は絶大である。

尚、本発明は上記実施例に限定されるものではない。例
えばデータの各ビットをその補数にして（データ列を反
転させて）、表８に示す符号変換を行っても良いことは
勿論である。この時には第２図の符号化回路のＤフリッ
プフロップ210,211,212からアンド回路214,オア回路215
及びナンド回路216に接続されているＱ出力と出力を
変換すると共に、アンド回路213をオア回路に、ナ ンド回路216をアンド回路にすれば良い。また、（４）
式の論理演算を行うのにアンド回路、ナンド回路、オア
回路の組合せで行ったが、ノア回路等の他の論理演算素
子の組合せでも良いことは勿論であり、コードビットも
その補数を演算し、シフトレジスタ出力で反転させても
良い。要するに、本発明はその要旨を逸脱しない範囲で
種々変形して実施することが出来る。

〔発明の効果〕

本発明によれば、論理演算回路を構成する上で従来に比
べて簡素化が図れ、集積化を行う際にも実用性の極めて
高いものとなる。

【図面の簡単な説明】

第１図は本発明に係る実施例である符号化回路、第２図
は本発明に係る実施例である符号化回路、第３図は従来
の符号化回路、第４図はクロックと制御信号の波形とタ
イミングを示す図、第５図は本発明に係る実施例である
符号化回路である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】２値データ列を４種類の２ビット長データ
   ワードから選択された（0,0）または（1,1）のデータワ
   ードを除いた３種類の２ビット長データワード、上記選
   択から除かれた２ビット長データを上位ビットとする４
   種類の４ビット長データワードに区切り、 上記３種類の２ビット長データワードを（1,0,0）、
   （1,0,1）、（0,1,0）からなるコードワードにデータワ
   ードの第１及び第２ビットがそれぞれ第２及び第３ビッ
   トと同じかまたは補数となるように対応させると共に、 次のデータワードの先頭ビットの補数をＹとして、上記
   ４種類の４ビット長データワードを（1,1,1,1,0,0）、
   （1,1,1,1,0,1）、（0,1,1,0,0,0）、（0,1,1,Y,0,1）
   からなるコードワードにデータワードの第1,第２及び第
   ４ビットがそれぞれコードワードの第2,第３及び第６ビ
   ットと同じかまたは補数となるように対応させて、上記
   ２値データ列から区切られたデータワードを対応させコ
   ードワードに変換し、 変換によって得られたコードワード列の中でビットが０
   から１に変わる時点でのみ記録すべき信号を反転させて
   出力することを特徴とする逐次符号化方法。
2. 【請求項２】２値データ列を４種類の２ビット長データ
   ワードから選択された（0,0）、（1,1）のデータワード
   を除いた３種類の２ビット長データワードと、 上記選択から除かれた２ビット長データを上位ビットと
   する４種類の４ビット長データワードに区切り上記３種
   類の２ビット長データワードを（1,0,0）、（1,0,1）、
   （0,1,0）からなるコードワードに、データワードの第
   １及び第２ビットがそれぞれコードワードの第２及び第
   ３ビットと同じかまたは補数となるように対応させると
   共に、上記４種類の４ビット長データワードを（1,1,1,
   1,0,0）、（1,1,1,1,0,1）、（0,1,1,0,0,0）、（0,1,
   1,1,0,1）からなるコードワードにデータワードの第1,
   第２及び第４ビットがそれぞれコードワードの第2,第３
   及び第６ビットと同じかまたは補数となるように対応さ
   せて、上記２値データ列から区切られたデータワードを
   対応させコードワードに変換し、 変換によって得られたコードワード列の中でビットが０
   から１に変わる時点でのみ記録すべき信号を反転させて
   出力することを特徴とする逐次符号化方法。