JPH02224528A - １，５符号変調方式 - Google Patents
１，５符号変調方式Info
- Publication number
- JPH02224528A JPH02224528A JP4619789A JP4619789A JPH02224528A JP H02224528 A JPH02224528 A JP H02224528A JP 4619789 A JP4619789 A JP 4619789A JP 4619789 A JP4619789 A JP 4619789A JP H02224528 A JPH02224528 A JP H02224528A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- bits
- circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 15
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、コンピュータ用磁気ディスク装置等に好適
な（１，５）符号変調方式に関する。
な（１，５）符号変調方式に関する。
［従来の技術］
コンピュータ用磁気ディスク装置等のディジタル記録装
置に用いられるＭ’（ミラースクエアコード）符号変調
方式は、ＭＦＭ （ミラーコード）符号変調方式の直流
成分を除去する目的で導入されたものである。ミラーコ
ードは、元来、ＮＲＺＩ符号の欠点であるビット“０”
の連続を避けるために、データビット中にビット“０”
が２個以上連続するときに、ビット間に反転を入れるよ
うにしたものであるが、ミラースクエアコードでは、ビ
ット“ｌ”が２個以上連続するときに、最後のビット“
ｌｏに対応する反転の有無を調節することで、直流成分
を除去するものである。
置に用いられるＭ’（ミラースクエアコード）符号変調
方式は、ＭＦＭ （ミラーコード）符号変調方式の直流
成分を除去する目的で導入されたものである。ミラーコ
ードは、元来、ＮＲＺＩ符号の欠点であるビット“０”
の連続を避けるために、データビット中にビット“０”
が２個以上連続するときに、ビット間に反転を入れるよ
うにしたものであるが、ミラースクエアコードでは、ビ
ット“ｌ”が２個以上連続するときに、最後のビット“
ｌｏに対応する反転の有無を調節することで、直流成分
を除去するものである。
第９図に示すミラースクエア符号器１は、！データビッ
トを１チヤンネルビツトに変換する可変長符号器であり
、データビットのビット“０”に対してチャンネルビッ
トの前縁でビット反転し、データビットのビット“ｌ”
に対してはチャンネルビットを中央でビット反転せしめ
るも、データビットのビット“ｌ”に続くビット“Ｏ”
に対してはチャンネルビットを非反転とする符号変換回
路２と、チャンネルビットのＤＳＶを積算し、データビ
ットのビット“ｌ”が２ビット以上連続するときには、
最後のビット“ｌｏに対してチャンネルビットを中央で
ビット反転させるか或は非反転とするかを、ＤＳＶ積算
値を低減させる方向で符号変換回路２に選択させるＤＳ
Ｖ監視回路３からなる。ＤＳＶは、ＮＲＺＩ符号化され
たチャンネルビットの高レベルを＋１点、低レベルを−
１点とし、チャンネルビット全体で累計される合計点数
を表すものであり、その絶対値力（小さいほど変換符号
の直流成分も小さい。
トを１チヤンネルビツトに変換する可変長符号器であり
、データビットのビット“０”に対してチャンネルビッ
トの前縁でビット反転し、データビットのビット“ｌ”
に対してはチャンネルビットを中央でビット反転せしめ
るも、データビットのビット“ｌ”に続くビット“Ｏ”
に対してはチャンネルビットを非反転とする符号変換回
路２と、チャンネルビットのＤＳＶを積算し、データビ
ットのビット“ｌ”が２ビット以上連続するときには、
最後のビット“ｌｏに対してチャンネルビットを中央で
ビット反転させるか或は非反転とするかを、ＤＳＶ積算
値を低減させる方向で符号変換回路２に選択させるＤＳ
Ｖ監視回路３からなる。ＤＳＶは、ＮＲＺＩ符号化され
たチャンネルビットの高レベルを＋１点、低レベルを−
１点とし、チャンネルビット全体で累計される合計点数
を表すものであり、その絶対値力（小さいほど変換符号
の直流成分も小さい。
なお、ミラースクエア符号器１の場合、変換されたチャ
ンネルビットにブロックとして現れる非符号反転ビット
“０”の個数は、第１０図に示したように、ビット接続
部分を含めて１〜５の範囲にあり、このためミラースク
エアコードは（１゜５）可変長符号であると言える。ま
た、データビットのビット間隔をＴで表した場合、（１
，５）符号変調方式におけるチャンネルビットの最小符
号反転間隔Ｔ ｍｉｎは２’Ｔ／２ （＝Ｔ）、最大符
号反転間隔Ｔｌｌ１ａｘは６Ｔ／２ （＝３Ｔ）であり
、検出窓幅Ｔ１は最小符号反転間隔に等しい。
ンネルビットにブロックとして現れる非符号反転ビット
“０”の個数は、第１０図に示したように、ビット接続
部分を含めて１〜５の範囲にあり、このためミラースク
エアコードは（１゜５）可変長符号であると言える。ま
た、データビットのビット間隔をＴで表した場合、（１
，５）符号変調方式におけるチャンネルビットの最小符
号反転間隔Ｔ ｍｉｎは２’Ｔ／２ （＝Ｔ）、最大符
号反転間隔Ｔｌｌ１ａｘは６Ｔ／２ （＝３Ｔ）であり
、検出窓幅Ｔ１は最小符号反転間隔に等しい。
［発明が解決しようとする課題］
上記従来のミラースクエア符号器１は、変換対象である
データビットに、例えばビット“ｌ“が連続したりする
と、第１０図に示したように、その間はチャンネルビッ
トのＤＳＶ積算値が零に収束しないことがあり、このた
め変換符号の直流成分を完全に零に押さえるわけにいか
ず、またチャンネルビットを選択する上で、ＤＳＶ積算
値を計算してその収束を計るＤＳＶ監視回路３を必要と
するため、符号変換過程が複雑で処理に時間を要し、同
時にまた回路規模も肥大化しやすいといった課題を抱え
ていた。
データビットに、例えばビット“ｌ“が連続したりする
と、第１０図に示したように、その間はチャンネルビッ
トのＤＳＶ積算値が零に収束しないことがあり、このた
め変換符号の直流成分を完全に零に押さえるわけにいか
ず、またチャンネルビットを選択する上で、ＤＳＶ積算
値を計算してその収束を計るＤＳＶ監視回路３を必要と
するため、符号変換過程が複雑で処理に時間を要し、同
時にまた回路規模も肥大化しやすいといった課題を抱え
ていた。
［課題を解決するための手段］
この発明は、上記課題を解決したものであり、データビ
ットをビット数が２倍のチャンネルビットに符号変換し
、続いてＮＲＺＩ符号化する符号変調方式であって、前
記符号変換は、データピッ）１（又は０）に対し後続デ
ータビットが１（又は０）であることを条件にチャンネ
ルビットＯ１に変換し、データビット００（又は１１）
、１０はｌ００）をそれぞれチャンネルビット１０１０
゜００１０．０００１００，１００１００に変換するこ
とにより行い、チャンネルビットにブロックとして現れ
る非符号反転ビットを、隣接チャンネルビットとの接続
部分を含め１から５の範囲に押さえ、しかもＮＲＺＩ符
号化したときのチャンネルビットの直流成分を個々に零
とすることを特徴とするものである。
ットをビット数が２倍のチャンネルビットに符号変換し
、続いてＮＲＺＩ符号化する符号変調方式であって、前
記符号変換は、データピッ）１（又は０）に対し後続デ
ータビットが１（又は０）であることを条件にチャンネ
ルビットＯ１に変換し、データビット００（又は１１）
、１０はｌ００）をそれぞれチャンネルビット１０１０
゜００１０．０００１００，１００１００に変換するこ
とにより行い、チャンネルビットにブロックとして現れ
る非符号反転ビットを、隣接チャンネルビットとの接続
部分を含め１から５の範囲に押さえ、しかもＮＲＺＩ符
号化したときのチャンネルビットの直流成分を個々に零
とすることを特徴とするものである。
［作用］
この発明は、データビットｌ（又は０）に対し後続デー
タビットが１（又はＯ）であることを条件にチャンネル
ビットＯ１に変換し、データビット００（又はｔｔ）、
ｔｏ（又は０１）、０１０（又は１ｏｔ）、０１１ （
又は１００）をそれぞれチャンネルビット１０１０．０
０１０，０００１００．１００１００に変換することに
より、ビット間隔と同じ最小符号反転間隔とビット間隔
の３倍の最大符号反転間隔をもち、直流成分が例外なく
零であるチャンネルビットを得、かつまた誤り［実施例
］ 以下、この発明の実施例について、第１図ないし第８図
を参照して説明する。第１．２図は、それぞれこの発明
の（１，５）符号変調方式を適用した（１．５）符号器
の一実施例を示す回路構成図及び回路各部の信号波形図
、第３図は、第１図に示した変換回路において変換され
るデータビットとチャンネルビットの対応関係を示す図
、第４゜５図は、（１，５）復号器の一実施例を示す回
路構成図及び回路各部の信号波形図、第６図は、第４図
に示した逆変換回路において逆変換されるチャンネルビ
ットとデータビットの対応関係を示す図である。
タビットが１（又はＯ）であることを条件にチャンネル
ビットＯ１に変換し、データビット００（又はｔｔ）、
ｔｏ（又は０１）、０１０（又は１ｏｔ）、０１１ （
又は１００）をそれぞれチャンネルビット１０１０．０
０１０，０００１００．１００１００に変換することに
より、ビット間隔と同じ最小符号反転間隔とビット間隔
の３倍の最大符号反転間隔をもち、直流成分が例外なく
零であるチャンネルビットを得、かつまた誤り［実施例
］ 以下、この発明の実施例について、第１図ないし第８図
を参照して説明する。第１．２図は、それぞれこの発明
の（１，５）符号変調方式を適用した（１．５）符号器
の一実施例を示す回路構成図及び回路各部の信号波形図
、第３図は、第１図に示した変換回路において変換され
るデータビットとチャンネルビットの対応関係を示す図
、第４゜５図は、（１，５）復号器の一実施例を示す回
路構成図及び回路各部の信号波形図、第６図は、第４図
に示した逆変換回路において逆変換されるチャンネルビ
ットとデータビットの対応関係を示す図である。
第１図中、（１，５）符号器１１は、８ビツトのデータ
ビットをまずＤフリップフロラプ回路からなるラッチ回
路１２にてラッチし、ラッチされたデータを続く並・直
列変換回路１３にてシリアルデータに変換する。シリア
ルデータに変換されたデータビットは、シフトレジスタ
回路Ｉ４にて２段階のシフト処理を受けたのち、変換回
路Ｉ５に送り込まれ、第３図に示した対応関係に従って
、データビットからチャンネルビットに符号変換される
。符号変換により得られたチャンネルビットは、変換回
路１５に接続した判定回路１６によりシフト／ロード制
御される並・直列変換回路１７にて、シリアルデータに
変換されたのち、ＮＲＺ／ＮＲＺＩ符号化回路１８に送
り込まれる。ＮＲＺ／ＮＲＺＩ符号化回路１８は、ラッ
チ回路１９のラッチ出力データを、入力データとの排他
的論理和をとるエクスクル−シブオアゲート回路２０を
介してデータ入力端子に帰還する構成であり、そのラッ
チ出力データ（記録データ）は、第２図に示した通り、
ＤＣフリーでチャンネルビット個々にＤＳＶが零である
ＮＲＺＩ符号となる。
ビットをまずＤフリップフロラプ回路からなるラッチ回
路１２にてラッチし、ラッチされたデータを続く並・直
列変換回路１３にてシリアルデータに変換する。シリア
ルデータに変換されたデータビットは、シフトレジスタ
回路Ｉ４にて２段階のシフト処理を受けたのち、変換回
路Ｉ５に送り込まれ、第３図に示した対応関係に従って
、データビットからチャンネルビットに符号変換される
。符号変換により得られたチャンネルビットは、変換回
路１５に接続した判定回路１６によりシフト／ロード制
御される並・直列変換回路１７にて、シリアルデータに
変換されたのち、ＮＲＺ／ＮＲＺＩ符号化回路１８に送
り込まれる。ＮＲＺ／ＮＲＺＩ符号化回路１８は、ラッ
チ回路１９のラッチ出力データを、入力データとの排他
的論理和をとるエクスクル−シブオアゲート回路２０を
介してデータ入力端子に帰還する構成であり、そのラッ
チ出力データ（記録データ）は、第２図に示した通り、
ＤＣフリーでチャンネルビット個々にＤＳＶが零である
ＮＲＺＩ符号となる。
なお、この実施例では、並・直列変換回路１３やシフト
レジスタ１４等のクロック信号ＣＫＩを４３ Ｍ Ｈｚ
とし、並・直列変換回路１７のクロック信号ＣＫ２をそ
の２倍の８６ＭＨｚに、さらにラッチ回路１２のラッチ
クロック信号ＣＫ３と並・直列変換回路１３のシフトク
ロック信号ＯＫ４をＣＫＩ／８に設定しである。
レジスタ１４等のクロック信号ＣＫＩを４３ Ｍ Ｈｚ
とし、並・直列変換回路１７のクロック信号ＣＫ２をそ
の２倍の８６ＭＨｚに、さらにラッチ回路１２のラッチ
クロック信号ＣＫ３と並・直列変換回路１３のシフトク
ロック信号ＯＫ４をＣＫＩ／８に設定しである。
ところで、変換回路１５は、２段階シフト処理を行うシ
フトレジスタ１４から、各シフト段の出力Ｑａ、Ｑｂ、
Ｑｃを供給され、個々のデータをインバータ２１にて反
転するとともに、計６種類の非反転データと反転データ
を適宜組み合わせ、５個のアンドゲート回路２２〜２６
による論理判断を通じて変換態様を決定する。ここでは
、データビットとチャンネルビットの間に、第３図に示
す５種類の対応関係が成立するよう、５個のアンドゲー
ト回路２２〜２６が５種類の場合分けを行うことになる
。すなわち、アンドゲート回路２２〜２６は、それぞれ
データビットが１１．００゜１０．０１０，０１１であ
ることを判別する役割を担っており、変換出力側に設け
た並・直列変換回路１７のＡ−Ｆまでの入力端子のうち
、接地した入力端子Ｅ、Ｆを除＜Ａ−Ｄには、アンドゲ
ート回路２３．２６の出力を受けるオアゲート回路２７
、アンドゲート回路２２．アンドゲート回路２３．２４
の出力を受けるオアゲート回路２８゜アンドゲート回路
２５．２６の出力を受けるオアゲート回路２９が接続し
である。
フトレジスタ１４から、各シフト段の出力Ｑａ、Ｑｂ、
Ｑｃを供給され、個々のデータをインバータ２１にて反
転するとともに、計６種類の非反転データと反転データ
を適宜組み合わせ、５個のアンドゲート回路２２〜２６
による論理判断を通じて変換態様を決定する。ここでは
、データビットとチャンネルビットの間に、第３図に示
す５種類の対応関係が成立するよう、５個のアンドゲー
ト回路２２〜２６が５種類の場合分けを行うことになる
。すなわち、アンドゲート回路２２〜２６は、それぞれ
データビットが１１．００゜１０．０１０，０１１であ
ることを判別する役割を担っており、変換出力側に設け
た並・直列変換回路１７のＡ−Ｆまでの入力端子のうち
、接地した入力端子Ｅ、Ｆを除＜Ａ−Ｄには、アンドゲ
ート回路２３．２６の出力を受けるオアゲート回路２７
、アンドゲート回路２２．アンドゲート回路２３．２４
の出力を受けるオアゲート回路２８゜アンドゲート回路
２５．２６の出力を受けるオアゲート回路２９が接続し
である。
ただし、データビット１に関しては、後続データビット
が１である場合に限り、チャンネルビットＯｆに符号変
換することで、チャンネルビット間の接続整合性が保さ
れるよう配慮しており、第３図のデータビット欄におい
て、１（１）と後続ビットを括弧内に示したのは、先頭
ビットだけを後続ビット１という条件付きでチャンネル
ビットに変換することを示すためである。
が１である場合に限り、チャンネルビットＯｆに符号変
換することで、チャンネルビット間の接続整合性が保さ
れるよう配慮しており、第３図のデータビット欄におい
て、１（１）と後続ビットを括弧内に示したのは、先頭
ビットだけを後続ビット１という条件付きでチャンネル
ビットに変換することを示すためである。
一方、判定回路１６は、アンドゲート回路２３゜２４の
出力論理和をとるオアゲート回路３０と、アンドゲート
回路２３〜２６の出力論理和を否定するノアゲート回路
３１を、同期カウンタ３２のＡ入力端子とＢ入力端子に
それぞれ接続し、同期カウンタ３２の出力がｌＯである
ことを示すＱ、ｂ出力を、インバータ３３にて反転して
ロード入力端子に供給するとともに、クロック信号をイ
ンバータ３４にて反転した信号をゲート信号とするアン
ドゲート回路３５を介して、並・直列変換回路ｌ７のシ
フト入力端子に供給する構成をとる。すなわち、同期カ
ウンタ３２は、ロード信号を受けた時点でＡ入力端子と
Ｂ入力端子に与えられたデータを初期値としてロードさ
れ、その後与えられるクロック信号とともに計数値をカ
ウントアツプするため、データビットのビット数１．２
．３に対応して初期値が１０．０１，００のごとく異な
る。すなわち、並・直列変換回路１７は、変換回路１５
がデータビット１（１）を変換するときは、同期カウン
タが計数値を１だけカウントアツプするまでシフト指令
を与えられ、またデータビット００又はＩＯについては
、計数値を２だけカウントアツプするまで、さらにデー
タビット０１Ｏ１０１１については、計数値を３だけカ
ウントアツプするまで、それぞれシフト指令を与えられ
る。
出力論理和をとるオアゲート回路３０と、アンドゲート
回路２３〜２６の出力論理和を否定するノアゲート回路
３１を、同期カウンタ３２のＡ入力端子とＢ入力端子に
それぞれ接続し、同期カウンタ３２の出力がｌＯである
ことを示すＱ、ｂ出力を、インバータ３３にて反転して
ロード入力端子に供給するとともに、クロック信号をイ
ンバータ３４にて反転した信号をゲート信号とするアン
ドゲート回路３５を介して、並・直列変換回路ｌ７のシ
フト入力端子に供給する構成をとる。すなわち、同期カ
ウンタ３２は、ロード信号を受けた時点でＡ入力端子と
Ｂ入力端子に与えられたデータを初期値としてロードさ
れ、その後与えられるクロック信号とともに計数値をカ
ウントアツプするため、データビットのビット数１．２
．３に対応して初期値が１０．０１，００のごとく異な
る。すなわち、並・直列変換回路１７は、変換回路１５
がデータビット１（１）を変換するときは、同期カウン
タが計数値を１だけカウントアツプするまでシフト指令
を与えられ、またデータビット００又はＩＯについては
、計数値を２だけカウントアツプするまで、さらにデー
タビット０１Ｏ１０１１については、計数値を３だけカ
ウントアツプするまで、それぞれシフト指令を与えられ
る。
このため、並・直列変換回路１７は、データビットが１
（１）のときは、２ビツトパラレルデータを１単位とし
て変換動作を行い、またデータビットが００，１０のと
きは４ビツトパラレルデータを！単位として、さらにデ
ータビットが０１０゜０１１のときは、６ビツトパラレ
ルデータを１単位として、それぞれ変換動作を行うこと
になる。
（１）のときは、２ビツトパラレルデータを１単位とし
て変換動作を行い、またデータビットが００，１０のと
きは４ビツトパラレルデータを！単位として、さらにデ
ータビットが０１０゜０１１のときは、６ビツトパラレ
ルデータを１単位として、それぞれ変換動作を行うこと
になる。
ところで、第３図に示した５種類のチャンネルビットは
、ビット接続部分を含め、ブロックとして現れる非符号
反転ビットＯの個数が、最小で１最大で５の範囲にあり
、しかもチャンネルビットをＮＲＺＩ符号化したときに
、その直流成分（ＤＳＶ）はいずれも零である。
、ビット接続部分を含め、ブロックとして現れる非符号
反転ビットＯの個数が、最小で１最大で５の範囲にあり
、しかもチャンネルビットをＮＲＺＩ符号化したときに
、その直流成分（ＤＳＶ）はいずれも零である。
第４図に示す（１，５）復号器４１は、（１゜５）符号
器１１における符号化プロセスを逆順にした復号プロセ
スをとるものであり、再生データ（ＮＲＺ Ｉ化された
チャンネルビット）は、まず初段のＮＲＺＩ／ＮＲＺ符
号化回路４２内のラッチ回路４３にラッチされたのち、
ラッチ出力データと入力データとがエクスクル−シブオ
アゲート回路４４にて排他的論理和をとられ、ＮＲＺ符
号化される。ＮＲＺ符号に戻されたチャンネルビットは
、続くシフトレジスタ４５にて５段階のシフト処理を受
けたのち、逆変換回路４６に送り込まれ、第６図に示し
た対応関係に従って、チャンネルビットからデータビッ
トに逆符号変換される。
器１１における符号化プロセスを逆順にした復号プロセ
スをとるものであり、再生データ（ＮＲＺ Ｉ化された
チャンネルビット）は、まず初段のＮＲＺＩ／ＮＲＺ符
号化回路４２内のラッチ回路４３にラッチされたのち、
ラッチ出力データと入力データとがエクスクル−シブオ
アゲート回路４４にて排他的論理和をとられ、ＮＲＺ符
号化される。ＮＲＺ符号に戻されたチャンネルビットは
、続くシフトレジスタ４５にて５段階のシフト処理を受
けたのち、逆変換回路４６に送り込まれ、第６図に示し
た対応関係に従って、チャンネルビットからデータビッ
トに逆符号変換される。
逆符号変換により得られたデータビットは、逆変換回路
４６に接続した判定回路４７によりシフト／ロード制御
される並・直列変換回路４８にて、シリアルデータに変
換される。そして、シリアルデータに変換されたデータ
ビットは、続く直・並列変換回路４９にて８ビツトパラ
レルデータに変換され、さらにＤフリップフロップ回路
からなるラッチ回路５０にてラッチされたのち、データ
ビットとして出力される。なお、使用するクロック信号
は、ＣＫＩが４３ＭＨｚ、ＣＫ２が８６ Ｍ Ｈｚ 。
４６に接続した判定回路４７によりシフト／ロード制御
される並・直列変換回路４８にて、シリアルデータに変
換される。そして、シリアルデータに変換されたデータ
ビットは、続く直・並列変換回路４９にて８ビツトパラ
レルデータに変換され、さらにＤフリップフロップ回路
からなるラッチ回路５０にてラッチされたのち、データ
ビットとして出力される。なお、使用するクロック信号
は、ＣＫＩが４３ＭＨｚ、ＣＫ２が８６ Ｍ Ｈｚ 。
ＣＫ３がＣＫＩ／８に設定しである。
ところで、逆変換回路４６は、５段階シフト処理を行う
シフトレジスタ４５から、各シフト段の出力Ｑ ａ ＝
Ｑ ｆを供給され、個々のデータをインバータ５１に
て反転するとともに、Ｑｃ＝Ｑｆまでの４種類の非反転
データに６種類の反転データを適宜組み合わせ、５個の
アンドゲート回路５２〜５６による論理判断を通じて変
換態様を決定する。ここでは、チャンネルビットとデー
タビットの間に、第６図に示す５種類の対応関係が成立
するよう、５個のアンドゲート回路５２〜５６が５種類
の場合分けを行うことになる。すなわち、アンドゲート
回路５２〜５６は、それぞれチャンネルビットが０１０
１，１０，０１００，００１０゜０００１００であるこ
とを判別する役割を担っており、変換出力側に設けた並
・直列変換回路４８のＡ−Ｃまでの入力端子のうち、接
地した入力、端子Ｃを除＜Ａ、Ｈには、アンドゲート回
路５２゜５４．５５の出力を受けるオアゲート回路５７
とアンドゲート回路５４．５５の出力を受けるオアゲー
ト回路５８が接続しである。
シフトレジスタ４５から、各シフト段の出力Ｑ ａ ＝
Ｑ ｆを供給され、個々のデータをインバータ５１に
て反転するとともに、Ｑｃ＝Ｑｆまでの４種類の非反転
データに６種類の反転データを適宜組み合わせ、５個の
アンドゲート回路５２〜５６による論理判断を通じて変
換態様を決定する。ここでは、チャンネルビットとデー
タビットの間に、第６図に示す５種類の対応関係が成立
するよう、５個のアンドゲート回路５２〜５６が５種類
の場合分けを行うことになる。すなわち、アンドゲート
回路５２〜５６は、それぞれチャンネルビットが０１０
１，１０，０１００，００１０゜０００１００であるこ
とを判別する役割を担っており、変換出力側に設けた並
・直列変換回路４８のＡ−Ｃまでの入力端子のうち、接
地した入力、端子Ｃを除＜Ａ、Ｈには、アンドゲート回
路５２゜５４．５５の出力を受けるオアゲート回路５７
とアンドゲート回路５４．５５の出力を受けるオアゲー
ト回路５８が接続しである。
一方、判定回路４７は、アンドゲート回路５４゜５５の
出力論理和をとるオアゲート回路５９と、アンドゲート
回路５４，５５．５６の出力論理和を否定するノアゲー
ト回路６０を、同期カウンタ６１のＡ入力端子とＢ入力
端子にそれぞれ接続し、同期カウンタ６１の出力がｌＯ
であることを示すＱｂ比出力、並・直列変換回路４８の
シフト入力端子に供給するとともに、インバータ６２に
て反転して自身のロード入力端子に帰還させる構成とし
である。すなわち、同期カウンタ６１は、ロード信号を
受けた時点でＡ入力端子とＢ入力端子に与えられたデー
タを初期値としてロードされ、その後与えられるクロッ
ク信号ＣＫＩとともに計数値をカウントアツプするため
、チャンネルビットのビット構成に応じて初期値が１０
．０１，００のごとく異なる。すなわち、チャンネルビ
ット０１０１を逆変換するときは、計数値を１だけカウ
ントアツプするまでシフト指令を与え、またチャンネル
ピッ）０１００か００１０を逆変換するときは、計数値
を２だけカウントアツプするまでシフト指令を与え、さ
らにチャンネルビット０Ｏ０１００をデータビットに逆
変換するときは、計数値を３だけカウントアツプするま
で、シフト指令を与え続ける。ただし、チャンネルビッ
ト１０に関しては、シフト指令は一切出力されない。
出力論理和をとるオアゲート回路５９と、アンドゲート
回路５４，５５．５６の出力論理和を否定するノアゲー
ト回路６０を、同期カウンタ６１のＡ入力端子とＢ入力
端子にそれぞれ接続し、同期カウンタ６１の出力がｌＯ
であることを示すＱｂ比出力、並・直列変換回路４８の
シフト入力端子に供給するとともに、インバータ６２に
て反転して自身のロード入力端子に帰還させる構成とし
である。すなわち、同期カウンタ６１は、ロード信号を
受けた時点でＡ入力端子とＢ入力端子に与えられたデー
タを初期値としてロードされ、その後与えられるクロッ
ク信号ＣＫＩとともに計数値をカウントアツプするため
、チャンネルビットのビット構成に応じて初期値が１０
．０１，００のごとく異なる。すなわち、チャンネルビ
ット０１０１を逆変換するときは、計数値を１だけカウ
ントアツプするまでシフト指令を与え、またチャンネル
ピッ）０１００か００１０を逆変換するときは、計数値
を２だけカウントアツプするまでシフト指令を与え、さ
らにチャンネルビット０Ｏ０１００をデータビットに逆
変換するときは、計数値を３だけカウントアツプするま
で、シフト指令を与え続ける。ただし、チャンネルビッ
ト１０に関しては、シフト指令は一切出力されない。
従って、並・直列変換回路４８は、チャンネルビットが
０１（０１）又は１０のときは、！ビットパラレルデー
タを１単位として変換動作を行い、またチャンネルビッ
トが０１００，００１０のときは２ビツトパラレルデー
タを１単位として、さらにチャンネルビットが０００１
００のときは、３ビツトパラレルデータを１単位として
、それぞれ逆変換動作を行うことになる。
０１（０１）又は１０のときは、！ビットパラレルデー
タを１単位として変換動作を行い、またチャンネルビッ
トが０１００，００１０のときは２ビツトパラレルデー
タを１単位として、さらにチャンネルビットが０００１
００のときは、３ビツトパラレルデータを１単位として
、それぞれ逆変換動作を行うことになる。
ところで、データビットｏｔｏ、ｔｔを、正規のチャン
ネルビット０００１００，０１００に変換した筈が、チ
ャンネルビット００１０００，０１００のごとく、アン
グライン部が符号反転されて再生されてしまったとする
。この場合、再生データからは、データビットとして１
０，０１０のごとく誤ったデータビットが復号されるこ
とになる。しかし、本方式では、こうした符号化と復号
化の過程で生ずるビット誤りは、最大４ビツトまでであ
り、誤り伝搬は常に４ビツト以下に抑えることができる
。
ネルビット０００１００，０１００に変換した筈が、チ
ャンネルビット００１０００，０１００のごとく、アン
グライン部が符号反転されて再生されてしまったとする
。この場合、再生データからは、データビットとして１
０，０１０のごとく誤ったデータビットが復号されるこ
とになる。しかし、本方式では、こうした符号化と復号
化の過程で生ずるビット誤りは、最大４ビツトまでであ
り、誤り伝搬は常に４ビツト以下に抑えることができる
。
なお、上記実施例において、符号変換と逆符号変換にお
けるデータビットとチャンネルビットの対応関係は、第
３．６図に規定したものに限らず、例えばデータビット
の全ビットを反転することで規定した第７．８図に示す
対応関係に従って符号変換或は逆符号変換を行うことも
可能である。
けるデータビットとチャンネルビットの対応関係は、第
３．６図に規定したものに限らず、例えばデータビット
の全ビットを反転することで規定した第７．８図に示す
対応関係に従って符号変換或は逆符号変換を行うことも
可能である。
［発明の効果］
以上説明したように、この発明は、データビット１（又
は０）に対し後続データビットがｌ（又はＯ）であるこ
とを条件にチャンネルビットＯ１に変換し、データビッ
ト００（又は１１）、１０（又は０１）、０１０ （又
は１０１）、０１１ （又は１００）をそれぞれチャン
ネルビット１０１０゜００１０．０００１００，１００
１００に変換するようにしたから、ビット間隔と同じ最
小符号反転間隔とビット間隔の３倍の最大符号反転間隔
をもち、直流成分が例外なく零であるチャンネルビット
を得ることができ、しかも後続ビットが１（又は０）で
あるという条件付きデータビットｌ（又は０）以外は、
無条件で倍ビット数チャンネルビットに変換することが
でき、かつまたいかなる場合もＤＣフリー特性が得られ
、また条件付きデータビットについても、後続ビットと
の接続整合性を考慮して選択するだけであるため、ＤＳ
Ｖ監視のための特別な工夫は不要であり、５種類の対応
関係を規定する回路又は変換表を用いて、きわめて能率
良く所定の符号変換が可能であり、ざらに復号過程では
、チャンネルビット０１を後続チャンネルビットが０１
であることを条件にデータビットｌ（又はＯ）に変換し
、他のチャンネルビットｔｏ、ｏｔｏｏ、ｏｏｔｏ、ｏ
ｏｏｔｏｏを、それぞれデータビット０（又は１）、１
１（又はＯＯ）、１０（又は０１）、０１０（又は１０
１）に変換するというように、５通りの対応関係に従っ
てチャンネルビットからデータビットへの逆変換が可能
であり、しかも誤り伝搬を４ビツト以下に抑えることが
できる等の優れた効果を奏する。
は０）に対し後続データビットがｌ（又はＯ）であるこ
とを条件にチャンネルビットＯ１に変換し、データビッ
ト００（又は１１）、１０（又は０１）、０１０ （又
は１０１）、０１１ （又は１００）をそれぞれチャン
ネルビット１０１０゜００１０．０００１００，１００
１００に変換するようにしたから、ビット間隔と同じ最
小符号反転間隔とビット間隔の３倍の最大符号反転間隔
をもち、直流成分が例外なく零であるチャンネルビット
を得ることができ、しかも後続ビットが１（又は０）で
あるという条件付きデータビットｌ（又は０）以外は、
無条件で倍ビット数チャンネルビットに変換することが
でき、かつまたいかなる場合もＤＣフリー特性が得られ
、また条件付きデータビットについても、後続ビットと
の接続整合性を考慮して選択するだけであるため、ＤＳ
Ｖ監視のための特別な工夫は不要であり、５種類の対応
関係を規定する回路又は変換表を用いて、きわめて能率
良く所定の符号変換が可能であり、ざらに復号過程では
、チャンネルビット０１を後続チャンネルビットが０１
であることを条件にデータビットｌ（又はＯ）に変換し
、他のチャンネルビットｔｏ、ｏｔｏｏ、ｏｏｔｏ、ｏ
ｏｏｔｏｏを、それぞれデータビット０（又は１）、１
１（又はＯＯ）、１０（又は０１）、０１０（又は１０
１）に変換するというように、５通りの対応関係に従っ
てチャンネルビットからデータビットへの逆変換が可能
であり、しかも誤り伝搬を４ビツト以下に抑えることが
できる等の優れた効果を奏する。
第１．２図は、それぞれこの発明の（１，５）符号変調
方式を適用した（１．５）符号器の一実施例を示す回路
構成図及び回路各部の信号波形図、第３図は、第１図に
示した変換回路において変換されるデータビットとチャ
ンネルビットの対応関係を示す図、第４．５図は、（１
，５）復号器の一実施例を示す回路構成図及び回路各部
の信号波形図、第６図は、第４図に示した逆変換回路に
おいて逆変換されるチャンネルビットとデータビットの
対応関係を示す図、第７．８図は、それぞれ符号変換と
逆符号変換におけるデータビットとチャンネルビットの
異なる対応関係を示す図、第９゜１０図は、それぞれ従
来のミラースクエア符号器の一例を示す回路構成図及び
回路各部の信号波形図である。 １１、、、（１，５）符号器、１５．、、変換回路、４
１．、、（１，５）復号器、４６゜逆変換回路。
方式を適用した（１．５）符号器の一実施例を示す回路
構成図及び回路各部の信号波形図、第３図は、第１図に
示した変換回路において変換されるデータビットとチャ
ンネルビットの対応関係を示す図、第４．５図は、（１
，５）復号器の一実施例を示す回路構成図及び回路各部
の信号波形図、第６図は、第４図に示した逆変換回路に
おいて逆変換されるチャンネルビットとデータビットの
対応関係を示す図、第７．８図は、それぞれ符号変換と
逆符号変換におけるデータビットとチャンネルビットの
異なる対応関係を示す図、第９゜１０図は、それぞれ従
来のミラースクエア符号器の一例を示す回路構成図及び
回路各部の信号波形図である。 １１、、、（１，５）符号器、１５．、、変換回路、４
１．、、（１，５）復号器、４６゜逆変換回路。
Claims (2)
- （１）データビットをビット数が２倍のチャンネルビッ
トに符号変換し、続いてＮＲＺＩ符号化する符号変調方
式であって、前記符号変換は、データビット１に対し後
続データビットが１であることを条件にチャンネルビッ
ト０１に変換し、データビット００，１０，０１０，０
１１をそれぞれチャンネルビット１０１０，００１０，
０００１００，１００１００に変換することにより行い
、チャンネルビットにブロックとして現れる非符号反転
ビットを、隣接チャンネルビットとの接続部分を含め１
から５までの範囲に押さえ、しかもＮＲＺＩ符号化した
ときのチャンネルビットの直流成分を個々に零とするこ
とを特徴とする（１，５）符号変調方式。 - （２）データビットをビット数が２倍のチャンネルビッ
トに符号変換し、続いてＮＲＺＩ符号化する符号変調方
式であって、前記符号変換は、データビット０に対し後
続データビットが０であることを条件にチャンネルビッ
ト０１に変換し、データビット１１，０１，１０１，１
００をそれぞれチャンネルビット１０１０，００１０，
０００１００，１００１００に変換することにより行い
、チャンネルビットにブロックとして現れる非符号反転
ビットを、隣接チャンネルビットとの接続部分を含め１
から５までの範囲に押さえ、しかもＮＲＺＩ符号化した
ときのチャンネルビットの直流成分を個々に零とするこ
とを特徴とする（１，５）符号変調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4619789A JPH02224528A (ja) | 1989-02-27 | 1989-02-27 | １，５符号変調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4619789A JPH02224528A (ja) | 1989-02-27 | 1989-02-27 | １，５符号変調方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224528A true JPH02224528A (ja) | 1990-09-06 |
Family
ID=12740350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4619789A Pending JPH02224528A (ja) | 1989-02-27 | 1989-02-27 | １，５符号変調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224528A (ja) |
-
1989
- 1989-02-27 JP JP4619789A patent/JPH02224528A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4833471A (en) | Data processing apparatus | |
| JPS6192476A (ja) | チヤンネル符号化方法 | |
| US7339500B2 (en) | Encoding method and decoding method | |
| US4456905A (en) | Method and apparatus for encoding binary data | |
| EP0059224B1 (en) | System for coding and decoding binary data | |
| EP0090047B1 (en) | Encoding and decoding system for binary data | |
| JP3951441B2 (ja) | 符号状態判定方法および符号化装置 | |
| JPH02224528A (ja) | １，５符号変調方式 | |
| JP2690154B2 (ja) | １，５符号変調方法 | |
| JPS60109358A (ja) | ２進デ−タの符号化装置 | |
| JP3243138B2 (ja) | データ変換方式及び復号方法 | |
| JP2675621B2 (ja) | ディジタルデータ記録方式 | |
| JPS634269B2 (ja) | ||
| JPS6069943A (ja) | コ−ド変換方式 | |
| JP2777618B2 (ja) | ミラースクエア符号化方法 | |
| JP2636902B2 (ja) | ９／１０ｎｒｚｉ符号変換方法 | |
| JP2606194B2 (ja) | デジタル信号の伝送装置 | |
| JPS60152154A (ja) | ２進デ−タの符号化方式およびその装置 | |
| JPH0797751B2 (ja) | 逐次符号化方法 | |
| JPH02217020A (ja) | （１，５）符号変調方式 | |
| JPH02119434A (ja) | 符合化回路及び復合化回路 | |
| JPH0260323A (ja) | 情報変換方式 | |
| JPS634270B2 (ja) | ||
| JP2700333B2 (ja) | ７／８ｎｒｚｉ符号変換方法 | |
| JPH0534747B2 (ja) |