JPH02119434A - 符合化回路及び復合化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高密度あるいは高転送レートで光記録媒体や
磁気記録媒体にデータを記録するために用いる、符号化
回路に間するものである。

従来の技術 磁気ディスクや磁気テープ、最近では光ディスク等の媒
体に記録されるデータの密度を増加させるための符号化
方法として、過去において種々の方法が提案されている
。その１つの方法はラン・レングス制限符号化方法（Ｒ
ｕｎ−Ｌｅｎｇｔｈ−ＬｉＩＩＩｉｔｅｄｃｏｄｉｎｇ
　＝　ＲＬＬ　ｃｏｄｉｎｇ）として知られており、こ
れは符号化されたビット系列中の各「１」がその最近接
の「１」から特定の数の「Ｏ」によって隔てられなけれ
ばならないことを要求するものである。

その数は符号間干渉により少なくとも最小値ｄでなけれ
ばならず、またセルフ・クロックのために必要な最大値
ｋを越えてはならない。この形式に従う符号は一般に（
ｄ、　　ｋ）ラン・レングス制限（ＲＬＬ）符号と呼ば
れる。この（ｄ、ｋ）ＲＬＬ符号に変換するには、一般
にｍ個のビットをｎ個のビットに変換する必要がある。

但し、ｍ＜ｎである。このｍ／ｎの比は符号化効率（コ
ード・レート）と呼ばれている。　（ｌ、７）ＲＬＬ符
号の場合２／３の符号化効率が最適であることが示され
ている。この（ｌ、７）ＲＬ、Ｌ符号は、Ｉ　ＥＥＥＴ
ｒａｎｓａｃｔｉｏｎｓ　ｏｎ　ｍａｇｎｅｔｉｃｓ、
　ＶｏｌＭＡＧ−１２，Ｎｏ６゜Ｎｏｖｅｍｂｅｒ　１
９７６、Ｐ７４０に開示されている。

発明が解決しようとする課題 しかしながら、ト記の文献にはアルゴリズムのみで構成
が示されておらず、またその符号化表そのままでは回路
規模が大きくなるという課題を有していた。

本発明の目的は、　（ｌ、７）ＲＬＬ符号で符号化効率
が２７３の符号化のアルゴリズムとそれを用いた簡単な
回路を提供するものである。

課題を解決するための手段 請求項１の本発明は、入力信号を２ビットづつ記憶し、
そのうちの６ビットを入力とする符号化手段と、前記符
号化手段の出力の１ビットを前記符号化手段のさらなる
入力とする手段とを具備し、隣接の「１」の間に最小１
個でかつ最大７個の「０」を有する符号化効率が２／３
のラン・レングス制限符号データを得ることを特徴とす
る符号化回路である。

請求項２の本発明は、隣接の「ｌ」の間に最小１個でか
つ最大７個の「０」を有する符号化効率が２／３のラン
・レングス制限符号を３ビットづつ記憶しそのうちの５
ビットを入力する復号化手段と、前記入力信号から「０
００」を検出し前記復号化手段のさらなる入力とする手
段とを具備し、２ビットの復号データを得るものである
。

作用 本発明は、　（１，７）ＲＬＬ符号がシフトレジスタ（
あるいはラッチ回路）やＲＯＭ　（ＲｅａｄＯ旧ｙ　ｍ
ｅｍｏｒｙ　）やＰ　Ｌ　Ｄ　（Ｐｒｏｇｒａｍａｂｌ
ｅ　ＬｏｇｉｃＤｅｖｉｃｅ　）で構成できるため回路
規模が小さく、ＩＣ化が可能となる。

実施例 以下に、本発明の実施例を図面に基づいて説明する。

第１図に本発明で用いた（ｌ、？）ＲＬＬ符号の符号化
表を示す。２ビットの元データを３ビットのコードに、
あるいは４ビットの元データを６ビットのコードデータ
に変換する符号化効率が２／３の可変長符号化アルゴリ
ズムに基づいている。

このアルゴリズムそのままでは、ルック・アヘッドの符
号化により３ビットや６ビットのコードデータを発生す
る必要が生じ回路が複雑になる。そこで、前記（１，７
）ＲＬＬ符号アルゴリズムに基づいて第１表に示すよう
な符号化アルゴリズムを作成する。

第１表においてａ−ｆ及びｎ−１の７ビットのデータか
らｃ、　　ｄの２ビットの元データに対応する３ビット
のコードデータを生成できる。この符号化アルゴリズム
に基づいてハード回路を構成した１例を第２図に示す。

以下その構成と動作について説明する。第２図において
、１は２ビットの入力端子、２．３．４は２ビットのデ
ータをクロックに同期して１時記憶するラッチ回路、５
は前記第１表に基づいたＲＯＭ等で構成された符号化器
、６．７は３ビット第１表　符号化表 （但し、Ｕは００以外即ち０１．　ｌ　Ｏ，１１のそれ
ぞれ２ビットを表す、Ｘは１または０を表す） のラッチ回路、８は復号化データの出力端子、９は基準
となるクロックの入力端子である。次にその動作につい
て説明する。

２ビットの元データは、入力端子１からラッチ回路２に
入力される。ラッチ回路２．３および４は図のように直
列に接続されており、それぞれラッチ回路の出力は符号
化器５の入力端子ａ　−ｆに接続される。例えば、”・
・・１００００１１１・・・”の２進データを符号化す
る場合は、まず、入力端子１に入力する前に、２ビット
毎に直並列変換し、１０，００゜旧、ＩＩの順に入力端
子１のＵ、　　Ｌにそれぞれ前後のビットを対応させて
（最初の１０の場合Ｕに１、Ｌに０）入力する。クロッ
ク端子９がら基準クロックＣＫが入力されるので、前記
の２ビットデータはこのクロックに同期してラッチ回路
２．３及び４を順にシフトされる。そして、４クロツク
目で符号化器５の入力端子ａ　−ｆには、それぞれａに
パ０”　ｂに”０”　Ｃに”０”　ｄに”Ｉ　ＩＳｅに
”１”　ｆに”ｌ”が入力される。この時、ｇにはすで
に元データ”００”の変換されたコードデータのうちｎ
出力が３ビットラッチ回路６で一次記憶され入力される
。この信号は、第１表ではｎ−１で表現されている。こ
の例では”０”が入力される。以上の入力から符号化器
５の出力結果として”ｏｏｏ　”が出力端子１．ｍ、口
から出力される。

以上は、第１表からＣとｄの元データカＳｊｔ　ｏｏｏ
ｔｊに変換されることを回路上の動作でみた具体例であ
る。符号化器５のコード出力１．ｍ、ｎは更に３ビット
ラッチ回路６、および７でラッチされ、最後に出力端子
８に出力される。符号化器５をＲＯＭで構成した場合の
ＲＯＭテーブルの例を第２表に示す。

第２表　ＲＯＭテーブル 次に、復号化回路について説明する。本発明の復号化ア
ルゴリズムを第３表に示す。

第３図に本発明の前記復号化アルゴリズムに基づいた復
号化回路の構成例を示す。第３図において、１０は入力
端子、１１．１２．１３は３ビットのラッチ回路、１４
は”　ｏｏｏ”を検出する回路、１５はＲＯＭ等で構成
された復号化器、１６は２ビットのラッチ回路である。

第３表　復号化器 ”０”の値をとる、また、本　は符号化時には発生しな
いコード） 以下に動作を簡単に説明する。

３ビットの２進データを入力端子１０に入力しラッチ回
路１１，１２および１３で順次シフトそれらの出力を復
号化器の入力端子ａ　−ｅに入力する。同時に、ｅとｅ
より２ビット分ルック・バックした３値で”０００”を
検出しそれを復号化器１５のＹ入力端子に入力する。こ
れによって、復号化器１５のｃ、　　ｄ、　　ｅに入力
された３ビットコードが出力端子１．　　ｒｎに復号さ
れて出力される。さらに、ラッチ回路１６でラッチされ
出力端子１７に元データが出力される。第４表に復号化
器１５をＲＯＭで構成した場合のＲＯＭテーブルの例を
示す。

第４表　ＲＯＭテーブル （但し、Ｙ　はｅとｅのルック・バックの値（’　＋　
ｌ　Ｈｅ＋　２　　の３値が”０００″の時１ｊ　Ｉｌ
ｌ　　その他は以上の説明では符号化器５と復号化器１
５をＲＯＭで構成した例を示したが、ＰＬＤ等のロジッ
タデバイスで構成しても本発明の主旨に合えばその制限
を加えない。

発明の効果 以上述べたところから明らかなように、本発明は、　（
１，７）ＲＬＬ符号を簡単なハードウェア構成で実現で
きる符号化・復号化アルゴリズムによって、　（ｌ、７
）ＲＬＬ符号を簡晰にラッチ回路、ＲＯＭあるいはＰＬ
Ｄ等で構成できＩＣ化も可能である。

【図面の簡単な説明】

第１図は本発明で用いた（ｌ、７）ＲＬＬ符号の変換ア
ルゴリズムを示すデータ変換図、第２図は本発明の符号
化回路の一実施例を示すブロック図、第３図は同符号回
路の一実施例の復号化回路を示すブロック図である。 １・・・入力端子、２．３．４・・・２ビットラッチ回
路、５・−・符号化器、６．７・・・３ビットラッチ回
路、８・・・出力端子、９・−・クロック入力端子、１
５・・・復号化器

Claims (2)

【特許請求の範囲】
1. （１）入力信号を２ビットづつ記憶し、そのうちの６ビ
   ットを入力とする符号化手段と、前記符号化手段の出力
   の１ビットを前記符号化手段のさらなる入力とする手段
   とを具備し、隣接の「１」の間に最小１個でかつ最大７
   個の「０」を有する符号化効率が２／３のラン・レング
   ス制限符号データを得ることを特徴とする符号化回路。
2. （２）隣接の「１」の間に最小１個でかつ最大７個の「
   ０」を有する符号化効率が２／３のラン・レングス制限
   符号を３ビットづつ記憶しそのうちの５ビットを入力す
   る復号化手段と、前記入力信号から「０００」を検出し
   前記復号化手段のさらなる入力とする手段とを具備し、
   ２ビットの復号データを得ることを特徴とする復号化回
   路。