JP3951441B2 - 符号状態判定方法および符号化装置 - Google Patents
符号状態判定方法および符号化装置 Download PDFInfo
- Publication number
- JP3951441B2 JP3951441B2 JP11865198A JP11865198A JP3951441B2 JP 3951441 B2 JP3951441 B2 JP 3951441B2 JP 11865198 A JP11865198 A JP 11865198A JP 11865198 A JP11865198 A JP 11865198A JP 3951441 B2 JP3951441 B2 JP 3951441B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- state
- states
- transition diagram
- state determination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、コンピューターのデータストレージ等の用途に使用される磁気記録再生装置、光磁気ディスク装置等の記録再生装置、各種の通信装置等において使用されるスペクトラルヌル型トレリス符号すなわちＤＣフリー符号やナイキストフリー符号の符号化に係る符号状態判定方法および符号化装置に関する。
【０００２】
【従来の技術】
従来から使用されている一般的な記録再生装置の信号処理系について図１３を参照して説明する。入力データは、ｍ／ｎ符号化器１１によってｍ：ｎの比に変換された符号とされる。ここで、ｍは符号化前のデータビット長、ｎは符号化後のデータビット長である。ｍ／ｎ符号化器１１から出力される符号は、Ｄ／Ａ変換器１２によって記録矩形波に変換され、記録再生回路１３に供給される。記録再生回路１３は、磁気ヘッド、あるいは光ピックアップ等（図示せず）を駆動して磁気ディスク、あるいは光磁気ディスク等の記録媒体（図示せず）に対する記録を行う。
【０００３】
一方、磁気ヘッド、あるいは光ピックアップ等によって記録媒体から再生された再生波は、アナログ等化器１４によって所定の目標等化特性に等化された後、Ａ／Ｄ変換器１５によってディジタル信号に変換される。そして、符号検出器１６によって符号検出された後、ｎ／ｍ復号器１７によってｎ：ｍの比で出力データに変換される。ここで、アナログ等化器１４による等化が充分でない場合には、Ａ／Ｄ変換器１５と符号検出器１６との間にディジタル等化器が設けられる場合もある。また、近年では、符号検出器１６として最尤検出器が一般的に使用される。
【０００４】
以上のような記録再生系において使用される符号は、通常、所定の状態遷移図に基づいて設計される。このため、符号の始点・終点の状態数が複数である場合には、符号化処理において、順次符号化される符号語の符号終点の状態を各符号語毎に判定する必要がある。
【０００５】
図１３中のｍ／ｎ符号化器１１のより具体的な構成について、符号の始点・終点の状態が２である８／１０符号変換を行う場合について図１４を参照して説明する。８ビットの並列入力データａｂｃｄｅｆｇｈが８／１０符号化器２１に入力し、１０ビット符号ＡＢＣＤＥＦＧＨＩＪに変換されて図１３中のＤ／Ａ変換器１２等の後段の構成に供給されると共に、状態判定回路２２に供給される。
【０００６】
状態判定回路２２は、上述したような符号終点の状態の判定を行う回路であり、符号終点が２状態の内の何れであるかを表す１ビット符号Ｘを生成し、生成した１ビット符号Ｘを８／１０符号化器２１に供給する。８／１０符号化器２１は、供給される１ビット符号Ｘを参照して、後続する１０ビット符号の生成を行う。
【０００７】
このような構成の符号化器による符号化に用いられる符号としては、ＤＣフリー符号、ナイキストフリー符号等のスペクトラルヌル型トレリス符号、ＲＬＬ（Run Length Limited) 符号、ＭＴＲ(Maximum Transition Run)符号等が知られている。ここで、ＤＣフリー符号は、例えば直流累積電荷ＲＤＳ（Running Digital Sum ）等の累積電荷の振幅値であるＤＳＶ（Digital Sum Value)を有限値に制限することによって、周波数軸上での符号スペクトルのＤＣ成分がヌルとなるように設計された符号である。
【０００８】
また、ナイキストフリー符号は、交流累積電荷ＡＤＳ（Alternating Digital Sum)の振幅値であるＡＳＶ（Alternating Digital Sum Value)を有限値に制限することによって、周波数軸上での符号スペクトルのナイキスト周波数成分がヌルとなるように設計された符号である。従来から、例えばディジタルオーディオテープレコーダ（Ｒ−ＤＡＴ）、８ｍｍアドバンストインテリジェントテープシステム（ＡＩＴ）等、多くのテープ系ストレージシステムにおいては、ＤＳＶが６の８／１０変換ＤＣフリー符号が広く用いられている。
【０００９】
一方、ＲＬＬ符号は、ＮＲＺＩ変調前の符号中で、データ'0' の最大連続数を有限値とした符号であり、また、ＭＴＲ符号は、ＮＲＺＩ変調前の符号中で、データ'1' の最大連続数を有限値とした符号である。
【００１０】
上述した各符号化方法の内で、データ'0' やデータ'1' の最大連続数のみが規定されたＲＬＬ符号やＭＴＲ符号については、符号終点からのデータ'0' やデータ'1' の連続数を調べることによって状態判定を容易に行うことが可能である。これに対し、ＤＣフリー符号やナイキストフリー符号等のスペクトラルヌル型トレリス符号については、その符号終点の状態を判定することは、必ずしも容易ではない。
【００１１】
図１５は、８／１０変換ＤＣフリー符号の符号化を行う符号化装置において使用される状態判定回路の構成の一例を示すブロック図である。かかる構成については、例えばS.Fukuda, Y.Kojima, Y.Shinpuku and K.Okada, "8/10 Modulation Codes for Digital Magnetic Recording, IEEE Trans. on Magn.vol.MAG-22,No5.pp.1194-1196,Sep.1986 において開示されている。かかる構成は、５個のＥＸＯＲ(Exclusive Or)回路３１、３２、３３、３４および３５と、１個のフリップフロップ３６とを有する。かかる構成の回路規模を、ＥＸＯＲ回路を３ゲート、フリップフロップを８ゲートと仮定して見積もると、約２３ゲートである。
【００１２】
なお、図１５に示した構成においては、奇数ビットＡ，Ｃ，Ｅ、ＧおよびＩのみの入力に基づいて状態判定がなされる。かかる構成は、２状態ＤＣフリー符号について発見的に見出された次のような事実に基づいて可能となる。すなわち、２状態ＤＣフリー符号では、｛ｍｏｄ２（符号の奇数ビットの総和）｝の値が０の時に状態反転が生じる。
【００１３】
一方、図１６に８／１０変換ＤＣフリー符号の符号生成用の状態遷移図の一例を示す。この一例は、ＮＲＺＩ変調を前提とした、ＤＳＶ＝６となる６状態の状態遷移図である。従来の８／１０変換ＤＣフリー符号は、図１６において符号の終点・始点の状態が状態２あるいは状態３となるように設計されたものである。
【００１４】
ところで、ＤＣフリー符号の各ビットの'0' - '1' 反転を行ったものはナイキストフリー符号となるため、ＤＣフリー符号とナイキストフリー符号とにおいては、符号生成や状態判定について略等価な方法を用いることができる。
【００１５】
【発明が解決しようとする課題】
上述したように、従来の２状態８／１０変換ＤＣフリー符号の一例については、符号終点の状態の判定方法として奇数ビットの総和をとる方法が用いられているが、かかる方法は発見的に見出されたものであり、ＤＣフリー符号やナイキストフリー符号等のスペクトラルヌル符号について一般的に適用できるものではないという問題があった。
【００１６】
また、符号語の始点・終点の状態数を２から３、あるいは４と多くすれば、生成可能な符号語数が多くなるので、使用できる符号の符号化効率を高くできる可能性がある。但し、そのような符号についての状態判定をハードウエアによって行おうとすると、判定された状態を表す信号のビット数が増加する。すなわち、符号の始点・終点の状態数が２であれば判定された状態を表す信号のビット数は１ビットで良いのに対し、符号の始点・終点の状態数が３あるいは４であれば判定された状態を表す信号のビット数は２ビット必要となる。このため、状態判定回路の構成が複雑になるという問題があった。
【００１７】
これまで、符号の始点・終点の状態数が３であるものを含む様々な符号変換が提案されているにもかかわらず、上述したような問題点に対処するための検討はほとんど行われてこなかった。
【００１８】
従って、この発明の目的は、ＤＣフリー符号やナイキストフリー符号等のスペクトラルヌル型トレリス符号であって、始点・終点の状態数が３以上のものについても適用可能な普遍性のある状態判定方法、および符号化に際してそのような状態判定方法を行う符号化装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１の発明は、符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号状態判定方法において、
累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行うことを特徴とする符号状態判定方法である。
【００２０】
請求項４の発明は、符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号化を行う符号化装置において、
累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行う手段を有することを特徴とする符号化装置である。
【００２１】
以上のような発明によれば、符号生成用の状態遷移図に基づいて作成される状態判定用の状態遷移図に従ってトラッキングを行うことにより、符号終点の状態を判定することができる。
【００２２】
この際に、状態判定用の状態遷移図は符号生成用の状態遷移図に付加パスを付加するという、一般的な方法で作成できるので、始点・終点の状態数が３以上である符号についても適用できる、普遍性のある状態判定を行うことが可能となる。
【００２３】
【発明の実施の形態】
以下、この発明の第１の実施形態について説明する。図１に、この発明の第１の実施形態においてトラッキング（始状態から出力に従って状態遷移図を辿り、終状態を検出すること、かかる操作はトレースとも称される）を行うために使用される状態判定用の状態遷移図の一例を示す。この状態遷移図は、ＤＳＶが４となる符号を生成するための４状態の状態遷移図に対して付加パスを加えてなるものである。かかる付加パスは、状態４において、禁止された出力符号０を状態３に出力するものである。図１に示した状態遷移図においては、禁止された出力符号は無いので、かかる状態遷移図に従って符号を生成すれば、当然のことながら符号のＤＳＶは制限されない。
【００２４】
トラッキングを行う場合、図１において状態４に付加された出力符号０のパスは、例えば符号のＤＳＶが４以下であれば状態３でなくても何れの状態に遷移するようになされても良い。但し、ＤＳＶが４以下となる符号は、その生成符号語数が少ないため実際に使用されことは少なく、従って、付加されたデータ０のパスが状態３以外の状態に遷移するようになされた状態判定用の状態遷移図はあまり実用的でない。
【００２５】
本発明者は、予め符号語の始点・終点の状態が状態１、２、３および４の要素となるようにＤＳＶが制限されてなるＤＣフリー符号について、図１に示した状態遷移図に従って状態をトラッキングすると、全てのＤＳＶの符号について、少なくとも符号語の始点・終点においては当該符号語の状態が正しく表されることを見出した。
【００２６】
すなわち、この発明の第１の実施形態である状態判定方法および符号化装置は、符号の始点・終点の状態数が２に制限されてなるＤＣフリー符号あるいはナイキストフリー符号の符号化処理において適用することができ、ＤＳＶ（あるいはＡＳＶ）値を４に制限する状態遷移図に対して、符号出力が禁止された状態に当該禁止出力符号を付加パスとして新たに割当てた状態遷移図に従って、符号終点の状態判定（トラッキング）を行うものである。
【００２７】
図２は、図１に示した状態遷移図を２ビット単位で表示した状態遷移図の一例である。符号のＤＳＶを制限するための状態遷移図においては、符号の状態を２ビット単位（１ビットおき）に観測すると、その状態数が半分になることが一般的に知られているが、かかる特性は、図１に示した状態遷移図においても保たれることが図２からわかる。
【００２８】
図２の状態遷移図は２状態を有するものであるから、例えば状態２、３を符号語の始点・終点とする２状態のＤＣフリー符号は、符号のＤＳＶの値に関わらず、符号語の途中であっても、その全ての状態を１ビットで表すことが可能であることがわかる。すなわち、図１または図２に示した状態遷移図に沿って符号の状態をトラッキングすると、符号語の途中においてＲＤＳの絶対値が２を越えた場合、その状態を正しく表さないにも拘らず、ＲＤＳの絶対値が２以下に戻った時点で、符号の正しい状態を判定できるという特徴がある。
【００２９】
例えば、２状態を表す１ビット符号をＸとして、Ｘ＝０が状態２、Ｘ＝１が状態３を各々表すものと仮定し（但し、Ｘ＝０が状態３、Ｘ＝１が状態２を各々表すものとしても良い）、符号の奇数ビット目をＰ，偶数ビット目をＱとすれば、２ビット単位で見たＸは、ブール代数表示によって次のように表すことができる。
【００３０】
【数１】
【００３１】
この場合、２ビット単位での状態判定回路は、ＥＸＮＯＲ(Exclusive Not or)回路１個で構成できる。
【００３２】
図３は、この発明における状態判定方法を使用して状態２、３を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定を行う状態判定回路の基本的な構成の一例を示すブロック図である。例えば変換符号の符号語長が１０ビットの場合には、図３に示すような基本回路構成を５個直列に接続すれば良い。
【００３３】
図４は、この発明の第１の実施形態における状態判定方法に従って構成された、状態２、３を符号語の始点・終点とする２状態の１０ビットＤＣフリー符号の状態判定回路の一例を示すブロック図である。図４に示した一例は、図２に示した、ＤＳＶ＝４の状態遷移図に修正を加えた状態判定用状態遷移図に従って構成されたものであり、５個のＥＸＮＯＲ回路４１、４２、４３、４４および４５と１個のフリップフロップ４６を有する。かかる一例の構成における回路規模は、図１５を参照して上述した従来の状態判定回路の回路規模と全く同等で、約２３ゲートである。
【００３４】
かかる一例は、図１５に示した従来の状態判定回路の一例と結果的に等価回路となる。但し、この発明に係る状態判定方法は、発見的に見出された従来の状態判定回路と異なり、明確な状態遷移図によってより一般化されている点に特徴がある。
【００３５】
従って、この発明の第１の実施形態においては、図２に示した状態判定用状態遷移図に従って、状態２、３を符号の始点・終点とする偶数ビット符号だけでなく、状態１、４を符号の始点・終点とする奇数ビット符号、状態２、３を符号の始点として状態１、４を符号の終点とする奇数ビット符号、状態１、４を符号の始点として状態２、３を符号の終点とする奇数ビット符号等の符号のための状態判定部を構成することも容易である。
【００３６】
上述したこの発明の第１の実施形態は、２状態符号の符号化に際してこの発明を適用したものである。さらに、この発明に係る状態判定方法は、明確な状態遷移図によって一般化されているので、符号の始点・終点において状態数がより大きい符号に対してもその適用は容易である。
【００３７】
以下、そのような適用の一例である、この発明の第２の実施形態について説明する。図５に、ＮＲＺＩを前提としてＤＳＶを８に制限する８状態の状態遷移図において、図２と全く同様に、状態８において禁止された出力符号０を状態７に出力する付加パスを加えた状態遷移図を示す。図５の状態遷移図においては、禁止された出力符号は無いので、仮に図５の状態遷移図に従って符号を生成すれば、当然のことながら符号のＤＳＶは制限されない。
【００３８】
但し、本発明者は、予め符号語の始点・終点の状態が状態１、２、３、４、５、６、７よび８の要素となるようにＤＳＶが制限されてなるＤＣフリー符号について、図５に示されてなる状態遷移図に従って状態をトラッキングすると、全てのＤＳＶの符号について、少なくとも符号語の始点・終点においては当該符号語の状態が正しく表されることを見出した。
【００３９】
すなわち、この発明の第２の実施形態は、符号の始点・終点の状態数が３あるいは４に制限されてなるＤＣフリー符号あるいはナイキストフリー符号の符号化に際して適用され、ＤＳＶ値あるいはＡＳＶ値を８に制限する状態遷移図に対して、符号出力が禁止された状態について、当該禁止出力符号を付加パスとして新たに割当てた状態遷移図に従って符号終点の状態判定を行うものである。
【００４０】
図６は、図５に示した状態遷移図を２ビット単位で表示した状態遷移図の一例である。符号のＤＳＶを制限するための状態遷移図においては、符号の状態を２ビット単位（１ビットおき）に観測するとその状態数が半分になることが一般的に知られている。かかる特性が図５に示した状態遷移図においても保たれることが図６からわかる。
【００４１】
図６に示した状態遷移図は４状態を有するものであるから、例えば状態１、４、５、あるいは状態１、４、５、８を符号語の始点・終点とする２状態のＤＣフリー符号は、符号のＤＳＶの値に関わらず、符号語の途中であっても、その全ての状態を１ビットで表すことが可能であることがわかる。すなわち、図５あるいは図６に示した状態遷移図に沿って符号の状態をトラッキングすると、符号語の途中においてＲＤＳの絶対値が４を越えた場合、その状態を正しく表さないにも拘らず、ＲＤＳの絶対値が４以下に戻った時点で符号の正しい状態を判定できるという特徴がある。
【００４２】
但し、この場合、４状態を表す２ビット符号をＸＹとすると、図６の状態遷移図における状態１、４、５、８の各々にＸＹを割り当てるための方法は全部で４！＝２４通りあり、この内の何れを用いるかによって回路の複雑さが異なる。本発明者はこの点について鋭意検討した結果、状態１、４、５、８の各々の状態に符号ＸＹを割り当てる際に、図７に示す８通りの何れかの割り当て方法を用いた場合に、その状態判定回路が簡単になることを見出した。図７に示す割当て方法は、２ビット符号ＸＹの内、状態１、４、５の３状態の中から、一方が１ビットで状態１の判別が可能で、もう一方が１ビットで状態５の判別が可能となる、全ての順列である。
【００４３】
このような割当て方法についてより具体的に説明する。図７中の割当て方法に該当しないもの、例えば、ＸＹ＝００が状態１、ＸＹ＝０１が状態４、ＸＹ＝１０が状態５，ＸＹ＝１１が状態８を各々表すものとし、符号の奇数ビット目をＰ，偶数ビット目をＱとすれば、２ビット単位で見たＸＹはブール代数表示によって次のように表せる。
【００４４】
【数２】
【００４５】
【数３】
【００４６】
この場合、２ビット単位での状態判定を行う状態判定回路は、ＡＮＤ（あるいはＮＯＲ）回路４個、ＯＲ（あるいはＮＯＲ）回路２個、ＥＸＮＯＲ回路２個で構成することができ、ＡＮＤ回路を１ゲート、ＯＲ回路を１ゲート，およびＥＸＮＯＲ回路を３ゲートと各々仮定すれば、この場合の状態判定回路の回路規模は約１２ゲートと見積もられる。また、図７中に示されていない符号割り当て方法を用いる場合、上述の例以外でも、それらを実現するための回路規模は略同等である。
【００４７】
これに対して、図７中の割当て方法に該当するもの、例えば、ＸＹ＝００が状態１、ＸＹ＝０１が状態４、ＸＹ＝１１が状態５，ＸＹ＝１０が状態８を各々表すものとすれば、２ビット単位で見たＸＹはブール代数表示によって次のように表せる。
【００４８】
【数４】
【００４９】
【数５】
【００５０】
従って、この場合、２ビット単位での状態判定を行う状態判定回路は、後述するように、ＡＮＤ（あるいはＮＯＲ）回路２個、ＯＲ（あるいはＮＯＲ）回路２個、ＥＸＮＯＲ回路１個で構成することができる。上述したような仮定すなわちＡＮＤ回路を１ゲート、ＯＲ回路を１ゲート，およびＥＸＮＯＲ回路を３ゲートとする仮定に加えて３−ｉｎタイプのＡＮＤ回路を２ゲートとする仮定の下で、この場合の状態判定回路の回路規模は約８ゲートと見積もられる。図７中の他の割当て方法を用いた状態判定回路も、略同等な回路規模を有する。
【００５１】
この発明に係る状態判定方法に基づいて、図７中の１番目の割当て方法を適用した場合の状態１、４、５、あるいは状態１、４、５、８を符号語の始点・終点とする３あるいは４状態のＤＣフリー符号の状態判定回路における、２ビット単位での基本構成回路の一例を図８に示す。かかる基本構成回路は、２個のＯＲ回路５１、５５、２個のＡＮＤ回路５２、５４、１個のＥＸＮＯＲ回路５３を有する。また、変換符号の符号語長が例えば１０ビットの場合には、図８に示した基本構成回路を、図４の場合と同様に５個直列に接続すれば良い。
【００５２】
但し、符号の状態を状態遷移図に従ってトラッキングする場合、図５において状態８に付加されたデータ'0' のパスは、例えば符号のＤＳＶが８以下であれば、状態７に限らず他の何れの状態に遷移させても良い。本発明者は、状態８における付加パスを状態７と異なる状態へ遷移させた場合について、各々の回路規模を調べた結果、特に、付加パスを状態２へ遷移させるパスとした状態遷移図に従って状態判定回路を構成すると、図５に示した状態遷移図に従う回路構成に比較して、さらに回路規模を簡略化できることを見出した。
【００５３】
状態判定用状態遷移図として、状態８における付加パスを状態２へ遷移させてなる状態遷移図を用いる、この発明の第３の実施形態について以下に説明する。図９は、ＮＲＺＩ変調を前提として、ＤＳＶ＝８の符号を生成する８状態の状態遷移図において、符号のＤＳＶを８以下に限定した場合について、状態８において、禁止された出力符号'0' を状態２へ出力する付加パスを加えた状態遷移図である。また、図１０は、図９に示した状態遷移図を２ビット単位で表示した状態遷移図である。図１０において、図７の１番目の割り当て方法を適用すると、２ビット単位で見たＸＹはブール代数表示によって次のように表すことができる。
【００５４】
【数６】
【００５５】
【数７】
【００５６】
この場合、２ビット単位での状態判定回路はＡＮＤ（あるいはＮＯＲ）回路２個、ＯＲ（あるいはＮＯＲ）回路１個、ＥＸＮＯＲ回路１個で構成でき、その回路規模は約７ゲートとなる。
【００５７】
図１１は、この発明の第３の実施形態において、状態１、４、５、あるいは状態１、４、５、８を符号語の始点・終点とする３あるいは４状態のＤＣフリー符号の状態判定回路における、符号のＤＳＶを８以下に限定した場合の２ビット単位での基本構成回路の一例を示すものである。かかる基本構成回路は、２個のＡＮＤ回路６１および６２、１個のＥＸＮＯＲ回路６３、および１個のＯＲ回路６４を有する。そして、例えば変換符号の符号語長が１０ビットの場合には図１１に示した基本構成回路を図４の場合と同様に５個直列に接続すれば良い。
【００５８】
図１２は、この発明に係る状態判定方法によって、１、４、５あるいは状態１、４、５、８を符号の始点・終点とする３状態あるいは４状態の、ＤＳＶが８以下の１０ビットＤＣフリー符号のための状態判定回路の一例を図示したものである。図１１に示した基本構成回路が５個（７１、７２、７３、７４および７５）接続され、さらにその後段に２個のレジスタ７６および７７を有してなるものである。かかる一例の回路規模は、約５１ゲートである。
【００５９】
また、この発明に係る一般化された状態判定方法によれば、状態１、４、５あるいは状態１、４、５、８を符号の始点・終点とする偶数ビットＤＣフリー符号符号についての状態判定回路のみならず、他の符号についての状態判定回路をも容易に構成できることが図５あるいは図９に示した状態遷移図からわかる。例えば、状態２、３、６、７を符号の始点・終点とする偶数ビット符号、状態２、３、６、７を符号の始点として状態１、４、５、８を符号の終点とする奇数ビット符号、状態１、４、５、８を符号の始点として状態２、３、６、７を符号の終点とする奇数ビット符号、等の符号のための状態判定回路を、この発明に係る状態判定方法によって構成することも容易である。
【００６０】
〔比較例〕
これまでに符号語の始点・終点の状態数が３状態以上の符号について、その状態判定回路が具体的に示された例はないと思われる。例えば図１５に示した１０ビット符号の場合の実施例２は、入力がＸＹおよび符号語の計１２ビットで出力がＸＹの２ビットである、一種の１２／２変換と見ることができる。この１２／２変換について入力／出力データに基づく状態判定を行う状態判定回路を簡略化する方法を見出すことは、非常に多くの組合わせが存在するため、容易ではない。
【００６１】
例えば、かかる１２／２変換の入力／出力データに基づく状態判定を行う状態判定回路について市販のコンパイラソフトを用いて回路簡略化を試みたところ、８ゲートとなり、図１５に示した回路構成に比較して約５０％大きいという結果となった。
【００６２】
なお、上述したこの発明の第１の実施形態から明らかなように、この発明に係る状態判定方法および状態判定回路に用いられる状態判定用状態遷移図の状態数は、２のべき乗値となっていることが望ましく、また、状態判定回路の回路簡略化のためには、かかる状態数が８以下であることが望ましい。
【００６３】
また、この発明の第１の実施形態は、２ビット単位での並列処理を行う構成を有する状態判定回路を前提として、この発明を適用したものである。これに対して、この発明は、１ビット単位、３ビット単位、４ビット単位等の並列処理を行う等価回路を有する状態判定回路を前提とした場合にも、適用することができる。
【００６４】
【発明の効果】
上述したように、この発明は、符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号化を行うに際して、累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行うようにしたものである。
【００６５】
このため、符号生成用の状態遷移図に付加パスを付加するという、一般的な方法で作成される符号生成用の状態遷移図に基づいてトラッキングを行って、符号終点の状態を判定することができる。従って、始点・終点の状態数が３以上である符号についても適用できる、普遍性のある状態判定を行うことが可能となる。
【００６６】
また、このような符号生成用の状態遷移図に基づくトラッキングは、簡単な構成の符号状態判定回路によって実現できる。このため、例えば磁気記録システムにおいて、低コストでハードウェアを構成でき、その工業的価値は非常に大きい。
【図面の簡単な説明】
【図１】この発明の第１の実施形態において用いられる、状態判定用状態遷移図の一例を示す略線図である。
【図２】図１に示した状態遷移図を２ビット単位で表示した２状態の状態遷移図の一例を示す略線図である。
【図３】この発明の第１の実施形態中の、状態２、３を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定に係る、２ビット単位での基本構成回路の一例を示すブロック図である。
【図４】この発明の第１の実施形態中で、状態２、３を符号語の始点・終点とする２状態の１０ビットＤＣフリー符号の状態判定回路の構成の一例を示すブロック図である。
【図５】この発明の第２の実施形態において用いられる、状態判定用状態遷移図の一例を示す略線図である。
【図６】図５に示した状態遷移図を２ビット単位で表示した２状態の状態遷移図の一例を示す略線図である。
【図７】状態判定回路の構成を簡単なものとすることができる符号ＸＹの８通りの割当て方法である。
【図８】この発明の第２の実施形態中の、状態１、４、５あるいは状態１、４、５、８を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定に係る、２ビット単位での基本構成回路の一例を示すブロック図である。
【図９】この発明の第３の実施形態において用いられる、状態判定用状態遷移図の一例を示す略線図である。
【図１０】図９に示した状態遷移図を２ビット単位で表示した２状態の状態遷移図の一例を示す略線図である。
【図１１】この発明の第３の実施形態中の、状態１、４、５あるいは状態１、４、５、８を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定に係る、２ビット単位での基本構成回路の一例を示すブロック図である。
【図１２】この発明の第３の実施形態中で、状態１、４、５あるいは状態１、４、５、８を符号語の始点・終点とする３あるいは４状態のＤＣフリー符号であって、符号のＤＳＶが８以下に限定された場合の、１０ビット符号の符号化に係る状態判定回路の構成の一例を示すブロック図である。
【図１３】一般的な記録再生装置のディジタル信号処理について説明するためのブロック図である。
【図１４】符号の始点・終点の状態数が２である８／１０変換符号を生成する符号化装置の一例を示すブロック図である。
【図１５】８／１０変換ＤＣフリー符号において実用化されている状態判定回路の一例を示すブロック図である。
【図１６】ＮＲＺＩ変調を前提とした、ＤＳＶ＝６となる６状態の状態遷移図の一例を示す略線図である。
【符号の説明】
１１・・・ｍ／ｎ符号化器、１６・・・符号検出器、２２・・・状態判定回路
【発明の属する技術分野】
この発明は、コンピューターのデータストレージ等の用途に使用される磁気記録再生装置、光磁気ディスク装置等の記録再生装置、各種の通信装置等において使用されるスペクトラルヌル型トレリス符号すなわちＤＣフリー符号やナイキストフリー符号の符号化に係る符号状態判定方法および符号化装置に関する。
【０００２】
【従来の技術】
従来から使用されている一般的な記録再生装置の信号処理系について図１３を参照して説明する。入力データは、ｍ／ｎ符号化器１１によってｍ：ｎの比に変換された符号とされる。ここで、ｍは符号化前のデータビット長、ｎは符号化後のデータビット長である。ｍ／ｎ符号化器１１から出力される符号は、Ｄ／Ａ変換器１２によって記録矩形波に変換され、記録再生回路１３に供給される。記録再生回路１３は、磁気ヘッド、あるいは光ピックアップ等（図示せず）を駆動して磁気ディスク、あるいは光磁気ディスク等の記録媒体（図示せず）に対する記録を行う。
【０００３】
一方、磁気ヘッド、あるいは光ピックアップ等によって記録媒体から再生された再生波は、アナログ等化器１４によって所定の目標等化特性に等化された後、Ａ／Ｄ変換器１５によってディジタル信号に変換される。そして、符号検出器１６によって符号検出された後、ｎ／ｍ復号器１７によってｎ：ｍの比で出力データに変換される。ここで、アナログ等化器１４による等化が充分でない場合には、Ａ／Ｄ変換器１５と符号検出器１６との間にディジタル等化器が設けられる場合もある。また、近年では、符号検出器１６として最尤検出器が一般的に使用される。
【０００４】
以上のような記録再生系において使用される符号は、通常、所定の状態遷移図に基づいて設計される。このため、符号の始点・終点の状態数が複数である場合には、符号化処理において、順次符号化される符号語の符号終点の状態を各符号語毎に判定する必要がある。
【０００５】
図１３中のｍ／ｎ符号化器１１のより具体的な構成について、符号の始点・終点の状態が２である８／１０符号変換を行う場合について図１４を参照して説明する。８ビットの並列入力データａｂｃｄｅｆｇｈが８／１０符号化器２１に入力し、１０ビット符号ＡＢＣＤＥＦＧＨＩＪに変換されて図１３中のＤ／Ａ変換器１２等の後段の構成に供給されると共に、状態判定回路２２に供給される。
【０００６】
状態判定回路２２は、上述したような符号終点の状態の判定を行う回路であり、符号終点が２状態の内の何れであるかを表す１ビット符号Ｘを生成し、生成した１ビット符号Ｘを８／１０符号化器２１に供給する。８／１０符号化器２１は、供給される１ビット符号Ｘを参照して、後続する１０ビット符号の生成を行う。
【０００７】
このような構成の符号化器による符号化に用いられる符号としては、ＤＣフリー符号、ナイキストフリー符号等のスペクトラルヌル型トレリス符号、ＲＬＬ（Run Length Limited) 符号、ＭＴＲ(Maximum Transition Run)符号等が知られている。ここで、ＤＣフリー符号は、例えば直流累積電荷ＲＤＳ（Running Digital Sum ）等の累積電荷の振幅値であるＤＳＶ（Digital Sum Value)を有限値に制限することによって、周波数軸上での符号スペクトルのＤＣ成分がヌルとなるように設計された符号である。
【０００８】
また、ナイキストフリー符号は、交流累積電荷ＡＤＳ（Alternating Digital Sum)の振幅値であるＡＳＶ（Alternating Digital Sum Value)を有限値に制限することによって、周波数軸上での符号スペクトルのナイキスト周波数成分がヌルとなるように設計された符号である。従来から、例えばディジタルオーディオテープレコーダ（Ｒ−ＤＡＴ）、８ｍｍアドバンストインテリジェントテープシステム（ＡＩＴ）等、多くのテープ系ストレージシステムにおいては、ＤＳＶが６の８／１０変換ＤＣフリー符号が広く用いられている。
【０００９】
一方、ＲＬＬ符号は、ＮＲＺＩ変調前の符号中で、データ'0' の最大連続数を有限値とした符号であり、また、ＭＴＲ符号は、ＮＲＺＩ変調前の符号中で、データ'1' の最大連続数を有限値とした符号である。
【００１０】
上述した各符号化方法の内で、データ'0' やデータ'1' の最大連続数のみが規定されたＲＬＬ符号やＭＴＲ符号については、符号終点からのデータ'0' やデータ'1' の連続数を調べることによって状態判定を容易に行うことが可能である。これに対し、ＤＣフリー符号やナイキストフリー符号等のスペクトラルヌル型トレリス符号については、その符号終点の状態を判定することは、必ずしも容易ではない。
【００１１】
図１５は、８／１０変換ＤＣフリー符号の符号化を行う符号化装置において使用される状態判定回路の構成の一例を示すブロック図である。かかる構成については、例えばS.Fukuda, Y.Kojima, Y.Shinpuku and K.Okada, "8/10 Modulation Codes for Digital Magnetic Recording, IEEE Trans. on Magn.vol.MAG-22,No5.pp.1194-1196,Sep.1986 において開示されている。かかる構成は、５個のＥＸＯＲ(Exclusive Or)回路３１、３２、３３、３４および３５と、１個のフリップフロップ３６とを有する。かかる構成の回路規模を、ＥＸＯＲ回路を３ゲート、フリップフロップを８ゲートと仮定して見積もると、約２３ゲートである。
【００１２】
なお、図１５に示した構成においては、奇数ビットＡ，Ｃ，Ｅ、ＧおよびＩのみの入力に基づいて状態判定がなされる。かかる構成は、２状態ＤＣフリー符号について発見的に見出された次のような事実に基づいて可能となる。すなわち、２状態ＤＣフリー符号では、｛ｍｏｄ２（符号の奇数ビットの総和）｝の値が０の時に状態反転が生じる。
【００１３】
一方、図１６に８／１０変換ＤＣフリー符号の符号生成用の状態遷移図の一例を示す。この一例は、ＮＲＺＩ変調を前提とした、ＤＳＶ＝６となる６状態の状態遷移図である。従来の８／１０変換ＤＣフリー符号は、図１６において符号の終点・始点の状態が状態２あるいは状態３となるように設計されたものである。
【００１４】
ところで、ＤＣフリー符号の各ビットの'0' - '1' 反転を行ったものはナイキストフリー符号となるため、ＤＣフリー符号とナイキストフリー符号とにおいては、符号生成や状態判定について略等価な方法を用いることができる。
【００１５】
【発明が解決しようとする課題】
上述したように、従来の２状態８／１０変換ＤＣフリー符号の一例については、符号終点の状態の判定方法として奇数ビットの総和をとる方法が用いられているが、かかる方法は発見的に見出されたものであり、ＤＣフリー符号やナイキストフリー符号等のスペクトラルヌル符号について一般的に適用できるものではないという問題があった。
【００１６】
また、符号語の始点・終点の状態数を２から３、あるいは４と多くすれば、生成可能な符号語数が多くなるので、使用できる符号の符号化効率を高くできる可能性がある。但し、そのような符号についての状態判定をハードウエアによって行おうとすると、判定された状態を表す信号のビット数が増加する。すなわち、符号の始点・終点の状態数が２であれば判定された状態を表す信号のビット数は１ビットで良いのに対し、符号の始点・終点の状態数が３あるいは４であれば判定された状態を表す信号のビット数は２ビット必要となる。このため、状態判定回路の構成が複雑になるという問題があった。
【００１７】
これまで、符号の始点・終点の状態数が３であるものを含む様々な符号変換が提案されているにもかかわらず、上述したような問題点に対処するための検討はほとんど行われてこなかった。
【００１８】
従って、この発明の目的は、ＤＣフリー符号やナイキストフリー符号等のスペクトラルヌル型トレリス符号であって、始点・終点の状態数が３以上のものについても適用可能な普遍性のある状態判定方法、および符号化に際してそのような状態判定方法を行う符号化装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１の発明は、符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号状態判定方法において、
累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行うことを特徴とする符号状態判定方法である。
【００２０】
請求項４の発明は、符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号化を行う符号化装置において、
累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行う手段を有することを特徴とする符号化装置である。
【００２１】
以上のような発明によれば、符号生成用の状態遷移図に基づいて作成される状態判定用の状態遷移図に従ってトラッキングを行うことにより、符号終点の状態を判定することができる。
【００２２】
この際に、状態判定用の状態遷移図は符号生成用の状態遷移図に付加パスを付加するという、一般的な方法で作成できるので、始点・終点の状態数が３以上である符号についても適用できる、普遍性のある状態判定を行うことが可能となる。
【００２３】
【発明の実施の形態】
以下、この発明の第１の実施形態について説明する。図１に、この発明の第１の実施形態においてトラッキング（始状態から出力に従って状態遷移図を辿り、終状態を検出すること、かかる操作はトレースとも称される）を行うために使用される状態判定用の状態遷移図の一例を示す。この状態遷移図は、ＤＳＶが４となる符号を生成するための４状態の状態遷移図に対して付加パスを加えてなるものである。かかる付加パスは、状態４において、禁止された出力符号０を状態３に出力するものである。図１に示した状態遷移図においては、禁止された出力符号は無いので、かかる状態遷移図に従って符号を生成すれば、当然のことながら符号のＤＳＶは制限されない。
【００２４】
トラッキングを行う場合、図１において状態４に付加された出力符号０のパスは、例えば符号のＤＳＶが４以下であれば状態３でなくても何れの状態に遷移するようになされても良い。但し、ＤＳＶが４以下となる符号は、その生成符号語数が少ないため実際に使用されことは少なく、従って、付加されたデータ０のパスが状態３以外の状態に遷移するようになされた状態判定用の状態遷移図はあまり実用的でない。
【００２５】
本発明者は、予め符号語の始点・終点の状態が状態１、２、３および４の要素となるようにＤＳＶが制限されてなるＤＣフリー符号について、図１に示した状態遷移図に従って状態をトラッキングすると、全てのＤＳＶの符号について、少なくとも符号語の始点・終点においては当該符号語の状態が正しく表されることを見出した。
【００２６】
すなわち、この発明の第１の実施形態である状態判定方法および符号化装置は、符号の始点・終点の状態数が２に制限されてなるＤＣフリー符号あるいはナイキストフリー符号の符号化処理において適用することができ、ＤＳＶ（あるいはＡＳＶ）値を４に制限する状態遷移図に対して、符号出力が禁止された状態に当該禁止出力符号を付加パスとして新たに割当てた状態遷移図に従って、符号終点の状態判定（トラッキング）を行うものである。
【００２７】
図２は、図１に示した状態遷移図を２ビット単位で表示した状態遷移図の一例である。符号のＤＳＶを制限するための状態遷移図においては、符号の状態を２ビット単位（１ビットおき）に観測すると、その状態数が半分になることが一般的に知られているが、かかる特性は、図１に示した状態遷移図においても保たれることが図２からわかる。
【００２８】
図２の状態遷移図は２状態を有するものであるから、例えば状態２、３を符号語の始点・終点とする２状態のＤＣフリー符号は、符号のＤＳＶの値に関わらず、符号語の途中であっても、その全ての状態を１ビットで表すことが可能であることがわかる。すなわち、図１または図２に示した状態遷移図に沿って符号の状態をトラッキングすると、符号語の途中においてＲＤＳの絶対値が２を越えた場合、その状態を正しく表さないにも拘らず、ＲＤＳの絶対値が２以下に戻った時点で、符号の正しい状態を判定できるという特徴がある。
【００２９】
例えば、２状態を表す１ビット符号をＸとして、Ｘ＝０が状態２、Ｘ＝１が状態３を各々表すものと仮定し（但し、Ｘ＝０が状態３、Ｘ＝１が状態２を各々表すものとしても良い）、符号の奇数ビット目をＰ，偶数ビット目をＱとすれば、２ビット単位で見たＸは、ブール代数表示によって次のように表すことができる。
【００３０】
【数１】
この場合、２ビット単位での状態判定回路は、ＥＸＮＯＲ(Exclusive Not or)回路１個で構成できる。
【００３２】
図３は、この発明における状態判定方法を使用して状態２、３を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定を行う状態判定回路の基本的な構成の一例を示すブロック図である。例えば変換符号の符号語長が１０ビットの場合には、図３に示すような基本回路構成を５個直列に接続すれば良い。
【００３３】
図４は、この発明の第１の実施形態における状態判定方法に従って構成された、状態２、３を符号語の始点・終点とする２状態の１０ビットＤＣフリー符号の状態判定回路の一例を示すブロック図である。図４に示した一例は、図２に示した、ＤＳＶ＝４の状態遷移図に修正を加えた状態判定用状態遷移図に従って構成されたものであり、５個のＥＸＮＯＲ回路４１、４２、４３、４４および４５と１個のフリップフロップ４６を有する。かかる一例の構成における回路規模は、図１５を参照して上述した従来の状態判定回路の回路規模と全く同等で、約２３ゲートである。
【００３４】
かかる一例は、図１５に示した従来の状態判定回路の一例と結果的に等価回路となる。但し、この発明に係る状態判定方法は、発見的に見出された従来の状態判定回路と異なり、明確な状態遷移図によってより一般化されている点に特徴がある。
【００３５】
従って、この発明の第１の実施形態においては、図２に示した状態判定用状態遷移図に従って、状態２、３を符号の始点・終点とする偶数ビット符号だけでなく、状態１、４を符号の始点・終点とする奇数ビット符号、状態２、３を符号の始点として状態１、４を符号の終点とする奇数ビット符号、状態１、４を符号の始点として状態２、３を符号の終点とする奇数ビット符号等の符号のための状態判定部を構成することも容易である。
【００３６】
上述したこの発明の第１の実施形態は、２状態符号の符号化に際してこの発明を適用したものである。さらに、この発明に係る状態判定方法は、明確な状態遷移図によって一般化されているので、符号の始点・終点において状態数がより大きい符号に対してもその適用は容易である。
【００３７】
以下、そのような適用の一例である、この発明の第２の実施形態について説明する。図５に、ＮＲＺＩを前提としてＤＳＶを８に制限する８状態の状態遷移図において、図２と全く同様に、状態８において禁止された出力符号０を状態７に出力する付加パスを加えた状態遷移図を示す。図５の状態遷移図においては、禁止された出力符号は無いので、仮に図５の状態遷移図に従って符号を生成すれば、当然のことながら符号のＤＳＶは制限されない。
【００３８】
但し、本発明者は、予め符号語の始点・終点の状態が状態１、２、３、４、５、６、７よび８の要素となるようにＤＳＶが制限されてなるＤＣフリー符号について、図５に示されてなる状態遷移図に従って状態をトラッキングすると、全てのＤＳＶの符号について、少なくとも符号語の始点・終点においては当該符号語の状態が正しく表されることを見出した。
【００３９】
すなわち、この発明の第２の実施形態は、符号の始点・終点の状態数が３あるいは４に制限されてなるＤＣフリー符号あるいはナイキストフリー符号の符号化に際して適用され、ＤＳＶ値あるいはＡＳＶ値を８に制限する状態遷移図に対して、符号出力が禁止された状態について、当該禁止出力符号を付加パスとして新たに割当てた状態遷移図に従って符号終点の状態判定を行うものである。
【００４０】
図６は、図５に示した状態遷移図を２ビット単位で表示した状態遷移図の一例である。符号のＤＳＶを制限するための状態遷移図においては、符号の状態を２ビット単位（１ビットおき）に観測するとその状態数が半分になることが一般的に知られている。かかる特性が図５に示した状態遷移図においても保たれることが図６からわかる。
【００４１】
図６に示した状態遷移図は４状態を有するものであるから、例えば状態１、４、５、あるいは状態１、４、５、８を符号語の始点・終点とする２状態のＤＣフリー符号は、符号のＤＳＶの値に関わらず、符号語の途中であっても、その全ての状態を１ビットで表すことが可能であることがわかる。すなわち、図５あるいは図６に示した状態遷移図に沿って符号の状態をトラッキングすると、符号語の途中においてＲＤＳの絶対値が４を越えた場合、その状態を正しく表さないにも拘らず、ＲＤＳの絶対値が４以下に戻った時点で符号の正しい状態を判定できるという特徴がある。
【００４２】
但し、この場合、４状態を表す２ビット符号をＸＹとすると、図６の状態遷移図における状態１、４、５、８の各々にＸＹを割り当てるための方法は全部で４！＝２４通りあり、この内の何れを用いるかによって回路の複雑さが異なる。本発明者はこの点について鋭意検討した結果、状態１、４、５、８の各々の状態に符号ＸＹを割り当てる際に、図７に示す８通りの何れかの割り当て方法を用いた場合に、その状態判定回路が簡単になることを見出した。図７に示す割当て方法は、２ビット符号ＸＹの内、状態１、４、５の３状態の中から、一方が１ビットで状態１の判別が可能で、もう一方が１ビットで状態５の判別が可能となる、全ての順列である。
【００４３】
このような割当て方法についてより具体的に説明する。図７中の割当て方法に該当しないもの、例えば、ＸＹ＝００が状態１、ＸＹ＝０１が状態４、ＸＹ＝１０が状態５，ＸＹ＝１１が状態８を各々表すものとし、符号の奇数ビット目をＰ，偶数ビット目をＱとすれば、２ビット単位で見たＸＹはブール代数表示によって次のように表せる。
【００４４】
【数２】
【数３】
この場合、２ビット単位での状態判定を行う状態判定回路は、ＡＮＤ（あるいはＮＯＲ）回路４個、ＯＲ（あるいはＮＯＲ）回路２個、ＥＸＮＯＲ回路２個で構成することができ、ＡＮＤ回路を１ゲート、ＯＲ回路を１ゲート，およびＥＸＮＯＲ回路を３ゲートと各々仮定すれば、この場合の状態判定回路の回路規模は約１２ゲートと見積もられる。また、図７中に示されていない符号割り当て方法を用いる場合、上述の例以外でも、それらを実現するための回路規模は略同等である。
【００４７】
これに対して、図７中の割当て方法に該当するもの、例えば、ＸＹ＝００が状態１、ＸＹ＝０１が状態４、ＸＹ＝１１が状態５，ＸＹ＝１０が状態８を各々表すものとすれば、２ビット単位で見たＸＹはブール代数表示によって次のように表せる。
【００４８】
【数４】
【数５】
従って、この場合、２ビット単位での状態判定を行う状態判定回路は、後述するように、ＡＮＤ（あるいはＮＯＲ）回路２個、ＯＲ（あるいはＮＯＲ）回路２個、ＥＸＮＯＲ回路１個で構成することができる。上述したような仮定すなわちＡＮＤ回路を１ゲート、ＯＲ回路を１ゲート，およびＥＸＮＯＲ回路を３ゲートとする仮定に加えて３−ｉｎタイプのＡＮＤ回路を２ゲートとする仮定の下で、この場合の状態判定回路の回路規模は約８ゲートと見積もられる。図７中の他の割当て方法を用いた状態判定回路も、略同等な回路規模を有する。
【００５１】
この発明に係る状態判定方法に基づいて、図７中の１番目の割当て方法を適用した場合の状態１、４、５、あるいは状態１、４、５、８を符号語の始点・終点とする３あるいは４状態のＤＣフリー符号の状態判定回路における、２ビット単位での基本構成回路の一例を図８に示す。かかる基本構成回路は、２個のＯＲ回路５１、５５、２個のＡＮＤ回路５２、５４、１個のＥＸＮＯＲ回路５３を有する。また、変換符号の符号語長が例えば１０ビットの場合には、図８に示した基本構成回路を、図４の場合と同様に５個直列に接続すれば良い。
【００５２】
但し、符号の状態を状態遷移図に従ってトラッキングする場合、図５において状態８に付加されたデータ'0' のパスは、例えば符号のＤＳＶが８以下であれば、状態７に限らず他の何れの状態に遷移させても良い。本発明者は、状態８における付加パスを状態７と異なる状態へ遷移させた場合について、各々の回路規模を調べた結果、特に、付加パスを状態２へ遷移させるパスとした状態遷移図に従って状態判定回路を構成すると、図５に示した状態遷移図に従う回路構成に比較して、さらに回路規模を簡略化できることを見出した。
【００５３】
状態判定用状態遷移図として、状態８における付加パスを状態２へ遷移させてなる状態遷移図を用いる、この発明の第３の実施形態について以下に説明する。図９は、ＮＲＺＩ変調を前提として、ＤＳＶ＝８の符号を生成する８状態の状態遷移図において、符号のＤＳＶを８以下に限定した場合について、状態８において、禁止された出力符号'0' を状態２へ出力する付加パスを加えた状態遷移図である。また、図１０は、図９に示した状態遷移図を２ビット単位で表示した状態遷移図である。図１０において、図７の１番目の割り当て方法を適用すると、２ビット単位で見たＸＹはブール代数表示によって次のように表すことができる。
【００５４】
【数６】
【数７】
この場合、２ビット単位での状態判定回路はＡＮＤ（あるいはＮＯＲ）回路２個、ＯＲ（あるいはＮＯＲ）回路１個、ＥＸＮＯＲ回路１個で構成でき、その回路規模は約７ゲートとなる。
【００５７】
図１１は、この発明の第３の実施形態において、状態１、４、５、あるいは状態１、４、５、８を符号語の始点・終点とする３あるいは４状態のＤＣフリー符号の状態判定回路における、符号のＤＳＶを８以下に限定した場合の２ビット単位での基本構成回路の一例を示すものである。かかる基本構成回路は、２個のＡＮＤ回路６１および６２、１個のＥＸＮＯＲ回路６３、および１個のＯＲ回路６４を有する。そして、例えば変換符号の符号語長が１０ビットの場合には図１１に示した基本構成回路を図４の場合と同様に５個直列に接続すれば良い。
【００５８】
図１２は、この発明に係る状態判定方法によって、１、４、５あるいは状態１、４、５、８を符号の始点・終点とする３状態あるいは４状態の、ＤＳＶが８以下の１０ビットＤＣフリー符号のための状態判定回路の一例を図示したものである。図１１に示した基本構成回路が５個（７１、７２、７３、７４および７５）接続され、さらにその後段に２個のレジスタ７６および７７を有してなるものである。かかる一例の回路規模は、約５１ゲートである。
【００５９】
また、この発明に係る一般化された状態判定方法によれば、状態１、４、５あるいは状態１、４、５、８を符号の始点・終点とする偶数ビットＤＣフリー符号符号についての状態判定回路のみならず、他の符号についての状態判定回路をも容易に構成できることが図５あるいは図９に示した状態遷移図からわかる。例えば、状態２、３、６、７を符号の始点・終点とする偶数ビット符号、状態２、３、６、７を符号の始点として状態１、４、５、８を符号の終点とする奇数ビット符号、状態１、４、５、８を符号の始点として状態２、３、６、７を符号の終点とする奇数ビット符号、等の符号のための状態判定回路を、この発明に係る状態判定方法によって構成することも容易である。
【００６０】
〔比較例〕
これまでに符号語の始点・終点の状態数が３状態以上の符号について、その状態判定回路が具体的に示された例はないと思われる。例えば図１５に示した１０ビット符号の場合の実施例２は、入力がＸＹおよび符号語の計１２ビットで出力がＸＹの２ビットである、一種の１２／２変換と見ることができる。この１２／２変換について入力／出力データに基づく状態判定を行う状態判定回路を簡略化する方法を見出すことは、非常に多くの組合わせが存在するため、容易ではない。
【００６１】
例えば、かかる１２／２変換の入力／出力データに基づく状態判定を行う状態判定回路について市販のコンパイラソフトを用いて回路簡略化を試みたところ、８ゲートとなり、図１５に示した回路構成に比較して約５０％大きいという結果となった。
【００６２】
なお、上述したこの発明の第１の実施形態から明らかなように、この発明に係る状態判定方法および状態判定回路に用いられる状態判定用状態遷移図の状態数は、２のべき乗値となっていることが望ましく、また、状態判定回路の回路簡略化のためには、かかる状態数が８以下であることが望ましい。
【００６３】
また、この発明の第１の実施形態は、２ビット単位での並列処理を行う構成を有する状態判定回路を前提として、この発明を適用したものである。これに対して、この発明は、１ビット単位、３ビット単位、４ビット単位等の並列処理を行う等価回路を有する状態判定回路を前提とした場合にも、適用することができる。
【００６４】
【発明の効果】
上述したように、この発明は、符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号化を行うに際して、累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行うようにしたものである。
【００６５】
このため、符号生成用の状態遷移図に付加パスを付加するという、一般的な方法で作成される符号生成用の状態遷移図に基づいてトラッキングを行って、符号終点の状態を判定することができる。従って、始点・終点の状態数が３以上である符号についても適用できる、普遍性のある状態判定を行うことが可能となる。
【００６６】
また、このような符号生成用の状態遷移図に基づくトラッキングは、簡単な構成の符号状態判定回路によって実現できる。このため、例えば磁気記録システムにおいて、低コストでハードウェアを構成でき、その工業的価値は非常に大きい。
【図面の簡単な説明】
【図１】この発明の第１の実施形態において用いられる、状態判定用状態遷移図の一例を示す略線図である。
【図２】図１に示した状態遷移図を２ビット単位で表示した２状態の状態遷移図の一例を示す略線図である。
【図３】この発明の第１の実施形態中の、状態２、３を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定に係る、２ビット単位での基本構成回路の一例を示すブロック図である。
【図４】この発明の第１の実施形態中で、状態２、３を符号語の始点・終点とする２状態の１０ビットＤＣフリー符号の状態判定回路の構成の一例を示すブロック図である。
【図５】この発明の第２の実施形態において用いられる、状態判定用状態遷移図の一例を示す略線図である。
【図６】図５に示した状態遷移図を２ビット単位で表示した２状態の状態遷移図の一例を示す略線図である。
【図７】状態判定回路の構成を簡単なものとすることができる符号ＸＹの８通りの割当て方法である。
【図８】この発明の第２の実施形態中の、状態１、４、５あるいは状態１、４、５、８を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定に係る、２ビット単位での基本構成回路の一例を示すブロック図である。
【図９】この発明の第３の実施形態において用いられる、状態判定用状態遷移図の一例を示す略線図である。
【図１０】図９に示した状態遷移図を２ビット単位で表示した２状態の状態遷移図の一例を示す略線図である。
【図１１】この発明の第３の実施形態中の、状態１、４、５あるいは状態１、４、５、８を符号語の始点・終点とする２状態のＤＣフリー符号の状態判定に係る、２ビット単位での基本構成回路の一例を示すブロック図である。
【図１２】この発明の第３の実施形態中で、状態１、４、５あるいは状態１、４、５、８を符号語の始点・終点とする３あるいは４状態のＤＣフリー符号であって、符号のＤＳＶが８以下に限定された場合の、１０ビット符号の符号化に係る状態判定回路の構成の一例を示すブロック図である。
【図１３】一般的な記録再生装置のディジタル信号処理について説明するためのブロック図である。
【図１４】符号の始点・終点の状態数が２である８／１０変換符号を生成する符号化装置の一例を示すブロック図である。
【図１５】８／１０変換ＤＣフリー符号において実用化されている状態判定回路の一例を示すブロック図である。
【図１６】ＮＲＺＩ変調を前提とした、ＤＳＶ＝６となる６状態の状態遷移図の一例を示す略線図である。
【符号の説明】
１１・・・ｍ／ｎ符号化器、１６・・・符号検出器、２２・・・状態判定回路
Claims (4)
- 符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号状態判定方法において、
累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行うことを特徴とする符号状態判定方法。 - 請求項１において、
上記状態判定用状態遷移図の状態数が４あるいは８であることを特徴とする状態判定方法。 - 請求項２において、
符号語の始点・終点の状態数が３あるいは４であることを特徴とする状態判定方法。 - 符号語の終点・始点の状態数が２以上に制限されてなるスペクトラルヌル型トレリス符号の符号化を行う符号化装置において、
累積加算値を２のべき乗に制限する状態遷移図に対して、符号出力の禁止された状態に当該禁止出力符号を付加パスとして新たに割り当ててなる状態判定用状態遷移図に基づいて、符号終点の状態判定を行う手段を有することを特徴とする符号化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11865198A JP3951441B2 (ja) | 1998-04-28 | 1998-04-28 | 符号状態判定方法および符号化装置 |
| US09/290,736 US6480983B2 (en) | 1998-04-28 | 1999-04-13 | Code state determining method and encoding apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11865198A JP3951441B2 (ja) | 1998-04-28 | 1998-04-28 | 符号状態判定方法および符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312983A JPH11312983A (ja) | 1999-11-09 |
| JP3951441B2 true JP3951441B2 (ja) | 2007-08-01 |
Family
ID=14741846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11865198A Expired - Fee Related JP3951441B2 (ja) | 1998-04-28 | 1998-04-28 | 符号状態判定方法および符号化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6480983B2 (ja) |
| JP (1) | JP3951441B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515587B2 (en) * | 2001-09-20 | 2009-04-07 | Lexmark International, Inc. | Device for processing data packets without use of a microprocessor and a memory |
| US7127665B2 (en) * | 2001-10-03 | 2006-10-24 | Sony Corporation | Trellis code detector and decoder |
| JP4016207B2 (ja) | 2001-10-03 | 2007-12-05 | ソニー株式会社 | 符号化方法および復号方法 |
| US7164371B2 (en) * | 2004-07-30 | 2007-01-16 | Hitachi Global Storage Technologies Netherlands B.V. | Method and apparatus for data coding for high density recording channels exhibiting low frequency contents |
| US6992847B1 (en) | 2004-09-01 | 2006-01-31 | Sony Corporation | Linear sliding tape scanner and method for using same |
| US7142383B2 (en) * | 2004-09-01 | 2006-11-28 | Sony Corporation | Ultra Fast Backup (UFB) track concept and method for recording same |
| US7327534B2 (en) * | 2004-09-01 | 2008-02-05 | Sony Corporation | Ultra fast backup (UFB) tape cartridge and method for loading same |
| FR3024930B1 (fr) * | 2014-08-12 | 2019-08-09 | Stmicroelectronics Sa | Liaison serie a haut debit |
| JP2016208401A (ja) * | 2015-04-27 | 2016-12-08 | ソニー株式会社 | 符号化装置及び方法、復号装置及び方法、並びに、プログラム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095484A (en) * | 1989-11-13 | 1992-03-10 | International Business Machines Company Corporation | Phase invariant rate 8/10 matched spectral null code for PRML |
| EP0471130B1 (en) * | 1990-08-16 | 1995-12-06 | International Business Machines Corporation | Coding method and apparatus for pipelined and parallel processing |
| EP0543070A1 (en) * | 1991-11-21 | 1993-05-26 | International Business Machines Corporation | Coding system and method using quaternary codes |
| US5280489A (en) * | 1992-04-15 | 1994-01-18 | International Business Machines Corporation | Time-varying Viterbi detector for control of error event length |
| US5257272A (en) * | 1992-04-15 | 1993-10-26 | International Business Machines Corporation | Time-varying modulo N trellis codes for input restricted partial response channels |
| US5548600A (en) * | 1994-08-12 | 1996-08-20 | International Business Machines Corporation | Method and means for generating and detecting spectrally constrained coded partial response waveforms using a time varying trellis modified by selective output state splitting |
| US5646950A (en) * | 1994-11-18 | 1997-07-08 | Seagate Technology, Inc. | Matched spectral null codes for partial response channels |
| JPH10173536A (ja) * | 1996-12-10 | 1998-06-26 | Sony Corp | 符号化方法および符号化装置、復号化方法および復号化装置、並びに記録媒体 |
-
1998
- 1998-04-28 JP JP11865198A patent/JP3951441B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-13 US US09/290,736 patent/US6480983B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11312983A (ja) | 1999-11-09 |
| US6480983B2 (en) | 2002-11-12 |
| US20020133782A1 (en) | 2002-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6690308B2 (en) | Computer program for implementing a modulation method and a demodulation method therefor | |
| US7339500B2 (en) | Encoding method and decoding method | |
| JP3951441B2 (ja) | 符号状態判定方法および符号化装置 | |
| US6850573B1 (en) | Coding apparatus and method, decoding apparatus and method, and recording medium | |
| JPH07118657B2 (ja) | ２進デ−タ符号化及び復号化方式 | |
| JP3091497B2 (ja) | デジタル変調方法，デジタル変調回路，デジタル復調回路およびデジタル復調方法 | |
| JP2004522371A (ja) | 一連のデータワードを変調信号に変換する方法 | |
| JP2002539706A (ja) | 変換がパリティ反転であるようなｎビット・ソースワードから対応するｍビット・チャネルワードへのエンコーディング及びその逆を行うデコーディング | |
| JP3976343B2 (ja) | デジタル情報信号の送信、記録及び再生 | |
| JP2002280907A (ja) | 変調方法、変調装置、復調方法、復調装置、情報記録媒体、情報伝送方法および情報伝送装置 | |
| JP3896661B2 (ja) | トレリス符号化方法 | |
| JP3882308B2 (ja) | 符号分割方法 | |
| US6353912B1 (en) | Encoding circuit, encoding method, digital signal transmitting apparatus, and digital signal recording/reproducing apparatus | |
| JP3453084B2 (ja) | パンクチャード最大遷移コードを供給する装置および方法 | |
| JP4151710B2 (ja) | 符号変換方法 | |
| JPH09148944A (ja) | ビタビ復号器および情報再生装置 | |
| JP2002515673A (ja) | 入力情報信号の符号化 | |
| JP3192268B2 (ja) | 信号処理システム | |
| JP3147647B2 (ja) | ディジタル情報伝送方法 | |
| JP2636902B2 (ja) | ９／１０ｎｒｚｉ符号変換方法 | |
| JP2962027B2 (ja) | 情報変換方法および情報記録装置 | |
| JP3615063B2 (ja) | デジタル変調装置におけるｄｓｖ算出方法およびその装置 | |
| JPH02119434A (ja) | 符合化回路及び復合化回路 | |
| JP2012048814A (ja) | 符号化装置、復号装置、および記録情報読取装置 | |
| JP2002216435A (ja) | 変調方法、変調装置、復調方法、復調装置、情報記録媒体、情報伝送方法および情報伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070305 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070403 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070416 |
|
| LAPS | Cancellation because of no payment of annual fees |