JP2777618B2 - ミラースクエア符号化方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ミラースクエア符号への符号変換処理を
テーブル化したミラースクエア符号化方法に関する。

［従来の技術］ コンピュータ用磁気ディスク装置等のディジタル記録
装置に用いられるM²（ミラースクエアコード）符号変調
方法は、MFM（ミラーコード）符号変調方法の直流成分
を除去する目的で導入されたものである。ミラーコード
は、元来、NRZI符号の欠点であるビット“0"の連続を避
けるために、データビット中にビット“0"が２個以上連
続するときに、ビット間に反転を入れるようにしたもの
であるが、ミラースクエアコードでは、ビット“1"が個
以上連続するときに、最後のビット“1"に対応する反転
の有無を調節することで、直流成分を除去するものであ
る。

第６図に示すミラースクエア符号器１は、１データビ
ットを１チャンネルビットに変換する可変長符号器であ
り、データビットのビット“0"に対してチャンネルビッ
トの前縁でビット反転し、データビットのビット“1"に
対してはチャンネルビットを中央でビット反転せしめる
も、データビットのビット“1"に続くビット“0"に対し
てはチャンネルビットを非反転とする符号変換回路２
と、チャンネルビットのDSVを積算し、データビットの
ビット“1"が２ビット以上連続するときには、最後のビ
ット“1"に対してチャンネルビットを中央でビット反転
させるか或は非反転とするかを、DSV演算値を低減させ
る方向で符号変換回路２に選択させるDSV監視回路３か
らなる。DSVは、NRZI符号化されたチャンネルビットの
高レベルを＋１点、低レベルを−１点とし、チャンネル
ビット全体で累計される合計点数を表すものであり、そ
の絶対値が小さいほど変換符号の直流成分も小さい。

なお、ミラースクエア符号器１の場合、変換されたチ
ャンネルビットにブロックとして現れる非符号反転ビッ
ト“0"の個数は、第４図に示したように、ビット接続部
分を含めて１〜５の範囲にあり、このためミラースクエ
アコードは1,5可変長符号であると言える。また、デー
タビットのビット間隔をＴで表した場合、1,5符号変調
方法におけるチャンネルビットの最小符号反転間隔Tmin
は2T/2（＝Ｔ）であり、最大符号反転間隔Tmaxは6T/2
（＝3T）、検出窓幅Twは最小符号反転間隔Tminに等し
い。

［発明が解決しようとする課題］ 上記従来のミラースクエア符号器１は、チャンネルビ
ットを選択する上で、DSV積算値を計算してその収束を
計るDSV監視回路３を必要としており、例えばデータビ
ット１が前後をビット１と０に挟まれているような場合
に、DSV積算値に応じてチャンネルビット00か01のいず
れか一方を選択するというように、DSV監視に必要なア
ルゴリズムとこのアルゴリズムを消化するための回路構
成が複雑であり、このため符号変換処理がどうしても複
雑化しやすく、また変換処理に時間を要するため、変換
速度の高速化が難しい等の課題を抱えていた。

また、従来のミラースクエア符号化方法は、データビ
ットが01101101...のごとく特定の３ビット110が繰り返
し現れると、チャンネッビットは0001000001000001のご
とく最大符号反転間隔3Tを与えるチャンネルビット1000
00が連続してしまい、ビットクロック再生を困難にする
といった課題を抱えていた。

［課題を解決するための手段］ この発明は、上記課題を解決したものであり、データ
ビットを、ビット０に続くビット０又はビット０に続く
ビット１又はビット１に続くビット０又はビット１の前
のビット１さらには前後をビット１と０に挟まれたビッ
ト１のいずれかに分類し、次にこれら５通りの分類結果
と、直前に変換したチャンネルビットの開始ビット及び
それまでのチャンネルビットの直流成分の積算値を参照
し、00,01,10のうちミラースクエア符号としての条件を
満たすチャンネルビットに一義的に変換することを特徴
とするものである。

さらにまた、この発明は、データビットを、ビット０
に続くビット０はチャンネルビット10に、またビット０
に続く１はチャンネルビット01に、またビット１に続く
ビット０はチャンネルビット00に、またビット１の前の
ビット１はチャンネルビット01に変換し、さらに前後を
ビット１と０に挟まれたビット１については原則的には
チャンネルビット01と00のうち、それまでのチャンネル
ビットの直流成分の積算値を減少させる方に変換し、デ
ータビット110が110110と連続するときは、例外的に前
記直流成分の積算値とは無関係に５ビット目のビット１
を一義的にチャンネルビット01に変換することを特徴と
するものである。

［作用］ この発明は、データビットを、ビット０に続くビット
０又はビット０に続くビット１又はビット１に続くビッ
ト０又はビット１の前のビット１さらには前後をビット
１と０に挟まれたビット１のいずれかに分類し、次にこ
れら５通りの分類結果と、直前に変換したチャンネルビ
ットの開始ビット及びそれまでのチャンネルビットの直
流成分の積算値を参照し、00,01,10のうちミラースクエ
ア符号としての条件を満たすチャンネルビットに一義的
に変換することにより、変換テーブルをハードウェア化
し、変換速度を高速化する。

また、この発明は、前後をビット１と０に挟まれたビ
ット１については、原則的にはチャンネルビット01と00
のうち、それまでのチャンネルビットの直流成分の積算
値を減少させる方に変換するものの、データビット110
が110110と連続するときは、例外的に前記直流成分の積
算値とは無関係に５ビット目のビット１を一義的にチャ
ンネルビット01に変換することにより、チャンネルビッ
トに最大符号反転間隔が連続して現れ、そのためにビッ
トクロック再生が困難になるといった不都合を解消す
る。

［実施例］ 以下、この発明の実施例について、第１図ないし第５
図を参照して説明する。第１図は、この発明のミラース
クエア符号化方法を適用したミラースクエア符号器の一
実施例を示す回路図、第２図は、第１図に示したミラー
スクエア符号器の変換態様を説明するための図である。

第１図中、ミラースクエア符号器11は、データビット
を、ビット０に続くビット０又はビット０に続くビット
１又はビット１に続くビット０又はビット１の前のビッ
ト１さらには前後をビット１と０に挟まれたビット１の
いずれかに分類する分類回路12と、チャンネルビットの
開始ビット（以下、STBと呼ぶ）を決定するSTB決定回路
13と、チャンネルビットの直流成分を積算するDSV積算
回路14と、分類回路12とSTB決定回路13及びDSV積算回路
14の各出力を受け、00,01,10のなかからミラースクエア
符号としての条件を満たすチャンネルビットに一義的に
変換する変換回路15と、変換回路15から得られるチャン
ネルビットをNRZ符号からNRZI符号に変換するNRZ/NRZI
符号化回路16から構成される。

データビットは、括弧を付して示す前後のビットを含
めて、（０）0,（０）1,（１）0,1（１），（１）１
（０）のごとく、全部で５通りに分類されるが、この分
類結果に、直後に変換されたチャンネルビットの開始ビ
ットSTBの0,1さらにDSV積算値の0,＋1,−１を併せるこ
とで、第２図に示したように、５×２×３すなわち30通
りの変換態様が存在する。そして、各変換態様ごとにミ
ラースクエア符号として適切なチャンネルビットを一義
的に選択するため、実施例では、これら30通りの変換態
様を定めるテーブルを論理回路を用いてハードウェア化
し、処理速度を限界にまで高める一方、量産化による製
造コストの削減を図っている。

分類回路12に送り込まれたデータビットは、まず初段
のシフトレジスタ回路17にて２段階シフト処理を受け
る。そして、シフトレジスタ回路17の各シフト段の出力
Q0,Q1,Q2は、一方の入力端子が常時ロウレベルであるた
めにインバータとして機能するノアゲート回路18にて反
転され、得られた反転データに非反転データを加えた計
６種類のデータが、５個のオアゲート回路19〜23による
論理判断にかけられ、前述の５通りの場合分けが行われ
る。

すなわち、上記オアゲート回路19〜23のうち、全入力
ロウレベルとされたものだけがロウレベル出力状態をと
り、それぞれデータビットが110,01,11,00,10であるこ
とが判別されるよう結線してある。オアゲート回路19〜
23の出力とシフトレジスタ回路17の出力Q1は、２個のラ
ッチ回路24,25にてラッチされたのち、前述のSTB決定回
路13とDSV積算回路14及び変換回路15に供給される。

STB決定回路13は、データビットから変換されたチャ
ンネルビットの先頭ビットを保持するラッチ回路26のＱ
出力端子とデータ入力端子を結ぶ帰還路に、エクスクル
ーシブオアゲート回路27を介在せしめ、このエクスクル
ーシブオアゲート回路27一方の入力端子に、変換しよう
とするデータビットのビット構成を示す信号と変換前の
DSV積算値及びSTBを、３個のノアゲート回路28,29,30及
びノアゲート回路31を介して入力する構成をとる。

すなわち、ノアゲート回路28には、ラッチ回路24のQ0
出力とDSV積算値が＋１であることを示す信号及び前回
のチャンネルビットのSTBが０であることを示す信号が
供給され、ノアゲート回路29には、ラッチ回路24のQ0出
力とDSV積算値が−１であることを示す信号及び前回の
チャンネルビットのSTBが１であることを示す信号が供
給される。そして、ノアゲート回路30については、一方
の入力端子が常時ロウレベルであるため、ラッチ回路の
Q4出力を反転して出力することになる。ここでは、これ
らのノアゲート28,29,30のいずれか一つの出力がハイレ
ベルをとる場合に、ノアゲート回路31の出力がロウレベ
ルとなり、エクスクルーシブオアゲート回路27が実質的
にオアゲートとして機能することで、ラッチ回路26の出
力すなわち変換後のSTBは従前通りの状態に保たれる。
これに対し、ノアゲート回路28,29,30の出力がいずれも
ロウレベルであるときは、ノアゲート回路30の出力はハ
イレベルであるため、エクスクルーシブオアゲート回路
27が実質的にインバータとして機能し、その結果ラッチ
回路26の出力が反転し、変換後のSTBも反転する。

DSV積算回路14は、DSV積算値が＋1,−1,0又は変化な
しであることを示すデータをラッチするラッチ回路32の
データ入力端子D0,D1にアンドゲート回路33,34の出力端
子を、またデータ入力端子D2,D3にアンドゲート回路35
の非反転出力端子と反転出力端子を接続し、７個のノア
ゲート回路36〜42の論理判断結果を、６個のオアゲート
回路43〜48を介してアンドゲート回路33,34,35に供給す
る構成をとる。

ビットの１又は０を問わない不定データをＸで表記す
るものとした場合、ノアゲート回路36は、データビット
が00Xであることを示すラッチ回路24のQ3出力とDSV積算
値が０であることを示す信号及びSTBが０であることを
示す信号を入力としており、このノアゲート回路36のハ
イレベルの出力をもって、ラッチ回路32のD0入力端子に
DSV積算値が＋１であることを示す信号が与えられる。
また、ノアゲート回路37は、データビットが10Xである
ことを示すラッチ回路25のQ4出力とDSV積算値が０であ
ることを示す信号とSTBが１であることを示す信号を入
力としており、このノアゲート回路37のハイレベルの出
力をもって、ラッチ回路32のD0入力端子にDSV積算値が
＋１であることを示す信号が与えられる。

ノアゲート回路38は、データビットが10Xであること
を示すラッチ回路25のQ4出力と、DSV積算値が０である
ことを示す信号及びSTBが０であることを示す示す信号
を入力され、このノアゲート回路38のハイレベルの出力
をもって、ラッチ回路32のD1入力端子にDSV積算値が−
１であることを示す信号が与えられる。また、ノアゲー
ト回路39は、データビットが10Xであることを示すラッ
チ回路25のQ4出力とDSV積算値が０であることを示す信
号及びSTBが０であることを示す信号を入力としてお
り、このノアゲート回路39のハイレベルの出力をもっ
て、ラッチ回路32のD2入力端子にDSVに積算値が−１で
あることを示す信号が与えられる。

ノアゲート回路40は、データビットが110であること
を示すラッチ回路24のQ0出力とDSV積算値が＋１である
ことを示す信号とSTBが０であることを示す信号を入力
としており、このノアゲート回路40のハイレベルの出力
をもって、ラッチ回路32のD2入力端子にDSV積算値が０
であることを示す信号が与えられる。また、ノアゲート
回路41は、データビットが110であることを示すラッチ
回路24のQ0出力と、DSV積算値が−１であることを示す
信号及びSTBが１であることを示す信号を入力としてお
り、そのハイレベルの出力をもってラッチ回路32のD2入
力端子にDSV積算値が０であることを示す信号が与えら
れる。さらに、ノアゲート回路42は、データビットがX0
Xであることを示すラッチ回路25のQ5出力と前回の変換
でDSV積算値が変化しなかったことを示す信号とを入力
としており、そのハイレベルの出力をもってラッチ回路
32のD2出力端子にDSV積算値が０であることを示す信号
が与えられる。なお、ノアゲート回路42は、第２図に示
した30種類の変換態様のうち、第22番、23番、27番、30
番を一括して判断するため、全体として３個のノアゲー
ト回路か節約できることになる。

一方、上記７個のノアゲート回路36〜42による論理判
断から漏れる変換態様については、ノアゲート回路36〜
42の出力がいずれもロウレベルとなることで判断され、
ラッチ回路32のD3入力端子に、変換の前後でDSV積算値
が変化しないことを示す信号が与えられる。

変換回路15は、分類回路12の出力とSTB決定回路13及
びDSV積算回路14の出力を論理処理する６個のノアゲー
ト回路49〜54に、ノアゲート回路49の出力をD0入力と
し、５個のノアゲート回路50〜54の出力をオアゲート回
路55を介してD1入力とする並・直列変換回路56を接続し
て構成したものである。

ノアゲート回路49は、データビットが00Xであること
を示す信号を反転し、そのハイレベルの出力をもって並
・直列変換回路56にチャンネルビットとして10をセット
する。

ノアゲート回路50は、データビットが110であること
を示す信号と変換前のDSV積算値が０であることを示す
信号を入力としており、そのハイレベルの出力をもって
並・直列変換回路56にチャンネルビット01をセットす
る。ノアゲート回路51は、データビットが110であるこ
とを示す信号と変換前のDSV積算値が＋１であることを
示す信号及びSTBが１であることを示す信号を入力とし
ており、そのハイレベルの出力をもって並・直列変換回
路56にチャンネルビット01をセットする。ノアゲート回
路52は、データビットが110であることを示す信号とDSV
積算値が−１であることを示す信号及びSTBが０である
ことを示す信号を入力としており、そのハイレベルの出
力をもって並・直列変換回路56にチャンネルビット01を
セットする。

また、ノアゲート回路53は、データビットが01Xであ
ることを示す信号を反転し、そのハイレベルの出力をも
って並・直列変換回路56にチャンネルビット01をセット
する。同様に、ノアゲート回路54も、データセットがX1
1であることを示す信号を反転し、そのハイレベルの出
力をもって並・直列変換回路56にチャンネルビット01を
セットする。

また、６個のノアゲート回路49〜54による論理判断か
ら漏れる変換態様については、ノアゲート回路49〜54の
出力がすべてロウレベルをとることで判断され、並・直
列変換回路56にチャンネルビット00がセットされる。

NRZ/NRZI符号化回路16は、ラッチ回路57のラッチ出力
データを、入力データとの排他的論理和をとるエクスク
ルーシブアオアゲート回路58を介してデータ入力端子に
帰還する構成であり、そのラッチ出力データ（記録デー
タ）は、ミラースクエア符号の条件を満たすNRZI符号と
なる。

なお、この実施例にあっては、シフトレジスタ回路17
やラッチ回路24,25或は13や32等のクロック信号CK1を43
MHzとし、並・直列変換回路56或はラッチ回路57のクロ
ック信号CK2をその２倍の86MHzに設定してある。また、
並・直列変換回路56のシフトクロック信号を、クロック
信号CK2の立ち下がり期間の中間点で立ち上げるように
するため、クロック信号CK1を２分周するラッチ回路59
に対し、クロック信号CK2をノアゲート回路60にて反転
した信号を動作クロックとして与えるようにしてある。
ただし、シフトクロック信号には、ラッチ回路59のＱバ
ー出力が用いられる。

また、第１図中、抵抗と抵抗シンボルを四角で囲って
示した抵抗群は、いずれも論理回路素子の出力側に設け
られるプルダウン抵抗である。

このように、ミラースクエア符号器11は、まず分類回
路12にて、データビットを前後のビットを含め110,01X,
X11,00X,10X,X0Xのいずれかに分類し、次にこれら５通
りの分類結果と、STB決定回路13が保持する直前に変換
したチャンネルビットの開始ビット及びDSV積算回路26
が保持するそれまでのチャンネルビットの直流成分の積
算値を参照し、変換回路15において00,01,10のうちミラ
ースクエア符号としての条件を満たすチャンネルビット
に一義的に変換するようにしたから、データビットから
チャンネルビットへの変換を規定する変換テーブルを、
最小限の回路構成であってハードウェア化することがで
き、併せて量産による製造コストの低減も可能であり、
また単にデータビットからチャンネルビットへの変換が
変換テーブルを使って一義的に可能であるだけでなく、
変換と同時に次の変換に用いる開始ビットと直流成分の
積算値が入手できるので、変換速度を極限にまで高める
ことができる。

なお、上記実施例では、ミラースクエア符号の欠点と
して、最大符号反転間隔3Tが連続して発生するケースが
存在する。すなわち、データビットの一部に第４図
（Ａ）に示したように、01101101...のごとく110が２組
連続する個所が現れたときに、同図（Ｂ）に示したよう
に、最大符号反転間隔3Tが２回連続するチャンネッビッ
ト0001000001000001に変換されるケースである。そこ
で、第３図に示すミラースクエア符号器71では、分類回
路12と変換回路15の間に、例外則適用監視回路27を設
け、前後をビット１と０に挟まれたビット１について
は、原則的にはチャンネルビット01と00のうち、それま
でのチャンネルビットの直流成分の積算値を減少させる
方に変換するものの、データビット110が110110と連続
するときは、例外則適用監視回路72の作用により、前記
直流成分の積算値とは無関係に５ビット目のビット１を
一義的にチャンネルビット01に変換するよう強制する構
成としてある。

このため、第４図（Ｃ）に示したように、チャンネル
ビットの直流成分の積算値は、過渡的に零に収束しない
こともあるが、チャンネビット010000が連続すること
で、最大符号反転間隔3Tが連続して現れるといった不都
合を解消することができる。このため、本方法によるビ
ットクロック再生能力はきわめて高いものである。ま
た、この実施例では、上記の最大符号反転間隔規制によ
り符号変換機能としての存在が否定された第５図に示す
0100000100000101なる２チャンネルビットを、再生同期
に必要なシクデータとして採用することができる。その
場合、変換態様として存在しないチャンネルビットが採
用されたことで、シンクデータの再生そのものは容易に
なり、またシンクデータ自体も直流成分が零であるた
め、DSV評価に与える影響は皆無である。

［発明の効果］ 以上説明したように、この発明は、データビットを、
ビット０に続くビット０又はビット０に続くビット１又
はビット１に続くビット０又はビット１の前のビット１
さらには前後をビット１と０に挟まれたビット１のいず
れかに分類し、次にこれら５通りの分類結果と、直前に
変換したチャンネルビットの開始ビット及びそれまでの
チャンネルビットの直流成分の積算値を参照し、00,01,
10のうちミラースクエア符号としての条件を満たすチャ
ンネルビットに一義的に変換するようにしたから、デー
タビットからチャンネルビットへの変換を規定する変換
テーブルを、最小限の回路構成でもってハードウェア化
することができ、併せて量産による製造コストの低減も
可能であり、また単にデータビットからチャンネルビッ
トへの変換が変換テーブルを使って一義的に可能である
だけでなく、変換と同時に次の変換に用いる開始ビット
と直流成分の積算値が入手できるので、変換速度を極限
にまで高めることができる等の優れた効果を奏する。

また、この発明は、データビットを、ビット０に続く
ビット０はチャンネルビット10に、またビット０に続く
１はチャンネルビット01に、またビット１に続くビット
０はチャンネルビット00に、またビット１の前のビット
１はチャンネルビット01に変換し、さらに前後をビット
１と０に挟まれたビット１については、原則的にはチャ
ンネルビット01と00のうち、それまでのチャンネルビッ
トの直流成分の積算値を減少せせる方に変換するもの
の、データビット110110と連続するときは、例外的に前
記直流成分の積算値とは無関係に５ビット目のビット１
を一義的にチャンネルビット01に変換することにより、
チャンネルビットの直流成分は積算値は、過渡的に零に
収束しない場合もあるが、チャンネビット010000が連続
することで、最大符号反転間隔が連続して現れるといっ
た不都合は解消することができる。これによりビットク
ロック再生能力を高めることができ、また最大符号反転
間隔規制により符号変換態様としての存在が否定された
0100000100000101なる２チャンネルビットを、再生同期
に必要なシンクデータとして採用することで、シンクデ
ータそのものの再生を容易にするといった工夫が可能で
ある等の優れた効果を奏する。

【図面の簡単な説明】

第１図は、この発明のミラースクエア符号化方法を適用
したミラースクエア符号器の一実施例を示す回路図、第
２図は、第１図に示したミラースクエア符号器の変換態
様を説明するための図、第３図は、この発明のミラース
クエア符号化方法を適用したミラースクエア符号器の他
の実施例を示す回路構成図、第４図は、第３図に示した
回路各部の信号波形図、第５図は、シンクデータの一例
を示す信号波形図，第6,7図は、それぞれ従来のミラー
スクエア符号器の一例を示す回路構成図及び回路各部の
信号波形図である。 11,71……ミラースクエア符号器 12……分類回路 13……STB決定回路 14……DSV積算回路 15……変換回路 16……NRZ/NRZI符号化回路 72……例外則適用監視回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データビットを、ビット０に続くビット０
   又はビット０に続くビット１又はビット１に続くビット
   ０又はビット１の前のビット１さらには前後をビット１
   と０に挟まれたビット１のいずれかに分類し、次にこれ
   ら５通りの分類結果と、直前に変換したチャンネルビッ
   トの開始ビット及びそれまでのチャンネルビットの直流
   成分の積算値を参照し、00,01,10のうちミラースクエア
   符号としての条件を満たすチャンネルビットに一義的に
   変換することを特徴とするミラースクエア符号化方法。
2. 【請求項２】データビットを、ビット０に続くビット０
   はチャンネルビット10に、またビット０に続く１はチャ
   ンネルビット01に、またビット１に続くビット０はチャ
   ンネルビット00に、またビット１の前のビット１はチャ
   ンネルビット01に変換し、さらに前後をビット１と０に
   挟まれたビット１については、原則的にはチャンネルビ
   ット01と00のうち、それまでのチャンネルビットの直流
   成分の積算値を減少させる方に変換し、データビット11
   0が110110と連続するときは、例外的に前記直流成分の
   積算値とは無関係に５ビット目のビット１を一義的にチ
   ャンネルビット01に変換することを特徴とするミラース
   クエア符号化方法。